JP4402185B2 - インピーダンスコントロール回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はSRAM(Static Random Access Memory)のような半導体メモリ装置に用いるインピーダンスコントロール回路に関する。
【0002】
【従来の技術】
システムボード上の半導体チップ間信号のインタフェースレベルは、高集積化及び低電力化に伴い振幅が小さくなる傾向にある。大振幅インタフェースの例としては、TTL(transistor-transistor logic)、LVTTL(low voltage TTL)、LVCMOS(low voltage CMOS)などがあり、小振幅インタフェースの例としては、HSTL(high-speed transceiver logic)、GTL(gunning transceiver logic)、ECL(emitter coupled logic)などがある。小振幅インタフェースを用いることは、チップ間のデータの伝送速度を向上させ、その消費電力を低減させる。
【0003】
しかし、小振幅インタフェースは大振幅インタフェースに比べてノイズによる影響を受けやすく、ノイズ対策が必要となる。その技術の一つに、Mark A. Horowitz等による米国特許第5,254,883号“ELECTRICAL CURRENT SOURCE CIRCUITRY FOR A BUS”がある。ECLなどの論理レベルに用いられるこの技術は、バス電流を制御するトランジスタ回路を含む電流源回路を示す。
【0004】
また、低電源高集積用SRAMのためのノイズ対策の代表的な例としては、“インピーダンスコントロール回路”がある。この技術は、チップ外の可変抵抗を用いてチップ内の出力ドライバのインピーダンスを変える方法である。これにより、チップ内の出力ドライバとシステムボードの整合性がよくなる。
【0005】
図1は、半導体メモリ装置に用いる従来のインピーダンスコントロール回路のブロック図である。チップ外の可変抵抗170は、チップ外のパッドZQPADと電源VSSQを接続する。可変抵抗170は出力ドライバの最適なインピーダンスの範囲より大きい値、例えば5倍の値に設定して可変抵抗170に流れる直流電流を低減する。これにより、インピーダンスは1/5に減り、最適な出力ドライバインピーダンスが得られる。
【0006】
可変抵抗170の抵抗値RQを大きくすると、パッドZQPADの電位が本来の出力インピーダンスのレベルであるREFIOの電位より高くなる。ZQ比較器150は、パッドZQPADの電位とREFIOの電位を比較してダウンカウンティングを指示するUDZQを生成する。ZQカウンタ160はUDZQに応じてダウンカウンティングを行い、そのカウント値CTQx(x:1〜5)をZQ検出器140にフィードバックして、REFIOを更新するとともにZQドライバ110を駆動する。レジスタを内蔵しているZQドライバ110は、出力イネーブル信号であるHIZsによってカウント値CTQxを記憶する。ZQドライバ110の出力DZQxは、出力バッファ120を駆動するために用いられる。バッファ120の出力DOUx、DODxはオフチップドライバ130を駆動する。
【0007】
図2はZQ比較器150の回路図で、REFIOとZQPADの電位を比較してZQカウンタを制御する信号UDZQを生成する。また、図3は出力バッファ120の回路図で、DATA/DATABはKDATAによりラッチされた後DZQxとAND処理されてDOUx、DODxを出力する。
【0008】
オフチップドライバ130の出力インピーダンスZQが、可変抵抗170の抵抗値RQの1/5値と整合がとれるまで、このような動作が繰り返される。可変抵抗170の抵抗値RQを大きくする場合、インピーダンスコントロール回路は出力インピーダンスZQを増加させる動作を行う。一方、抵抗値RQを小さくする場合は、出力インピーダンスZQを減少させる動作を行う。
【0009】
図4はZQ検出器140に可変抵抗170を加えた回路図である。可変抵抗170の変化はパッドZQPADの電位を変動させるため、ZQ比較器150及びZQカウンタ160を通して出力CTQxの変化としてZQ検出器140にフィードバックされる。これにより、並列接続されるプルダウン用のNMOSトランジスタPD1〜PD6がスイッチングを行いREFIOの電位が更新される。この動作は、可変抵抗170の抵抗値RQとNMOSトランジスタPD1〜PD6のチャネル抵抗値により、パッドZQPADの電位とREFIOの電位が一致するまで行われる。
【0010】
図5はオフチップドライバ130の回路図である。ZQカウンタ160の出力CTQxはZQドライバ110に記憶される。ZQドライバ110の出力DZQxは、出力バッファ120でDATA/DATABの組み合わせにより出力DOUx,DODxとなる。ここで、DATA/DATABはオフチップドライバ130にDOUxとDODxとして入力される。DATAが“ハイ”であれば、DOUxはDZQxの状態によって決められる。この場合、プルアップ用NMOSトランジスタPUT1〜PUT6がスイッチングを行い、出力DQのインピーダンスは最適のレベルに調整される。このときプルダウン用のNMOSトランジスタPDT1〜PDT6はDATABが“ロー”なので、オフ状態となる。一方、DATAが“ロー”であれば、プルダウン用のNMOSトランジスタPDT1〜PDT6はオン状態となる。
【0011】
オフチップドライバ130のプルダウン用NMOSトランジスタPDT1〜PDT6のチャネルサイズは、ZQ検出器140のプルダウン用NMOSトランジスタPD1〜PD6のチャネルサイズの5倍である。これは、出力インピーダンスZQを抵抗値RQの1/5にするためである。抵抗値RQは出力インピーダンス値ZQの5倍のものに予め設定されるので、これをもとの値に戻す必要があるためにチャネルサイズを変えている。オフチップドライバ130のプルアップ用NMOSトランジスタPUT1〜PUT6のサイズはプルダウン用のNMOSトランジスタPDT1〜PDT6のサイズより大きく設定する。これは、NMOSトランジスタがPMOSトランジスタに比べてプルアップの駆動力が低いためである。この場合、プルアップとプルダウンインピーダンスを同じにしなければならない。
【0012】
【発明が解決しようとする課題】
オフチップドライバ130の電源電圧VDDQには、小振幅インタフェースのためにチップ内の他の回路で用いられる電圧レベルより低い電圧が用いられる。また、ZQ検出器140の電源電圧VDDQも整合性を取るために他の回路の電源電圧より低く設定される。この場合、電源電圧VDDQは外部電圧の影響を受けやすくなり、オフチップドライバ130は設計時の電源電圧で動作を行えない。例えば、オフチップドライバ130のプルダウン側に依存して検出及び比較動作を行うとき、プルアップ側はプルダウン側の結果にしたがう。そのために電源電圧の変動があるときは、正確に整合を取ることができない。
【0013】
さらに、NMOSトランジスタPUT1〜PUT6をプルアップ用のトランジスタとして使用するので、インピーダンスコントロールは困難である。すなわち、NMOSトランジスタがプルダウン用として使用される場合、基板とソース端子が接地されているので、良好なプルダウン動作を行うことができる。しかし、NMOSトランジスタをプルアップ用として使用する場合、基板は接地されるが、ソース端子は出力端の役割を果たすので、電位は不安定になる。これにより、バックバイアスの影響によりしきい値電圧が増加するが、これも工程の変化による影響を受けるため、インピーダンスコントロールは困難である。図5はHSTLのような小振幅インタフェース用として設計された回路の例であるが、この場合、電源電圧VDDQには1.5V、装置電源電圧VDDには3.3Vが印加される。仮に、装置電源電圧VDDが2.5V以下で印加される場合、NMOSトランジスタをプルアップ用として使用すると、ゲートとソースとの電圧差及びドレインとソースとの電圧差が減少し、プルアップ特性は低下する。
【0014】
本発明の目的は、以上のような問題を解消するためにオフチップドライバのインピーダンスを正確にコントロールできるインピーダンスコントロール回路を提供することにある。
【0015】
【課題を解決するための手段】
以上のような課題を解決する本発明のインピーダンスコントロール回路は、第1導電型トランジスタのプルアップドライバと第2導電型トランジスタのプルダウンドライバから構成されるオフチップドライバと、独立に駆動されるプルアップ及びプルダウンドライバのための第1、第2インピーダンス制御経路とを備えることを特徴とする。例としてP型トランジスタのプルアップドライバとN型トランジスタのプルダウンドライバから構成されるオフチップドライバと、独立に駆動されるプルアップ及びプルダウンドライバのための第1、第2インピーダンス制御経路とを備えることを特徴とする。
【0016】
具体的には、出力電圧をプルアップする第1可変抵抗と、出力電圧をプルダウンする第2可変抵抗と、フィードバックされるアップ及びダウンカウンティング情報に応じて第1可変抵抗に応じて変わる第1プルアップ電位をオフチップドライバのインピーダンスにより決まる第2基準プルアップ電位に一致させる第1検出器と、フィードバックされるアップ及びダウンカウンティング情報に応じて第2可変抵抗に応じて変わる第1プルダウン電位をオフチップドライバのインピーダンスにより決まる第2基準プルダウン電位に一致させる第2検出器と、第1プルアップ電位と第2基準電位プルアップ電位を比較する第1比較器と、第1プルダウン電位と第2基準電位プルダウン電位を比較する第2比較器と、第1比較器の出力値に応じてカウントを行いアップ及びダウンカウンティング情報を出力する第1カウンタと、第2比較器の出力値に応じてカウントを行いアップ及びダウンカウンティング情報を出力する第2カウンタと、アップ及びダウンカウンティング情報とハイインピーダンス論理信号とに応じて出力バッファにインピーダンス増減情報を出力するインピーダンスドライバとを備え、異なる導電型トランジスタを有するインピーダンス制御経路が独立に駆動されることを特徴とする。また、半導体メモリ装置の外部の抵抗値に応じて変わる第1電位とオフチップドライバのインピーダンス情報を示す第2電位を検出する検出器と、第1電位と第2電位を比較する比較器と、比較器の出力に応じてアップ及びダウンカウンティングを行うカウンタとを備えるインピーダンスコントロール回路において、オフチップドライバのインピーダンスを修正することによりオフチップドライバのインピーダンスと伝送ラインのインピーダンスの整合を取り、オフチップドライバのプルアップ及びプルダウンインピーダンスを制御する回路が、プルアップ及びプルダウンそれぞれの経路に設けられていることを特徴とする。このような回路で、オフチップドライバ内のプルアップドライバはPMOSトランジスタで構成され、検出器は、オフチップドライバ内のプルアップドライバと同じの導電型のトランジスタで構成される。
【0017】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施形態を説明する。
【0018】
図6は本発明によるインピーダンスコントロール回路のブロック図である。プルダウン側は図1の構成をそのまま採用し、プルアップコントロールの効果を向上させるためのプルアップ側のブロック141、151、161をさらに備えている。オフチップドライバ131は従来と異なる図8に示す構成である。
【0019】
図6において、可変抵抗170、171はプルダウン及びプルアップドライバのインピーダンスコントロールに用いられる。可変抵抗171の抵抗値RQ_Uを大きくすると、パッドZQPAD_Uの電位がプルアップドライバのインピーダンスレベルを示すREFIO_Uの電位より低くなる。ZQ比較器151は、パッドZQPAD_Uの電位とREFIO_Uの電位を比較してダウンカウンティングを指示するZQUPを生成する。ZQカウンタ161はZQUPに応じてダウンカウンティングを行い、CTQ_Uxを出力する。CTQ_Uxは、ZQ検出器141にフィードバックされてREFIO_Uの電位を更新する。これと同時に、CTQ_UxはZQドライバ111を駆動する。ここでレジスタを内蔵しているZQドライバ111は、出力イネーブル制御信号HIZsによりCTQ_Uxを記憶する。ZQドライバ111の出力DZQ_Uxは出力バッファ121を駆動し、出力バッファ121の出力DOUxはオフチップドライバ131に入力される。オフチップドライバ131の出力DQのインピーダンスZQが可変抵抗値RQ_Uの1/5となるまでこの動作は繰り返される。このように、可変抵抗171の抵抗値RQ_Uを大きくする場合、出力インピーダンスZQを増加させる動作が行われる。
【0020】
一方、可変抵抗171の抵抗値RQ_Uを減少させる場合は、ZQカウンタ161のアップカウンティング動作を除いて同様である。すなわち、出力インピーダンスZQを減少させる動作が行われる。
【0021】
図7は図6に示すZQ検出器140、141に可変抵抗170、171を接続した回路図である。ZQ検出器140は図4と同じ構成であり、ZQ検出器141は新たに加えられたものである。可変抵抗171の抵抗値RQ_Uの変動は、ZQ_Uの電位を動かし、ZQ比較器151及びZQカウンタ161を通してCTQ_Uxの変化としてZQ検出器141にフィードバックされる。これにより、並列に接続されるプルアップ用PMOSトランジスタPU10〜PU15がスイッチングを行ってREF_Uの電位を更新する。この動作が、可変抵抗170の抵抗値RQ_UとPMOSトランジスタPU10〜PU15のチャネル抵抗によるZQ_Uの電位とREF_Uの電位を一致させるまで行われる。
【0022】
図8は図6に示すオフチップドライバ131の回路図である。ZQカウンタ161の出力はZQドライバ111に記憶され、ZQドライバ111の出力DZQ_Uxは、出力バッファ121でDATA/DATABとの組み合わせによりDOUxとなる。DATA/DATABはチップ外部から入力されるデータである。DATAはDOUxとしてオフチップドライバ131に入力される。この場合、DOUxは、図8のトランジスタPUT11〜PUT61を用いて“ロー”レベルにイネーブルされる。
【0023】
図6において、DATAが“ハイ”であれば、DOUxはDZQ_Uxの状態により決められる。すなわち、図8のプルアップ用PMOSトランジスタPUT11〜PUT61がスイッチングして、出力DQのインピーダンスレベルZQは所望のレベルに調整される。この際、図8のプルダウン用NMOSトランジスタPDT1〜PDT6は、DATABが“ロー”なので、オフしている。一方、DATAが“ロー”であれば、プルダウン用のNMOSトランジスタPDT1〜PDT6がオンになる。
【0024】
オフチップドライバ131は、プルアップ及びプルダウンパスが独立してインピーダンスコントロールするので、従来のオフチップドライバより正確なコントロールを行うことができ、整合性がより正確にとれる。例えば、プルアップ用PMOSトランジスタPUT11〜PUT61のソース端子に共通に提供される電源電圧VDDQが変動しても、ZQ検出器141により補償される。これは、ZQ検出器141の内部もプルアップ用トランジスタPUT11〜PUT61と同じくPMOSトランジスタから構成されているためである。さらにトランジスタの製造工程におけるパラメータ変動によるインピーダンスの変化も、同種のトランジスタを用いるので補償される。
【0025】
また、従来のようにプルアップ用トランジスタにNMOSを使用するときに発生するバックバイアスの影響もなくなる。本発明ではプルアップ用トランジスタにPMOSトランジスタを用いているが、この場合、基板とソース端子の両方に電源電圧VDDQが印加されるので、出力DQをVDDQのレベルまで十分にプルアップさせることができる。また、HSTLのような小振幅インタフェースのために電源電圧VDDが低い場合に用いても、インピーダンスのコントロールは正確に行われる。すなわち、ゲート−ソース電圧がドレイン−ソース電圧を上回ることにより、プルアップ特性が改善する。
【0026】
図9はZQドライバ111の回路図である。インバータI1はドライバのイネーブル信号HIZsを反転させる。MOSトランジスタP2、N1はCTQiが入力されるインバータである。MOSトランジスタP1、N2はMOSトランジスタP2、N1にそれぞれ接続されてインバータ制御の機能を持つ。インバータI2、I3はラッチ用である。インバータI4は駆動用としてDZQiを出力する。図9の回路はイネーブル信号HIZsがハイの場合は動作してDZQiを生成し、HIZsがローの場合は動作せず、ラッチしているDZQiを出力する。
【0027】
【発明の効果】
本発明のインピーダンスコントロール回路により、プルアップ特性を改善して半導体メモリ装置内のチップ間インピーダンスを正確にコントロールすることができる。また、小振幅インタフェース時の電源変動による特性の劣化を防ぐことができる。
【図面の簡単な説明】
【図1】従来のインピーダンスコントロール回路の回路図。
【図2】図1のZQ比較器の回路図。
【図3】図1の出力バッファの回路図。
【図4】図1のZQ検出器の回路図。
【図5】図1のオフチップドライバの回路図。
【図6】本発明のインピーダンスコントロール回路の回路図。
【図7】図6のZQ検出器の回路図。
【図8】図6のオフチップドライバの回路図。
【図9】図6のZQドライバの回路図。
【符号の説明】
110、111 ZQドライバ
120、121 出力バッファ
130、131 オフチップドライバ
140、141 ZQ検出器
150、151 ZQ比較器
160、161 ZQカウンタ
170、171 可変抵抗
Claims (1)
- 出力電圧をプルアップする第1可変抵抗と、
出力電圧をプルダウンする第2可変抵抗と、
フィードバックされる第1アップ及びダウンカウンティング情報に応じて前記第1可変抵抗に応じて変わる第1プルアップ電位をオフチップドライバのインピーダンスにより決まる第2基準プルアップ電位に一致させるための第1検出器と、
フィードバックされる第2アップ及びダウンカウンティング情報に応じて前記第2可変抵抗に応じて変わる第1プルダウン電位を前記オフチップドライバのインピーダンスにより決まる第2基準プルダウン電位に一致させるための第2検出器と、
前記第1プルアップ電位と前記第2基準プルアップ電位を比較する第1比較器と、
前記第1プルダウン電位と前記第2基準プルダウン電位を比較する第2比較器と、
前記第1比較器の出力値に応じてカウントを行い前記第1アップ及びダウンカウンティング情報を出力する第1カウンタと、
前記第2比較器の出力値に応じてカウントを行い前記第2アップ及びダウンカウンティング情報を出力する第2カウンタと、
前記第1及び第2アップ及びダウンカウンティング情報とハイインピーダンス論理信号とに応じて出力バッファに第1及び第2インピーダンス増減情報を出力するインピーダンスドライバとを備え、
前記第1検出器は、電源電圧VDDQと出力ノードとの間に並列接続されて、前記第1アップ及びダウンカウンティング情報にしたがって制御される複数のPMOSトランジスタを含み、
前記第2検出器は、電源電圧VSSQと出力ノードとの間に並列接続されて、前記第2アップ及びダウンカウンティング情報にしたがって制御される複数のNMOSトランジスタを含み、
前記オフチップドライバは、プルアップ側に電源電圧VDDQと出力伝送線との間に並列接続された複数のPMOSトランジスタを含み、プルダウン側に電源電圧VSSQと前記出力伝送線との間に並列接続された複数のNMOSトランジスタを含む構成とされ、
前記出力バッファに入力されるデータと前記第1及び第2インピーダンス増減情報に応じてプルアップ側のインピーダンス制御経路及びプルダウン側のインピーダンス制御経路が独立に駆動されることを特徴とするインピーダンスコントロール回路。
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