JP6974549B1 - メモリ装置およびその入出力バッファ制御方法 - Google Patents

メモリ装置およびその入出力バッファ制御方法 Download PDF

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Abstract

【課題】節電制御を提供して、電池の寿命を延ばすことのできるメモリ装置およびその入出力バッファ制御方法を提供する。【解決手段】メモリ装置は、擬似ＳＲＡＭと、コントローラとを含む。擬似ＳＲＡＭは、高速モード回路と低速モード回路を有する入出力回路を含む。コントローラは、メモリ装置の操作モードに基づいて、電源電圧とクロック周波数を調整し、調整した電源電圧と調整したクロック周波数に基づいて、レジスタ設定コードを生成する。擬似ＳＲＡＭは、レジスタ設定コードに基づいて、高速モード回路および低速モード回路のうちの一方をイネーブルにし、高速モード回路および低速モード回路のうちの他方をディセーブルにする。【選択図】図１

Description

本発明は、半導体回路に関するものであり、特に、メモリ装置およびその入出力バッファ制御方法に関するものである。
近年、ＬＰＣメモリ（low pin count memory, LPC memory）は、モノのインターネット（Internet of Things, IOT）とウェアラブルデバイスにおいて、既に幅広く運用されている。しかしながら、比較的高いクロック周波数において操作が必要な時、ＬＰＣメモリの入出力回路（IO circuit）は、大量の電流を消耗する必要がある。また、周知の技術において、アクセス時間とクロック周波数は無関係であり、且つ電流駆動力の制御は、操作モードとクロック周波数において決まらないため、電池の寿命が短縮される。
したがって、本発明は、電源電圧とクロック周波数に基づいて、レジスタ設定コードを生成するとともに、レジスタ設定コードに基づいて、入出力回路の高速モード回路または低速モード回路をイネーブルにして、入出力回路のアクセス時間を動的に調整し、それにより、節電制御を提供して、電池の寿命を延ばすことのできるメモリ装置およびその入出力バッファ制御方法を提供する。
本発明の実施形態は、メモリ装置を提供する。メモリ装置は、擬似ＳＲＡＭと、コントローラとを含む。擬似ＳＲＡＭは、高速モード回路と低速モード回路を有する入出力回路を含む。コントローラは、擬似ＳＲＡＭに接続され、コントローラは、メモリ装置の操作モードに基づいて、電源電圧とクロック周波数を調整し、調整した電源電圧と調整したクロック周波数に基づいて、レジスタ設定コードを生成する。擬似ＳＲＡＭは、レジスタ設定コードに基づいて、高速モード回路および低速モード回路のうちの一方をイネーブルにし、高速モード回路および低速モード回路のうちの他方をディセーブルにする。
本発明の実施形態は、擬似ＳＲＡＭとコントローラを含むメモリ装置に適用される入出力バッファ制御方法を提供する。擬似ＳＲＡＭは、高速モード回路と低速モード回路を有する入出力回路を含む。入出力バッファ制御方法は、上述したメモリ装置の操作モードに基づいて、電源電圧とクロック周波数を調整する。調整した電源電圧と調整したクロック周波数に基づいて、レジスタ設定コードを生成する。レジスタ設定コードに基づいて、高速モード回路および低速モード回路のうちの一方をイネーブルにし、高速モード回路および低速モード回路のうちの他方をディセーブルにする。
以上のように、本発明の実施形態において、上述したメモリ装置およびその入出力バッファ制御方法は、操作モードに基づいて、電源電圧とクロック周波数を調整し、調整した電源電圧と調整したクロック周波数により、レジスタ設定コードを生成するとともに、レジスタ設定コードに基づいて、入出力回路内の高速モード回路または低速モード回路をイネーブルにして、入出力回路のアクセス時間を動的に調整し、それにより、節電制御を提供して、電池の寿命を延ばすために使用される。
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
本発明の１つの実施形態のメモリ装置の概略図である。 本発明の１つの実施形態の擬似ＳＲＡＭの回路ブロック図である。 本発明の１つの実施形態のコマンドビットの判断フロー図である。 本発明の１つの実施形態のコマンドビットの判断フロー図である。 本発明の１つの実施形態のアドレスラッチデコード回路の回路ブロック図である。 本発明の１つの実施形態のページアクセス順序のシーケンス図である。 本発明の１つの実施形態のバーストライト／リード方法のフロー図である。 本発明の１つの実施形態の入出力バッファ制御方法のフロー図である。
図１を参照すると、メモリ装置１０は、擬似ＳＲＡＭ１１０と、コントローラ１２０とを含む。擬似ＳＲＡＭ１１０は、入出力回路１３０を含む。入出力回路１３０は、高速モード回路１４０と、低速モード回路１５０とを含む。コントローラ１２０は、擬似ＳＲＡＭ１１０に接続される。
異なる実施形態において、メモリ装置１０は、オクタルフラッシュメモリ（Octal Flash memory）、強誘電体メモリ（Ferroelectric Random Access Memory, FRAM）、電気的消去可能プログラマブル読み取り専用メモリ（Electrically-Erasable Programmable Read-Only Memory, EEPROM）、またはその他のメモリであってもよい。
図２を参照すると、擬似ＳＲＡＭ１１０は、入出力回路１３０と、コマンドデコーダ２１０と、メモリアレイ２２０とを含む。入出力回路１３０は、コマンドデコーダ１２０に接続され、擬似ＳＲＡＭ１１０の内部回路と外部回路の入出力インターフェースとして使用される。さらに説明すると、入出力回路１３０は、入力レシーバ１６０を含み、入力レシーバ１６０は、高速モード回路１４０と、低速モード回路１５０とを含む。コマンドデコーダ２１０は、入出力回路１３０とメモリアレイ２２０の間に接続され、コマンドデコーダ２１０は、コントローラ１２０から受信したレジスタ設定コードＣＲを復号化して、入力制御信号ＣＴＬＲＸと伝送制御信号ＣＴＬＴＸを生成する。メモリアレイ２２０は、メモリアレイは複数のメモリセルで構成され、マイクロプロセッサ１７０から指定されたメモリセルに対してデータの書き込みを又は読み出し制御が行われる。１つの実施形態において、擬似ＳＲＡＭ１１０は、１つのＤＲＡＭ（Dynamic Random Access Memory）をコアとし、ＳＲＡＭ（Static Random Access Memory）をインターフェースとして構成してもよい。１つの実施形態において、擬似ＳＲＡＭ１１０は、その他の装置、例えば、アドレスラッチデコード回路（address latch and decode circuit）２３０およびデータパス（data path）２４０をさらに含んでもよいが、本発明はこれに限定されない。１つの実施形態において、メモリアレイ２２０は、アレイ２５０＿１…アレイ２５０＿Ｎ、センス増幅器２６０＿１…センス増幅器２６０＿Ｎ−１、Ｘデコーダ２７０、およびＹデコーダ／第２のセンス増幅器２８０を含む。
図２を参照すると、コントローラ１２０は、マイクロプロセッサ１７０と、電源管理回路１８０と、電源回路１９０とを含む。
マイクロプロセッサ１７０は、擬似ＳＲＡＭ１１０に接続され、マイクロプロセッサ１７０は、差動クロック信号ＣＫ、差動クロック信号ＣＫ＃、およびチップ選択信号ＣＳ＃を擬似ＳＲＡＭ１１０に提供し、擬似ＳＲＡＭ１１０とマイクロプロセッサ１７０の間には、さらに、双方向流動のデータバスＤＱと、読み出し／書き込みデータストローブ信号ＲＷＤＳとを有する。差動クロック信号ＣＫ、差動クロック信号ＣＫ＃のクロック周波数の調整に関して、具体的に説明すると、マイクロプロセッサ１７０は、メモリ装置１０の操作モードに基づいて、電源管理制御信号ＣＴＬＰＷＲを生成し、クロック周波数を調整する。例えば、低電力モード時に、周波数を４００ＭＨｚから１３３ＭＨｚに調整する。そして、マイクロプロセッサ１７０は、クロック周波数の変化に基づいて、対応するコマンドアドレスビットＣＡとレジスタ設定コードＣＲを生成する。設計要求に応じて、マイクロプロセッサ１７０は、中央処理装置（Central Processing Unit, CPU）、またはその他のプログラム可能なマイクロプロセッサ（Microprocessor）、デジタル信号プロセッサ（Digital Signal Processor, DSP）、プログラマブルコントローラ、特殊用途向け集積回路（Application Specific Integrated Circuit, ASIC）、あるいはその他の類似素子、または上述した素子の組み合わせであってもよい。
電源管理回路１８０は、マイクロプロセッサ１７０に接続され、電源管理回路１８０は、電源管理制御信号ＣＴＬＰＷＲに基づいて、電源制御信号ＣＴＬＶＤＤＱを生成する。例を挙げて説明すると、マイクロプロセッサ１７０が低電力モードに入るよう指示した時、マイクロプロセッサ１７０は、高論理レベルの電源管理制御信号ＣＴＬＰＷＲを電源管理回路１８０に送信する。続いて、電源管理回路１８０は、高論理レベルの電源管理制御信号ＣＴＬＰＷＲに基づいて、低論理レベルの電源制御信号ＣＴＬＶＤＤＱを電源回路１９０に送信する。
電源回路１９０は、擬似ＳＲＡＭ１１０、マイクロプロセッサ１７０、および電源管理回路１８０に接続される。電源回路１９０は、電源制御信号ＣＴＬＶＤＤＱに基づいて、電源電圧ＶＤＤＱを生成し、マイクロプロセッサ１７０と擬似ＳＲＡＭ１１０に提供する。例えば、電源回路１９０が低論理レベルの電源制御信号ＣＴＬＶＤＤＱを受信した時、電源回路１９０は、電源電圧ＶＤＤＱを上げて、マイクロプロセッサ１７０と擬似ＳＲＡＭ１１０に提供する。例えば、電源電圧ＶＤＤＱを１．２Ｖから１．８Ｖに上げる。
反対に、マイクロプロセッサ１７０が高速モードに入るよう指示した時、マイクロプロセッサ１７０は、低論理レベルの電源管理制御信号ＣＴＬＰＷＲを電源管理回路１８０に送信する。続いて、電源管理回路１８０は、低論理レベルの電源管理制御信号ＣＴＬＰＷＲに基づいて、高論理レベルの電源制御信号ＣＴＬＶＤＤＱを電源回路１９０に送信する。電源回路１９０が高論理レベルの電源制御信号ＣＴＬＶＤＤＱを受信した時、電源回路１９０は、電源電圧ＶＤＤＱを下げて、マイクロプロセッサ１７０と擬似ＳＲＡＭ１１０に提供する。例えば、電源電圧ＶＤＤＱを１．８Ｖから１．２Ｖに下げる。
図３Ａを参照すると、ステップＳ３１０において、メモリ装置１０は、アクセスを開始する。続いて、ステップＳ３１１において、擬似ＳＲＡＭ１１０のコマンドデコーダ２１０は、コマンドアドレスビットＣＡのアドレス空間ビットＡＳに基づいて、メモリアクセス（ＡＳ＝０）としてアクセスするか、またはレジスタアクセス（ＡＳ＝１）としてアクセスするかを判断し、メモリアクセス（ＡＳ＝０）の時は、ステップＳ３１２に進み、レジスタアクセス（ＡＳ＝１）の時は、ステップＳ３１３に進む。ステップＳ３１２において、メモリ装置１０は、メモリアレイ２２０に対してアレイアクセスを行う。ステップＳ３１３において、メモリ装置１０は、コマンドデコーダ２１０に対してレジスタアクセスを行い、コマンドデコーダ２１０が保存したレジスタ設定コードＣＲの操作モードＣＲ［１５］に対して判断を行う。モード設定ＣＲ［１５］が０ｂの時は、ステップＳ３１４に進む。モード設定ＣＲ［１５］が１ｂの時は、ステップＳ３１５に進む。レジスタ設定コードＣＲにおけるモード設定ＣＲ［１５］の詳細内容については、表１を参照されたい。
Figure 0006974549
ステップＳ３１４は、入出力回路１３０を低速モードで操作すると判断したことを示し、コマンドデコーダ２１０は、低論理レベルの入力制御信号ＣＴＬＲＸ（つまり、ＣＴＬＲＸ＝Ｌ）と低論理レベルの伝送制御信号ＣＴＬＴＸ（つまり、ＣＴＬＴＸ＝Ｌ）を出力する。ステップＳ３１５は、入出力回路１３０を高速モードで操作すると判断したことを示し、コマンドデコーダ２１０は、高論理レベルの入力制御信号ＣＴＬＲＸ（つまり、ＣＴＬＲＸ＝Ｈ）と高論理レベルの伝送制御信号ＣＴＬＴＸ（つまり、ＣＴＬＴＸ＝Ｈ）を出力する。
図３Ｂを参照すると、ステップＳ３２０において、メモリ装置１０は、アクセスを開始する。続いて、ステップＳ３２１において、擬似ＳＲＡＭ１１０のコマンドデコーダ２１０は、コマンドアドレスビットＣＡのアドレス空間ビットＡＳに基づいて、メモリアクセス（ＡＳ＝０）としてアクセスするか、またはレジスタアクセス（ＡＳ＝１）としてアクセスするかを判断し、メモリアクセス（ＡＳ＝０）の時は、ステップＳ３２２に進み、レジスタアクセス（ＡＳ＝１）の時は、ステップＳ３２３に進む。ステップＳ３２２において、メモリ装置１０は、メモリアレイ２２０に対してアレイアクセスを行う。ステップＳ３２３において、メモリ装置１０は、コマンドデコーダ２１０に対してレジスタアクセスを行い、コマンドデコーダ２１０が保存したレジスタ設定コードＣＲの遅延計数ＣＲ［７：４］に対して判断を行う。遅延計数ＣＲ［７：４］が５、６、７、８個のクロックの時は、ステップＳ３２４に進む。遅延計数ＣＲ［７：４］が１２、１４、１６個のクロックの時は、ステップＳ３２５に進む。レジスタ設定コードＣＲにおける遅延計数ＣＲ［７：４］の詳細内容については、表１を参照されたい。ステップＳ３２４は、入出力回路１３０を低速モードで操作すると判断したことを示し、コマンドデコーダ２１０は、低論理レベルの入力制御信号ＣＴＬＲＸ（つまり、ＣＴＬＲＸ＝Ｌ）と低論理レベルの伝送制御信号ＣＴＬＴＸ（つまり、ＣＴＬＴＸ＝Ｌ）を出力する。ステップＳ３２５は、入出力回路１３０を高速モードで操作すると判断したことを示し、コマンドデコーダ２１０は、高論理レベルの入力制御信号ＣＴＬＲＸ（つまり、ＣＴＬＲＸ＝Ｈ）と高論理レベルの伝送制御信号ＣＴＬＴＸ（つまり、ＣＴＬＴＸ＝Ｈ）を出力する。
図２、図３Ａ、図３Ｂ、および表１を参照すると、マイクロプロセッサ１７０が低電力モードに入るよう指示した時、マイクロプロセッサ１７０は、クロック周波数を下げ、例えば、周波数を４００ＭＨｚから１３３ＭＨｚに調整する。続いて、マイクロプロセッサ１７０は、周波数の変化（例えば、表１）に基づいて、コマンドアドレスビットＣＡとレジスタ設定コードＣＲを生成する。コマンドアドレスビットＣＡは、少なくとも、アドレス空間ビットＡＳを含み、レジスタ設定コードＣＲは、少なくとも、モード設定ＣＲ［１５］と遅延計数ＣＲ［７：４］を含む。擬似ＳＲＡＭ１１０は、コマンドアドレスビットＣＡを受信し、コマンドアドレスビットＣＡとレジスタ設定コードＣＲに基づいて、高速モード回路１４０または低速モード回路１５０をイネーブルにする。
したがって、図１、図２、図３Ａ、図３Ｂ、および表１を参照すると、コントローラ１２０は、メモリ装置１０の操作モードに基づいて、電源電圧ＶＤＤＱと差動クロック信号ＣＫ、差動クロック信号ＣＫ＃のクロック周波数を調整し、調整した電源電圧ＶＤＤＱと調整した周波数に対応した、レジスタ設定コードＣＲを生成する。続いて、擬似ＳＲＡＭ１１０は、レジスタ設定コードＣＲに基づいて、高速モード回路１４０および低速モード回路１５０のうちの一方をイネーブルにし、高速モード回路１４０および低速モード回路１５０のうちの他方をディセーブルにする。さらに説明すると、擬似ＳＲＡＭ１１０は、入力制御信号ＣＴＬＲＸに基づいて、上述した高速モード回路１４０および低速モード回路１５０のうちの一方をイネーブルにし、高速モード回路１４０および低速モード回路１５０のうちの他方をディセーブルにする。
詳しく説明すると、擬似ＳＲＡＭ１１０が、レジスタ設定コードＣＲに基づいて、上述した入出力回路１３０が高速モードに設定されたと判断した時（つまり、ＣＴＬＲＸ＝Ｈ）、高速モード回路１４０をイネーブルにして、低速モード回路１５０をディセーブルにする。擬似ＳＲＡＭ１１０が、レジスタ設定コードＣＲに基づいて、上述した入出力回路１３０が低速モードに設定されたと判断した時（つまり、ＣＴＬＲＸ＝Ｌ）、低速モード回路１５０をイネーブルにして、高速モード回路１４０をディセーブルにする。
図４に関し、入力レシーバ１６０は、インバータＮＯＴ１と、高速モード回路１４０と、低速モード回路１５０と、ＮＡＮＤゲートＮＡＮＤ１とを含む。インバータＮＯＴ１は、入力制御信号ＣＴＬＲＸを受信して反転し、反転入力制御信号ＣＴＬＲＸＢを生成する。高速モード回路１４０は、インバータＮＯＴ１に接続され、高速モード回路１４０は、反転入力制御信号ＣＴＬＲＸＢと入力信号ＶＩＮを受信して、高速モード電圧ＶＮを生成する。低速モード回路１５０は、インバータＮＯＴ１に接続され、反転入力制御信号ＣＴＬＲＸＢと入力信号ＶＩＮを受信して、低速モード電圧ＶＳを生成するよう配置される。ＮＡＮＤゲートＮＡＮＤ１は、高速モード回路１４０と低速モード回路１５０に接続され、ＮＡＮＤゲートＮＡＮＤ１は、高速モード電圧ＶＮおよび低速モード電圧ＶＳに対してＮＡＮＤ演算を行い、出力信号ＶＯＵＴを生成する。入出力回路１３０を高速モードで操作すると判断した時、反転入力制御信号ＣＴＬＲＸＢは、高速モード回路１４０をイネーブルにして、低速モード回路１５０をディセーブルにする。入出力回路１３０を低速モードで操作すると判断した時、反転入力制御信号ＣＴＬＲＸＢは、高速モード回路１４０をディセーブルにして、低速モード回路１５０をイネーブルにする。
高速モード回路１４０は、インバータＮＯＴ２と、スイッチＳＷ１と、差動アンプＤＡと、直列抵抗ＲＳと、スイッチＳＷ２と、スイッチＳＷ３とを含む。インバータＮＯＴ２は、インバータＮＯＴ１に接続され、インバータＮＯＴ２は、反転入力制御信号ＣＴＬＲＸＢを受信して、ノード電圧Ｎ１を生成する。スイッチＳＷ１の第１端子は、電源電圧ＶＤＤＱに接続され、スイッチＳＷ１の制御端子は、ノード電圧Ｎ１に接続され、スイッチＳＷ１の第２端子は、高速モード電圧ＶＮに接続される。差動アンプＤＡは、トランジスタＮＭ１、トランジスタＮＭ２、およびカレントミラー負荷を含み、カレントミラー負荷は、トランジスタＰＭ１とトランジスタＰＭ２を含む。トランジスタＮＭ１の第１端子は、高速モード電圧ＶＮに接続され、トランジスタＮＭ１の制御端子は、入力信号ＶＩＮに接続され、トランジスタＮＭ１の第２端子は、ノード電圧Ｎ２に接続される。トランジスタＮＭ２の第１端子は、ノード電圧Ｎ３に接続され、トランジスタＮＭ２の制御端子は、直列抵抗ＲＳから分圧して生成された基準電圧ＶＲＥＦを受信し、トランジスタＮＭ２の第２端子は、ノード電圧Ｎ２に接続される。トランジスタＰＭ１の第１端子は、電源電圧ＶＤＤＱに接続され、トランジスタＰＭ１の制御端子は、ノード電圧Ｎ３に接続され、トランジスタＰＭ１の第２端子は、高速モード電圧ＶＮに接続される。トランジスタＰＭ２の第１端子は、電源電圧ＶＤＤＱに接続され、トランジスタＰＭ２の制御端子は、ノード電圧Ｎ３に接続され、トランジスタＰＭ２の第２端子は、ノード電圧Ｎ３に接続される。直列抵抗ＲＳは、第１抵抗Ｒ１と第２抵抗Ｒ２を含み、直列抵抗ＲＳは、第１抵抗Ｒ１と第２抵抗Ｒ２により分圧操作を行い、基準電圧ＶＲＥＦを生成する。直列抵抗ＲＳの第１端子は、電源電圧ＶＤＤＱに接続され、直列抵抗ＲＳの第２端子は、スイッチＳＷ３に接続され、直列抵抗ＲＳの分圧端子は、トランジスタＮＭ２の制御端子に接続される。第１抵抗Ｒ１は、電源電圧ＶＤＤＱと基準電圧ＶＲＥＦの間に接続され、第２抵抗Ｒ２は、基準電圧ＶＲＥＦとスイッチＳＷ３の間に接続される。スイッチＳＷ２の第１端子は、差動アンプＤＡ内のノード電圧Ｎ２に接続され、スイッチＳＷ２の制御端子は、ノード電圧Ｎ１に接続され、スイッチＳＷ２の第２端子は、接地電圧ＧＮＤに接続される。スイッチＳＷ３の第１端子は、第２抵抗Ｒ２に接続され、スイッチＳＷ３の制御端子は、ノード電圧Ｎ１に接続され、スイッチＳＷ３の第２端子は、接地電圧ＧＮＤに接続される。
具体的に説明すると、入力制御信号ＣＴＬＲＸが高論理レベル（つまり、ＣＴＬＲＸ＝Ｈ）の時、反転入力制御信号ＣＴＬＲＸＢは、低論理レベル（つまり、ＣＴＬＲＸＢ＝Ｌ）であるため、高速モード回路１４０内のノード電圧Ｎ１は、高論理レベルであり、それにより、スイッチＳＷ１が切断され、スイッチＳＷ２およびスイッチＳＷ３が接地電圧ＧＮＤに導通する。したがって、直列抵抗ＲＳは、電源電圧ＶＤＤＱに対して分圧を行って、基準電圧ＶＲＥＦを生成することができ、且つ差動アンプＤＡは、入力信号ＶＩＮと基準電圧ＶＲＥＦを比較して、高速モード電圧ＶＮを生成する。相対して、入力制御信号ＣＴＬＲＸが高論理レベル（つまり、ＣＴＬＲＸ＝Ｈ）の時、反転入力制御信号ＣＴＬＲＸＢは、低論理レベル（つまり、ＣＴＬＲＸＢ＝Ｌ）であるため、低速モード回路１５０内のスイッチＳＷ４が切断され、スイッチＳＷ５が導通し、低速モード電圧ＶＳを高論理レベルに固定する。したがって、入力制御信号ＣＴＬＲＸが高論理レベル（つまり、ＣＴＬＲＸ＝Ｈ）の時、高速モード回路１４０は、入力信号ＶＩＮを受信して、高速モード電圧ＶＮを生成し、ＮＡＮＤゲートＮＡＮＤ１は、入力信号ＶＩＮが生成した高速モード電圧ＶＮと高論理レベルに固定された低速モード電圧ＶＳに対してＮＡＮＤ演算を行い、出力信号ＶＯＵＴを生成する。
低速モード回路１５０は、インバータＮＯＴ３と、スイッチＳＷ４と、スイッチＳＷ５とを含む。インバータＮＯＴ３の第１端子は、電源電圧ＶＤＤＱに接続され、インバータＮＯＴ３の入力端子は、入力信号ＶＩＮに接続され、インバータＮＯＴ３の出力端子は、上述した低速モード電圧ＶＳに接続される。インバータＮＯＴ３は、トランジスタＰＭ３とトランジスタＮＭ３で構成される。スイッチＳＷ４の第１端子は、上述したインバータＮＯＴ３の第２端子に接続され、スイッチＳＷ４の制御端子は、反転入力制御信号ＣＴＬＲＸＢを受信し、スイッチＳＷ４の第２端子は、接地電圧ＧＮＤに接続される。スイッチＳＷ５の第１端子は、電源電圧ＶＤＤＱに接続され、スイッチＳＷ５の制御端子は、反転入力制御信号ＣＴＬＲＸＢを受信し、スイッチＳＷ５の第２端子は、低速モード電圧ＶＳに接続される。
具体的に説明すると、入力制御信号ＣＴＬＲＸが低論理レベル（つまり、ＣＴＬＲＸ＝Ｌ）の時、反転入力制御信号ＣＴＬＲＸＢが高論理レベル（つまり、ＣＴＬＲＸＢ＝Ｈ）で、高速モード回路１４０内のノード電圧Ｎ１が低論理レベルであるため、スイッチＳＷ１が導通し、高速モード電圧ＶＮを高論理レベルに固定するが、スイッチＳＷ２およびスイッチＳＷ３が切断されるため、直列抵抗ＲＳは、電源電圧ＶＤＤＱを分圧して基準電圧ＶＲＥＦを生成することができない。相対して、入力制御信号ＣＴＬＲＸが低論理レベル（つまり、ＣＴＬＲＸ＝Ｌ）の時、反転入力制御信号ＣＴＬＲＸＢは、高論理レベル（つまり、ＣＴＬＲＸＢ＝Ｈ）であるため、低速モード回路１５０内のスイッチＳＷ４が導通して、スイッチＳＷ５が切断され、インバータＮＯＴ３が入力信号ＶＩＮに対して反転を行い、低速モード電圧ＶＳを出力する。したがって、入力制御信号ＣＴＬＲＸが低論理レベル（つまり、ＣＴＬＲＸ＝Ｌ）の時、低速モード回路１５０は、入力信号ＶＩＮを受信して、低速モード電圧ＶＳを生成し、ＮＡＮＤゲートＮＡＮＤ１は、高論理レベルに固定された高速モード電圧ＶＮと入力信号ＶＩＮが生成した低速モード電圧ＶＳに対してＮＡＮＤ演算を行い、出力信号ＶＯＵＴを生成する。
説明すべきこととして、低速モード（つまり、ＣＴＬＲＸ＝Ｌ）において低速モード回路１５０がイネーブルにされると、高速モード（つまり、ＣＴＬＲＸ＝Ｈ）において高速モード回路１４０がイネーブルにされる時と比べて、低速モードにおける低速モード回路１５０の入力信号ＶＩＮは、高速モードにおける高速モード回路１４０よりも１つのインバータの遅延（つまり、インバータＮＯＴ３）を通過する。説明すべきこととして、本実施形態は単なる例であるため、本発明は、遅延をもたらすインバータの個数を制限しない。したがって、低速モード（つまり、ＣＴＬＲＸ＝Ｌ）において、入力レシーバ１６０の入出力反応は相対的に遅いが、高速モード回路１４０よりも消費電流が少ないため、電池の寿命を延ばすことができる。
図５を参照すると、メモリ装置１０は、オフチップドライバ（Off-Chip Driver, OCD）５００をさらに含み、オフチップドライバ５００は、少なくとも、入出力回路１３０内に配置され、データストローブ信号ＤＱＳ（図示せず）とデータバスＤＱを駆動する。オフチップドライバ５００は、第１オフチップドライバ５１０、第２オフチップドライバ５２０を含み、オフチップドライバ５００は、伝送制御信号ＣＴＬTＸに基づいて、入力データＤＡＴＡ＿ＩＮに対してバッファを行い、出力データＤＡＴＡ＿ＯＵＴを生成する。第１オフチップドライバ５１０は、伝送制御信号号ＣＴＬTＸを受信し、第１オフチップドライバ５１０は、伝送制御信号ＣＴＬＴＸに基づいて、イネーブルまたはディセーブルにされる。第２オフチップドライバ５２０は、常時動作になるよう構成され、オフチップドライバ５００は、伝送制御信号ＣＴＬＴＸに基づいて、入力データＤＡＴＡ＿ＩＮから出力データＤＡＴＡ＿ＯＵＴにバッファした電流駆動力を動的に調整し、電流駆動力を調整した後の出力データＤＡＴＡ＿ＯＵＴをデータバスＤＱに提供する。
詳しく説明すると、第１オフチップドライバ５１０は、オフチップドライバ制御回路５３０と、出力段５４０とを含む。オフチップドライバ制御回路５３０は、伝送制御信号ＣＴＬTＸおよび入力データＤＡＴＡ＿ＩＮを受信し、オフチップドライバ制御回路５３０は、伝送制御信号ＣＴＬTＸに基づいて、イネーブルまたはディセーブルにされ、出力段５４０に提供された電圧を調整するために使用される。出力段５４０は、トランジスタＰＭ４およびトランジスタＮＭ４を含み、オフチップドライバ制御回路５３０が提供した電圧に基づいて、出力データＤＡＴＡ＿ＯＵＴを生成する。一方、第２オフチップドライバ５２０は、オフチップドライバ制御回路５５０と、出力段５６０とを含む。オフチップドライバ制御回路５５０は、入力データＤＡＴＡ＿ＩＮを受信し、出力段５４０に提供された電圧を調整する。出力段５６０は、トランジスタＰＭ５とトランジスタＮＭ５を含み、オフチップドライバ制御回路５５０が提供した電圧に基づいて、出力データＤＡＴＡ＿ＯＵＴを生成する。
具体的に説明すると、擬似ＳＲＡＭ１１０がレジスタ設定コードＣＲに基づいて、入出力回路１３０が高速モードに設定されたと判断した時、伝送制御信号ＣＴＬＴＸに基づいて、第１オフチップドライバ５１０をイネーブルにする。擬似ＳＲＡＭ１１０がレジスタ設定コードＣＲに基づいて、入出力回路１３０が低速モードに設定されたと判断した時、伝送制御信号ＣＴＬＴＸに基づいて、第１オフチップドライバ５１０をディセーブルにする。第２オフチップドライバ５２０は、常時動作するように制御されているため、高速モードの第１オフチップドライバ５１０と第２オフチップドライバ５２０は、いずれもイネーブルにされ、低速モードでは、第２オフチップドライバ５２０のみがイネーブルにされる。言い換えると、オフチップドライバ５００は、レジスタ設定コードＣＲによりデータ入出力の電流駆動力を調整することにより、高速動作モードあるいは低速動作モードに応じて最適なDQバス駆動能力を提供することが出来る。
図２、図６を参照すると、読み出し／書き込みデータストローブ信号ＲＷＤＳは、マイクロプロセッサ１７０に擬似ＳＲＡＭ１１０の操作モードの遷移状態を知らせるために使用される。電源電圧ＶＤＤＱの更新には過渡時間が必要であるため、この過渡時間を待機している時、擬似ＳＲＡＭ１１０は、読み出し／書き込みデータストローブ信号ＲＷＤＳを運用して、マイクロプロセッサ１７０に擬似ＳＲＡＭ１１０の操作モードに関して告知することができる。具体的に説明すると、ステップＳ６１０において、擬似ＳＲＡＭ１１０は、アクセスを開始する。続いて、ステップＳ６２０において、電源電圧ＶＤＤＱが調整されるかどうかを判断する。電源電圧ＶＤＤＱが調整されない時は、ステップＳ６２５に進む。電源電圧ＶＤＤＱが調整される時は、ステップＳ６３０に進む。ステップＳ６３０において、読み出し／書き込みデータストローブ信号ＲＷＤＳの論理レベルを制御する。読み出し／書き込みデータストローブ信号ＲＷＤＳが低論理レベル（つまり、ＲＷＤＳ＝Ｌ）である時は、ステップＳ６４０に進む。読み出し／書き込みデータストローブ信号ＲＷＤＳが高論理レベル（つまり、ＲＷＤＳ＝Ｈ）である時は、もう一度ステップＳ６３０に戻り、ステップＳ６５０となりVDDQが調整中であることをマイクロプロセッサ１７０に告知する。ステップＳ６４０において、トランザクション（transaction）を受信してアレイアクセスを行う準備をするようマイクロプロセッサ１７０に告知する。ステップＳ６５０において、マイクロプロセッサ１７０に現在操作モードを調整中であることを告知する。
図７を参照すると、ステップＳ７１０において、コントローラ１２０は、上述したメモリ装置１０の操作モードに基づいて、電源電圧ＶＤＤＱとクロック周波数を調整する。続いて、ステップＳ７２０において、コントローラ１２０は、調整した電源電圧ＶＤＤＱと調整したクロック周波数に基づいて、レジスタ設定コードＣＲを生成する。ステップＳ７３０において、擬似ＳＲＡＭ１１０は、レジスタ設定コードＣＲに基づいて、高速モード回路１４０および低速モード回路１５０のうちの一方をイネーブルにし、高速モード回路１４０および低速モード回路１５０のうちの他方をディセーブルにする。
以上のように、本発明の実施形態において、上述したメモリ装置およびその入出力バッファ制御方法は、操作モードに基づいて、電源電圧とクロック周波数を調整し、調整した電源電圧と調整したクロック周波数により、レジスタ設定コードを生成するとともに、レジスタ設定コードに基づいて、入出力回路における高速モード回路または低速モード回路をイネーブルにして、入出力回路のアクセス時間を動的に調整する。そして、レジスタ設定コードによりオフチップドライバデータの電流駆動力を調整する。さらにVDDQの遷移状態についてマイクロプロセッサ１７０へ告知する。本発明は、入出力回路の制御方法を操作モードに応じて最適に制御することにより、高速化の実現と電池の寿命を延ばすことが可能になる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
１０ メモリ装置
１１０ 擬似ＳＲＡＭ
１２０ コントローラ
１３０ 入出力回路
１４０ 高速モード回路
１５０ 低速モード回路
１６０ 入力レシーバ
１７０ マイクロプロセッサ
１８０ 電源管理回路
１９０ 電源回路
２１０ コマンドデコーダ
２２０ メモリアレイ
５００、５１０、５２０ オフチップドライバ
５３０、５５０ オフチップドライバ制御回路
５４０、５６０ 出力段
ＮＯＴ１、ＮＯＴ２、ＮＯＴ３ インバータ
ＤＡ 差動アンプ
ＲＳ 直列抵抗
ＮＡＮＤ１ ＮＡＮＤゲート
ＡＳ アドレス空間ビット
ＣＫ、ＣＫ＃ 差動クロック信号
ＣＲ［１５］ 操作モード
ＣＲ［７：４］ 遅延計数
ＣＳ＃ チップ選択信号
ＣＴＬＰＷＲ 電源管理制御信号
ＣＴＬＶＤＤＱ 電源制御信号
ＣＴＬＲＸ 入力制御信号
ＣＴＬＲＸＢ 反転入力制御信号
ＣＴＬＴＸ 伝送制御信号
ＤＱ データバス
ＤＡＴＡ＿ＩＮ 入力データ
ＤＡＴＡ＿ＯＵＴ 出力データ
ＲＷＤＳ 読み出し／書き込みデータストローブ信号
ＧＮＤ 接地電圧
Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード電圧
ＶＤＤＱ 電源電圧
ＶＩＮ 入力信号
ＶＮ 高速モード電圧
ＶＯＵＴ 出力信号
ＶＲＥＦ 基準電圧
ＶＳ 低速モード電圧
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５ トランジスタ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５ スイッチ
Ｓ３１０、３１１、Ｓ３１２、Ｓ３１３、Ｓ３１４、Ｓ３１５、Ｓ３２０、３２１、Ｓ３２２、Ｓ３２３、Ｓ３２４、Ｓ３２５、Ｓ６１０、Ｓ６２０、Ｓ６３０、Ｓ６４０、Ｓ７１０、Ｓ７２０、Ｓ７３０ ステップ

Claims (18)

  1. メモリ装置であって、
    高速モード回路と低速モード回路を有する入出力回路を含む擬似ＳＲＡＭと、
    前記擬似ＳＲＡＭに接続され、前記メモリ装置の操作モードに基づいて、電源電圧とクロック周波数を調整し、調整した電源電圧と調整したクロック周波数に基づいて、レジスタ設定コードを生成するコントローラと、
    を含み、
    前記擬似ＳＲＡＭが、前記レジスタ設定コードに基づいて、前記高速モード回路および前記低速モード回路のうちの一方をイネーブルにし、前記高速モード回路および前記低速モード回路のうちの他方をディセーブルにするメモリ装置。
  2. 前記擬似ＳＲＡＭが、前記レジスタ設定コードＣＲに基づいて、前記入出力回路が高速モードに設定されたと判断した時、前記高速モード回路をイネーブルにして、前記低速モード回路をディセーブルにし、
    前記擬似ＳＲＡＭが、前記レジスタ設定コードＣＲに基づいて、前記入出力回路が低速モードに設定されたと判断した時、前記低速モード回路をイネーブルにして、前記高速モード回路をディセーブルにする請求項１に記載のメモリ装置。
  3. 前記レジスタ設定コードＣＲが、モード設定または遅延計数を含む請求項１に記載のメモリ装置。
  4. 前記擬似ＳＲＡＭが、さらに、コマンドデコーダを含み、前記コマンドデコーダが、前記レジスタ設定コードを受信して復号化し、入力制御信号と伝送制御信号を生成するために使用される請求項１に記載のメモリ装置。
  5. 前記擬似ＳＲＡＭが、前記入力制御信号に基づいて、前記高速モード回路および前記低速モード回路のうちの一方をイネーブルにし、前記高速モード回路および前記低速モード回路のうちの他方をディセーブルにする請求項４に記載のメモリ装置。
  6. 前記コントローラが、さらに、
    前記擬似ＳＲＡＭに接続され、前記メモリ装置の前記操作モードに基づいて、電源管理制御信号を生成し、前記クロック周波数を調整するとともに、前記クロック周波数の変化に基づいて、前記レジスタ設定コードを生成し、前記擬似ＳＲＡＭとの間にデータバスと読み出し／書き込みデータストローブ信号を有するマイクロプロセッサと、
    前記マイクロプロセッサに接続され、前記電源管理制御信号に基づいて、電源制御信号を生成する電源管理回路と、
    前記擬似ＳＲＡＭ、前記マイクロプロセッサ、および前記電源管理回路に接続され、前記電源制御信号に基づいて、電源電圧を生成し、前記マイクロプロセッサと前記擬似ＳＲＡＭに提供する電源回路と、
    を含む請求項１に記載のメモリ装置。
  7. 前記入出力回路が、さらに、入力レシーバを含み、前記入力レシーバが、
    前記入力制御信号を受信して反転し、反転入力制御信号を生成するよう配置された第１インバータと、
    前記第１インバータに接続され、前記反転入力制御信号と入力信号を受信して、高速モード電圧を生成するよう配置された高速モード回路と、
    前記第１インバータに接続され、前記反転入力制御信号と前記入力信号を受信して、低速モード電圧を生成するよう配置された低速モード回路と、
    前記高速モード回路と前記低速モード回路に接続され、前記高速モード電圧および前記低速モード電圧に対してＮＡＮＤ論理演算を行い、出力信号を生成するよう配置されたＮＡＮＤゲートと、
    を含む請求項４に記載のメモリ装置。
  8. 前記高速モード回路が、
    前記第１インバータに接続され、前記反転入力制御信号を受信して、第１ノード電圧を生成するよう配置された第２インバータと、
    第１端子が電源電圧に接続され、制御端子が前記第１ノード電圧に接続され、第２端子が前記高速モード電圧に接続された第１スイッチと、
    カレントミラー負荷を有し、前記入力信号を受信して、前記高速モード電圧を生成するよう配置された差動アンプと、
    第１端子が前記電源電圧に接続され、第１抵抗と第２抵抗を含み、分圧操作により基準電圧を生成し、第１抵抗が前記電源電圧と前記基準電圧の間に接続された直列抵抗と、
    第１端子が前記差動アンプに接続され、制御端子が前記第１ノード電圧に接続され、第２端子が接地電圧に接続された第２スイッチと、
    第１端子が前記第２抵抗に接続され、制御端子が前記第１ノード電圧に接続され、第２端子が前記接地電圧に接続された第３スイッチと、
    を含む請求項７に記載のメモリ装置。
  9. 前記低速モード回路が、
    第１端子が前記電源電圧に接続され、入力端子が入力信号に接続され、出力端子が前記低速モード電圧に接続された第３インバータと、
    第１端子が前記第３インバータの第２端子に接続され、制御端子が前記反転入力制御信号を受信し、第２端子が前記接地電圧に接続された第４スイッチと、
    第１端子が前記電源電圧に接続され、制御端子が前記反転入力制御信号を受信し、第２端子が前記低速モード電圧に接続された第５スイッチと、
    を含む請求項７に記載のメモリ装置。
  10. 前記メモリ装置が、さらに、オフチップドライバを含み、前記オフチップドライバが、
    前記伝送制御信号に基づいて、イネーブルまたはディセーブルにされる第１オフチップドライバと、
    常時オンになるよう配置された第２オフチップドライバと、
    を含み、
    前記オフチップドライバが、前記伝送制御信号に基づいて、前記オフチップドライバの電流駆動力を動的に調整する請求項４に記載のメモリ装置。
  11. 前記擬似ＳＲＡＭが、操作モードが高速モードであると判断した時、前記伝送制御信号に基づいて、前記第１オフチップドライバをイネーブルにし、
    前記擬似ＳＲＡＭが、操作モードが高速モードであると判断した時、前記伝送制御信号に基づいて、前記第１オフチップドライバをディセーブルにする請求項１０に記載のメモリ装置。
  12. 前記読み出し／書き込みデータストローブ信号が、前記マイクロプロセッサに前記擬似ＳＲＡＭの前記操作モードの遷移状態を告知するために使用される請求項６に記載のメモリ装置。
  13. メモリ装置に適用される入出力バッファ制御方法であって、前記メモリ装置が、擬似ＳＲＡＭとコントローラを含み、前記擬似ＳＲＡＭが、高速モード回路と低速モード回路を有する入出力回路を含み、前記入出力バッファ制御方法が、
    前記メモリ装置の操作モードに基づいて、電源電圧とクロック周波数を調整することと、調整した電源電圧と調整したクロック周波数に基づいて、レジスタ設定コードを生成することと、
    前記レジスタ設定コードに基づいて、前記高速モード回路および前記低速モード回路のうちの一方をイネーブルにし、前記高速モード回路および前記低速モード回路のうちの他方をディセーブルにすることと、
    を含む入出力バッファ制御方法。
  14. 前記擬似ＳＲＡＭが、前記入出力回路が高速モードに設定されたと判断した時、前記高速モード回路をイネーブルにして、前記低速モード回路をディセーブルにし、
    前記擬似ＳＲＡＭが、前記入出力回路が低速モードに設定されたと判断した時、前記低速モード回路をイネーブルにして、前記高速モード回路をディセーブルにする請求項１３に記載の入出力バッファ制御方法。
  15. 前記レジスタ設定コードＣＲが、モード設定または遅延計数を含む請求項１３に記載の入出力バッファ制御方法。
  16. 前記擬似ＳＲＡＭが、さらに、コマンドデコーダを含み、前記コマンドデコーダが、前記レジスタ設定コードを受信して復号化し、入力制御信号と伝送制御信号を生成するために使用される請求項１３に記載の入出力バッファ制御方法。
  17. 前記擬似ＳＲＡＭが、前記入力制御信号に基づいて、前記高速モード回路および前記低速モード回路のうちの一方をイネーブルにし、前記高速モード回路および前記低速モード回路のうちの他方をディセーブルにする請求項１６に記載の入出力バッファ制御方法。
  18. 前記メモリ装置が、さらに、オフチップドライバを含み、前記オフチップドライバが、第１オフチップドライバと第２オフチップドライバを含み、前記入出力バッファ制御方法が、さらに、
    前記伝送制御信号に基づいて、前記オフチップドライバの電流駆動力を動的に調整することと、
    前記レジスタ設定コードに基づいて、前記入出力回路が高速モードに設定されたと判断した時、前記伝送制御信号に基づいて、前記第１オフチップドライバをイネーブルにすることと、
    前記レジスタ設定コードに基づいて、前記入出力回路が低速モードに設定されたと判断した時、前記伝送制御信号に基づいて、前記第１オフチップドライバをディセーブルにすることと、
    を含む請求項１６に記載の入出力バッファ制御方法。
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