KR20230062500A - 메모리 장치 및 그 입출력 버퍼 제어 방법 - Google Patents

메모리 장치 및 그 입출력 버퍼 제어 방법 Download PDF

Info

Publication number
KR20230062500A
KR20230062500A KR1020230053534A KR20230053534A KR20230062500A KR 20230062500 A KR20230062500 A KR 20230062500A KR 1020230053534 A KR1020230053534 A KR 1020230053534A KR 20230053534 A KR20230053534 A KR 20230053534A KR 20230062500 A KR20230062500 A KR 20230062500A
Authority
KR
South Korea
Prior art keywords
speed mode
circuit
input
low
control signal
Prior art date
Application number
KR1020230053534A
Other languages
English (en)
Inventor
신야 후지오카
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Priority to KR1020230053534A priority Critical patent/KR20230062500A/ko
Publication of KR20230062500A publication Critical patent/KR20230062500A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

절전 제어를 제공하여, 전지의 수명을 늘릴 수 있는 메모리 장치 및 그 입출력 버퍼 제어 방법을 제공한다. 메모리 장치는, 의사 SRAM과, 컨트롤러를 포함한다. 의사 SRAM은, 고속 모드 회로와 저속 모드 회로를 가지는 입출력 회로를 포함한다. 컨트롤러는, 메모리 장치의 조작 모드에 기초하여, 전원 전압과 클록 주파수를 조정하고, 조정한 전원 전압과 조정한 클록 주파수에 기초하여, 레지스터 설정 코드를 생성한다. 의사 SRAM은, 레지스터 설정 코드에 기초하여, 고속 모드 회로 및 저속 모드 회로 중 일방을 인에이블로 하고, 고속 모드 회로 및 저속 모드 회로 중 타방을 디스에이블로 한다.

Description

메모리 장치 및 그 입출력 버퍼 제어 방법{MEMORY APPARATUS AND METHOD OF INPUT AND OUTPUT BUFFER CONTROL THEREOF}
본 발명은, 반도체 회로에 관한 것으로, 특히, 메모리 장치 및 그 입출력 버퍼 제어 방법에 관한 것이다.
근년, LPC 메모리(low pin count memory, LPC memory)는, 사물인터넷(Internet of Things, IOT)과 웨어러블 디바이스에 있어, 이미 폭넓게 운용되고 있다. 그렇지만, 비교적 높은 클록 주파수에서 조작이 필요할 때, LPC 메모리의 입출력 회로(IO circuit)는, 대량의 전류를 소모할 필요가 있다. 또, 주지의 기술에서, 액세스 시간과 클록 주파수는 무관계하고, 또한 전류 구동력의 제어는, 조작 모드와 클록 주파수에서 정해지지 않기 때문에, 전지의 수명이 단축된다.
따라서, 본 발명은, 전원 전압과 클록 주파수에 기초하여, 레지스터 설정 코드를 생성하는 동시에, 레지스터 설정 코드에 기초하여, 입출력 회로의 고속 모드 회로 또는 저속 모드 회로를 인에이블(enable)로 해서, 입출력 회로의 액세스 시간을 동적으로 조정하고, 그에 따라, 절전 제어를 제공하여, 전지의 수명을 늘릴 수 있는 메모리 장치 및 그 입출력 버퍼 제어 방법을 제공한다.
본 발명의 실시 형태는, 메모리 장치를 제공한다. 메모리 장치는, 의사 SRAM(pseudo SRAM)과, 컨트롤러를 포함한다. 의사 SRAM은, 고속 모드 회로와 저속 모드 회로를 가지는 입출력 회로를 포함한다. 컨트롤러는, 의사 SRAM에 접속되고, 컨트롤러는, 메모리 장치의 조작 모드(opearation mode)에 기초하여, 전원 전압(power supply voltage)과 클록 주파수(clock frequency)를 조정(adjust)하고, 조정한 전원 전압과 조정한 클록 주파수에 기초하여, 레지스터 설정 코드를 생성한다. 의사 SRAM은, 레지스터 설정 코드에 기초하여, 고속 모드 회로 및 저속 모드 회로 중 일방을 인에이블(enable)로 하고, 고속 모드 회로 및 저속 모드 회로 중 타방을 디스에이블(disable)로 한다.
본 발명의 실시 형태는, 의사 SRAM과 컨트롤러를 포함한 메모리 장치에 적용되는 입출력 버퍼 제어 방법을 제공한다. 의사 SRAM은, 고속 모드 회로와 저속 모드 회로를 가지는 입출력 회로를 포함한다. 입출력 버퍼 제어 방법은, 상술한 메모리 장치의 조작 모드에 기초하여, 전원 전압과 클록 주파수를 조정한다. 조정한 전원 전압과 조정한 클록 주파수에 기초하여, 레지스터 설정 코드를 생성한다. 레지스터 설정 코드에 기초하여, 고속 모드 회로 및 저속 모드 회로 중 일방을 인에이블로 하고, 고속 모드 회로 및 저속 모드 회로 중 타방을 디스에이블로 한다.
이상과 같이, 본 발명의 실시 형태에서, 상술한 메모리 장치 및 그 입출력 버퍼 제어 방법은, 조작 모드에 기초하여, 전원 전압과 클록 주파수를 조정하고, 조정한 전원 전압과 조정한 클록 주파수에 의해, 레지스터 설정 코드를 생성하는 동시에, 레지스터 설정 코드에 기초하여, 입출력 회로 내의 고속 모드 회로 또는 저속 모드 회로를 인에이블로 해서, 입출력 회로의 액세스 시간을 동적으로 조정하고, 그에 따라, 절전 제어를 제공하여, 전지의 수명을 늘리기 위해 사용된다.
본 발명의 상기 및 다른 목적, 특징 및 이점을 보다 알기 쉽게 하기 위해, 도면에 맞추어 몇 가지 실시 형태를 이하에 설명한다.
첨부 도면은, 본 발명의 원리가 한층 이해되도록 하기 위해 포함되어 있고, 본 명세서에 조입되고 또한 그 일부를 구성하는 것이다. 도면은, 본 발명의 실시 형태를 예시하고 있고, 설명과 함께, 본 발명의 원리를 설명하는 역할을 이루고 있다.
도 1은 본 발명의 일 실시 형태의 메모리 장치의 개략도이다.
도 2는 본 발명의 일 실시 형태의 의사 SRAM의 회로 블록도이다.
도 3a는 본 발명의 일 실시 형태의 커맨드 비트의 판단 흐름도이다.
도 3b는 본 발명의 일 실시 형태의 커맨드 비트의 판단 흐름도이다.
도 4는 본 발명의 일 실시 형태의 주소 래치 디코드 회로의 회로 블록도이다.
도 5는 본 발명의 일 실시 형태의 페이지 액세스 순서의 순서도이다.
도 6은 본 발명의 일 실시 형태의 버스트 라이트/리드(Burst Write/Read) 방법의 흐름도이다.
도 7은 본 발명의 일 실시 형태의 입출력 버퍼 제어 방법의 흐름도이다.
도 1을 참조하면, 메모리 장치(10)는, 의사 SRAM(110)과, 컨트롤러(120)를 포함한다. 의사 SRAM(110)은, 입출력 회로(130)를 포함한다. 입출력 회로(130)는, 고속 모드 회로(140)와, 저속 모드 회로(150)를 포함한다. 컨트롤러(120)는, 의사 SRAM(110)에 접속된다.
다른 실시 형태에서, 메모리 장치(10)는, 옥탈 플래쉬 메모리(Octal Flash memory), 강유전체 메모리(Ferroelectric Random Access Memory, FRAM), 전기적 소거 가능 프로그래머블 독취 전용 메모리(Electrically-Erasable Programmable Read-Only Memory, EEPROM), 또는 그 외의 메모리여도 무방하다.
도 2를 참조하면, 의사 SRAM(110)은, 입출력 회로(130)와, 커맨드 디코더(210)와, 메모리 어레이(220)를 포함한다. 입출력 회로(130)는, 커맨드 디코더(210)에 접속되고, 의사 SRAM(110)의 내부 회로와 외부 회로의 입출력 인터페이스로서 사용된다. 더 설명하면, 입출력 회로(130)는, 입력 리시버(160)를 포함하고, 입력 리시버(160)는, 고속 모드 회로(140)와, 저속 모드 회로(150)를 포함한다. 커맨드 디코더(210)는, 입출력 회로(130)와 메모리 어레이(220)의 사이에 접속되고, 커맨드 디코더(210)는, 컨트롤러(120)로부터 수신한 레지스터 설정 코드(CR)를 복호화 하여, 입력 제어 신호(CTLRX)와 전송 제어 신호(CTLTX)를 생성한다. 메모리 어레이(220)는, 복수의 메모리 셀로 구성되고, 마이크로 프로세서(170)로부터 지정된 메모리 셀에 대해 데이터의 기입 또는 독출 제어가 실시된다. 일 실시 형태에서, 의사 SRAM(110)은, 하나의 DRAM(Dynamic Random Access Memory)을 코어로 하고, SRAM(Static Random Access Memory)을 인터페이스로 해서 구성해도 무방하다. 일 실시 형태에서, 의사 SRAM(110)은, 그 외의 장치, 예를 들면, 주소 래치 디코드 회로(address latch and decode circuit)(230) 및 데이터 패스(data path)(240)를 더 포함해도 무방하지만, 본 발명은 이것으로 한정되지 않는다. 일 실시 형태에서, 메모리 어레이(220)는, 어레이(250＿1)…어레이(250＿N), 센스 증폭기(260＿1)…센스 증폭기(260＿N-1), X디코더(270), 및 Y디코더/제2 센스 증폭기(280)를 포함한다.
도 2를 참조하면, 컨트롤러(120)는, 마이크로 프로세서(170)와, 전원 관리 회로(180)와, 전원 회로(190)를 포함한다.
마이크로 프로세서(170)는, 의사 SRAM(110)에 접속되고, 마이크로 프로세서(170)는, 차동 클록 신호(CK), 차동 클록 신호(CK#), 및 칩 선택 신호(CS#)를 의사 SRAM(110)에 제공하고, 게다가, 의사 SRAM(110)과 마이크로 프로세서(170)의 사이에는, 쌍방향 유동의 데이터 버스(DQ)와, 독출/기입 데이터 스트로브 신호(RWDS)를 가진다. 차동 클록 신호(CK), 차동 클록 신호(CK#)의 클록 주파수의 조정에 관하여, 구체적으로 설명하면, 마이크로 프로세서(170)는, 메모리 장치(10)의 조작 모드에 기초하여, 전원 관리 제어 신호(CTLPWR)를 생성하여, 클록 주파수를 조정한다. 예를 들면, 저전력 모드 시에, 주파수를 400 MHz에서 133 MHz로 조정한다. 그리고, 마이크로 프로세서(170)는, 클록 주파수의 변화에 기초하여, 대응하는 커맨드 주소 비트(CA)와 레지스터 설정 코드(CR)를 생성한다. 설계 요구에 응하여, 마이크로 프로세서(170)는, 중앙 처리 장치(Central Processing Unit, CPU), 또는 그 외의 프로그램 가능한 마이크로 프로세서(Microprocessor), 디지털 신호 프로세서(Digital Signal Processor, DSP), 프로그래머블 컨트롤러, 특수 용도를 위한 집적회로(Application Specific Integrated Circuit, ASIC), 혹은 그 외의 유사 소자, 또는 상술한 소자의 조합이어도 무방하다.
전원 관리 회로(180)는, 마이크로 프로세서(170)에 접속되고, 전원 관리 회로(180)는, 전원 관리 제어 신호(CTLPWR)에 기초하여, 전원 제어 신호(CTLVDDQ)를 생성한다. 예를 들어 설명하면, 마이크로 프로세서(170)가 저전력 모드에 들어가도록 지시했을 때, 마이크로 프로세서(170)는, 고논리 레벨의 전원 관리 제어 신호(CTLPWR)를 전원 관리 회로(180)에 송신한다. 계속해서, 전원 관리 회로(180)는, 고논리 레벨의 전원 관리 제어 신호(CTLPWR)에 기초하여, 저논리 레벨의 전원 제어 신호(CTLVDDQ)를 전원 회로(190)에 송신한다.
전원 회로(190)는, 의사 SRAM(110), 마이크로 프로세서(170), 및 전원 관리 회로(180)에 접속된다. 전원 회로(190)는, 전원 제어 신호(CTLVDDQ)에 기초하여, 전원 전압(VDDQ)을 생성하여, 마이크로 프로세서(170)와 의사 SRAM(110)에 제공한다. 예를 들면, 전원 회로(190)가 저논리 레벨의 전원 제어 신호(CTLVDDQ)를 수신했을 때, 전원 회로(190)는, 전원 전압(VDDQ)을 올려서, 마이크로 프로세서(170)와 의사 SRAM(110)에 제공한다. 예를 들면, 전원 전압(VDDQ)을 1.2 V로부터 1.8 V에 올린다.
반대로, 마이크로 프로세서(170)가 고속 모드에 들어가도록 지시했을 때, 마이크로 프로세서(170)는, 저논리 레벨의 전원 관리 제어 신호(CTLPWR)를 전원 관리 회로(180)에 송신한다. 계속해서, 전원 관리 회로(180)는, 저논리 레벨의 전원 관리 제어 신호(CTLPWR)에 기초하여, 고논리 레벨의 전원 제어 신호(CTLVDDQ)를 전원 회로(190)에 송신한다. 전원 회로(190)가 고논리 레벨의 전원 제어 신호(CTLVDDQ)를 수신했을 때, 전원 회로(190)는, 전원 전압(VDDQ)을 내려서, 마이크로 프로세서(170)와 의사 SRAM(110)에 제공한다. 예를 들면, 전원 전압(VDDQ)을 1.8 V로부터 1.2 V로 내린다.
도 3a를 참조하면, 스텝(S310)에서, 메모리 장치(10)는, 액세스를 개시한다. 계속해서, 스텝(S311)에서, 의사 SRAM(110)의 커맨드 디코더(210)는, 커맨드 주소 비트(CA)의 주소 공간 비트(AS)에 기초하여, 메모리 액세스(AS=0)로서 액세스할지, 또는 레지스터 액세스(AS=1)로서 액세스할지를 판단하고, 메모리 액세스(AS=0)일 때는, 스텝(S312)으로 진행되고, 레지스터 액세스(AS=1)일 때는, 스텝(S313)으로 진행된다. 스텝(S312)에서, 메모리 장치(10)는, 메모리 어레이(220)에 대해 어레이 액세스를 실시한다. 스텝(S313)에서, 메모리 장치(10)는, 커맨드 디코더(210)에 대해 레지스터 액세스를 실시하고, 커맨드 디코더(210)가 보존한 레지스터 설정 코드(CR)의 조작 모드(CR[15])에 대해 판단을 실시한다. 모드 설정(CR[15])이 0b일 때는, 스텝(S314)으로 진행된다. 모드 설정(CR[15])이 1b일 때는, 스텝(S315)으로 진행된다. 레지스터 설정 코드(CR)에서의 모드 설정(CR[15])의 상세 내용에 대해서는, 표 1을 참조 바란다.
레지스터 설정 코드(CR) 기능 설정(이진법)
CR[15] 조작 모드 1b: 고속 모드
0b: 저속 모드
CR[14:12] 전류 구동력 000b: 34 ohm
001b: 115 ohm
010b: 67 ohm
CR[11:8] 보류 N/A
CR[7:4] 지연 계수 0000b: 5개의 클록, 133 MHz
0001b: 6개의 클록, 160 MHz
0010b: 7개의 클록, 200 MHz
0011b: 8개의 클록, 250 MHz
0100b: 12개의 클록, 333 MHz
0101b: 14개의 클록, 400 MHz
0110b: 16개의 클록, 500 MHz
0111b~: 보류
CR[3:0] 보류 N/A
스텝(S314)은, 입출력 회로(130)를 저속 모드로 조작한다고 판단한 것을 나타내고, 커맨드 디코더(210)는, 저논리 레벨의 입력 제어 신호(CTLRX)(즉, CTLRX=L)와 저논리 레벨의 전송 제어 신호(CTLTX)(즉, CTLTX=L)를 출력한다. 스텝(S315)은, 입출력 회로(130)를 고속 모드로 조작한다고 판단한 것을 나타내고, 커맨드 디코더(210)는, 고논리 레벨의 입력 제어 신호(CTLRX)(즉, CTLRX=H)와 고논리 레벨의 전송 제어 신호(CTLTX)(즉, CTLTX=H)를 출력한다.도 3b를 참조하면, 스텝(S320)에서, 메모리 장치(10)는, 액세스를 개시한다. 계속해서, 스텝(S321)에서, 의사 SRAM(110)의 커맨드 디코더(210)는, 커맨드 주소 비트(CA)의 주소 공간 비트(AS)에 기초하여, 메모리 액세스(AS=0)로서 액세스할지, 또는 레지스터 액세스(AS=1)로서 액세스할지를 판단하고, 메모리 액세스(AS=0)일 때는, 스텝(S322)으로 진행되고, 레지스터 액세스(AS=1)일 때는, 스텝(S323)으로 진행된다. 스텝(S322)에서, 메모리 장치(10)는, 메모리 어레이(220)에 대해 어레이 액세스를 실시한다. 스텝(S323)에서, 메모리 장치(10)는, 커맨드 디코더(210)에 대해 레지스터 액세스를 실시하고, 커맨드 디코더(210)가 보존한 레지스터 설정 코드(CR)의 지연 계수(CR[7:4])에 대해 판단을 실시한다. 지연 계수(CR[7:4])가 5, 6, 7, 8개의 클록일 때는, 스텝(S324)으로 진행된다. 지연 계수(CR[7:4])가 12, 14, 16개의 클록일 때는, 스텝(S325)으로 진행된다. 레지스터 설정 코드(CR)에서의 지연 계수(CR[7:4])의 상세 내용에 대해서는, 표 1을 참조 바란다. 스텝(S324)은, 입출력 회로(130)를 저속 모드로 조작한다고 판단한 것을 나타내고, 커맨드 디코더(210)는, 저논리 레벨의 입력 제어 신호(CTLRX)(즉, CTLRX=L)와 저논리 레벨의 전송 제어 신호(CTLTX)(즉, CTLTX=L)를 출력한다. 스텝(S325)은, 입출력 회로(130)를 고속 모드로 조작한다고 판단한 것을 나타내고, 커맨드 디코더(210)는, 고논리 레벨의 입력 제어 신호(CTLRX)(즉, CTLRX=H)와 고논리 레벨의 전송 제어 신호(CTLTX)(즉, CTLTX=H)를 출력한다.
도 2, 도 3a, 도 3b, 및 표 1을 참조하면, 마이크로 프로세서(170)가 저전력 모드에 들어가도록 지시했을 때, 마이크로 프로세서(170)는, 클록 주파수를 내려서, 예를 들면, 주파수를 400 MHz에서 133 MHz로 조정한다. 계속해서, 마이크로 프로세서(170)는, 주파수의 변화(예를 들면, 표 1)에 기초하여, 커맨드 주소 비트(CA)와 레지스터 설정 코드(CR)를 생성한다. 커맨드 주소 비트(CA)는, 적어도, 주소 공간 비트(AS)를 포함하고, 레지스터 설정 코드(CR)는, 적어도, 모드 설정(CR[15])과 지연 계수(CR[7:4])를 포함한다. 의사 SRAM(110)은, 커맨드 주소 비트(CA)를 수신하고, 커맨드 주소 비트(CA)와 레지스터 설정 코드(CR)에 기초하여, 고속 모드 회로(140) 또는 저속 모드 회로(150)를 인에이블로 한다.
따라서, 도 1, 도 2, 도 3a, 도 3b, 및 표 1을 참조하면, 컨트롤러(120)는, 메모리 장치(10)의 조작 모드에 기초하여, 전원 전압(VDDQ)과 차동 클록 신호(CK), 차동 클록 신호(CK#)의 클록 주파수를 조정하고, 조정한 전원 전압(VDDQ)과 조정한 주파수에 대응한, 레지스터 설정 코드(CR)를 생성한다. 계속해서, 의사 SRAM(110)은, 레지스터 설정 코드(CR)에 기초하여, 고속 모드 회로(140) 및 저속 모드 회로(150) 중 일방을 인에이블로 하고, 고속 모드 회로(140) 및 저속 모드 회로(150) 중 타방을 디스에이블로 한다. 더 설명하면, 의사 SRAM(110)은, 입력 제어 신호(CTLRX)에 기초하여, 상술한 고속 모드 회로(140) 및 저속 모드 회로(150) 중 일방을 인에이블로 하고, 고속 모드 회로(140) 및 저속 모드 회로(150) 중 타방을 디스에이블로 한다.
상세히 설명하면, 의사 SRAM(110)이, 레지스터 설정 코드(CR)에 기초하여, 상술한 입출력 회로(130)가 고속 모드로 설정되었다고 판단했을 때(즉, CTLRX=H), 고속 모드 회로(140)를 인에이블로 하고, 저속 모드 회로(150)를 디스에이블로 한다. 의사 SRAM(110)이, 레지스터 설정 코드(CR)에 기초하여, 상술한 입출력 회로(130)가 저속 모드로 설정되었다고 판단했을 때(즉, CTLRX=L), 저속 모드 회로(150)를 인에이블로 하여, 고속 모드 회로(140)를 디스에이블로 한다.
도 4에 관련하여, 입력 리시버(160)는, 인버터(NOT1)와, 고속 모드 회로(140)와, 저속 모드 회로(150)와, NAND 게이트(NAND1)를 포함한다. 인버터(NOT1)는, 입력 제어 신호(CTLRX)를 수신해 반전(反轉)하여, 반전 입력 제어 신호(CTLRXB)를 생성한다. 고속 모드 회로(140)는, 인버터(NOT1)에 접속되고, 고속 모드 회로(140)는, 반전 입력 제어 신호(CTLRXB)와 입력 신호(VIN)를 수신해, 고속 모드 전압(VN)을 생성한다. 저속 모드 회로(150)는, 인버터(NOT1)에 접속되고, 반전 입력 제어 신호(CTLRXB)와 입력 신호(VIN)를 수신하여, 저속 모드 전압(VS)을 생성하도록 배치된다. NAND 게이트(NAND1)는, 고속 모드 회로(140)와 저속 모드 회로(150)에 접속되고, NAND 게이트(NAND1)는, 고속 모드 전압(VN) 및 저속 모드 전압(VS)에 대해 NAND 연산을 실시해, 출력 신호(VOUT)를 생성한다. 입출력 회로(130)를 고속 모드로 조작한다고 판단했을 때, 반전 입력 제어 신호(CTLRXB)는, 고속 모드 회로(140)를 인에이블로 하고, 저속 모드 회로(150)를 디스에이블로 한다. 입출력 회로(130)를 저속 모드로 조작한다고 판단했을 때, 반전 입력 제어 신호(CTLRXB)는, 고속 모드 회로(140)를 디스에이블로 하고, 저속 모드 회로(150)를 인에이블로 한다.
고속 모드 회로(140)는, 인버터(NOT2)와, 스위치(SW1)와, 차동 앰프(DA)와, 직렬 저항(RS)과, 스위치(SW2)와, 스위치(SW3)를 포함한다. 인버터(NOT2)는, 인버터(NOT1)에 접속되고, 인버터(NOT2)는, 반전 입력 제어 신호(CTLRXB)를 수신하여, 노드 전압(N1)을 생성한다. 스위치(SW1)의 제1 단자는, 전원 전압(VDDQ)에 접속되고, 스위치(SW1)의 제어 단자는, 노드 전압(N1)에 접속되고, 스위치(SW1)의 제2 단자는, 고속 모드 전압(VN)에 접속된다. 차동 앰프(DA)는, 트랜지스터(NM1), 트랜지스터(NM2), 및 커런트 미러(Current mirror) 부하를 포함하고, 커런트 미러 부하는, 트랜지스터(PM1)와 트랜지스터(PM2)를 포함한다. 트랜지스터(NM1)의 제1 단자는, 고속 모드 전압(VN)에 접속되고, 트랜지스터(NM1)의 제어 단자는, 입력 신호(VIN)에 접속되고, 트랜지스터(NM1)의 제2 단자는, 노드 전압(N2)에 접속된다. 트랜지스터(NM2)의 제1 단자는, 노드 전압(N3)에 접속되고, 트랜지스터(NM2)의 제어 단자는, 직렬 저항(RS)으로부터 분압(分壓)해 생성된 기준 전압(VREF)을 수신하고, 트랜지스터(NM2)의 제2 단자는, 노드 전압(N2)에 접속된다. 트랜지스터(PM1)의 제1 단자는, 전원 전압(VDDQ)에 접속되고, 트랜지스터(PM1)의 제어 단자는, 노드 전압(N3)에 접속되고, 트랜지스터(PM1)의 제2 단자는, 고속 모드 전압(VN)에 접속된다. 트랜지스터(PM2)의 제1 단자는, 전원 전압(VDDQ)에 접속되고, 트랜지스터(PM2)의 제어 단자는, 노드 전압(N3)에 접속되고, 트랜지스터(PM2)의 제2 단자는, 노드 전압(N3)에 접속된다. 직렬 저항(RS)은, 제1 저항(R1)과 제2 저항(R2)을 포함하고, 직렬 저항(RS)은, 제1 저항(R1)과 제2 저항(R2)에 의해 분압 조작을 실시해, 기준 전압(VREF)을 생성한다. 직렬 저항(RS)의 제1 단자는, 전원 전압(VDDQ)에 접속되고, 직렬 저항(RS)의 제2 단자는, 스위치(SW3)에 접속되고, 직렬 저항(RS)의 분압 단자는, 트랜지스터(NM2)의 제어 단자에 접속된다. 제1 저항(R1)은, 전원 전압(VDDQ)과 기준 전압(VREF)의 사이에 접속되고, 제2 저항(R2)은, 기준 전압(VREF)과 스위치(SW3)의 사이에 접속된다. 스위치(SW2)의 제1 단자는, 차동 앰프(DA) 내의 노드 전압(N2)에 접속되고, 스위치(SW2)의 제어 단자는, 노드 전압(N1)에 접속되고, 스위치(SW2)의 제2 단자는, 접지 전압(GND)에 접속된다. 스위치(SW3)의 제1 단자는, 제2 저항(R2)에 접속되고, 스위치(SW3)의 제어 단자는, 노드 전압(N1)에 접속되고, 스위치(SW3)의 제2 단자는, 접지 전압(GND)에 접속된다.
구체적으로 설명하면, 입력 제어 신호(CTLRX)가 고논리 레벨(즉, CTLRX=H)일 때, 반전 입력 제어 신호(CTLRXB)는, 저논리 레벨(즉, CTLRXB=L)이기 때문에, 고속 모드 회로(140) 내의 노드 전압(N1)은, 고논리 레벨이며, 그에 따라, 스위치(SW1)가 절단되고, 스위치(SW2) 및 스위치(SW3)가 접지 전압(GND)에 도통한다. 따라서, 직렬 저항(RS)은, 전원 전압(VDDQ)에 대해 분압을 실시해, 기준 전압(VREF)을 생성할 수 있고, 또한 차동 앰프(DA)는, 입력 신호(VIN)와 기준 전압(VREF)을 비교하여, 고속 모드 전압(VN)을 생성한다. 상대적으로, 입력 제어 신호(CTLRX)가 고논리 레벨(즉, CTLRX=H)일 때, 반전 입력 제어 신호(CTLRXB)는, 저논리 레벨(즉, CTLRXB=L)이기 때문에, 저속 모드 회로(150) 내의 스위치(SW4)가 절단되고, 스위치(SW5)가 도통하여, 저속 모드 전압(VS)을 고논리 레벨로 고정한다. 따라서, 입력 제어 신호(CTLRX)가 고논리 레벨(즉, CTLRX=H)일 때, 고속 모드 회로(140)는, 입력 신호(VIN)를 수신하여, 고속 모드 전압(VN)을 생성하고, NAND 게이트(NAND1)는, 입력 신호(VIN)가 생성한 고속 모드 전압(VN)과 고논리 레벨로 고정된 저속 모드 전압(VS)에 대해 NAND 연산을 실시해, 출력 신호(VOUT)를 생성한다.
저속 모드 회로(150)는, 인버터(NOT3)와, 스위치(SW4)와, 스위치(SW5)를 포함한다. 인버터(NOT3)의 제1 단자는, 전원 전압(VDDQ)에 접속되고, 인버터(NOT3)의 입력 단자는, 입력 신호(VIN)에 접속되고, 인버터(NOT3)의 출력 단자는, 상술한 저속 모드 전압(VS)에 접속된다. 인버터(NOT3)는, 트랜지스터(PM3)와 트랜지스터(NM3)로 구성된다. 스위치(SW4)의 제1 단자는, 상술한 인버터(NOT3)의 제2 단자에 접속되고, 스위치(SW4)의 제어 단자는, 반전 입력 제어 신호(CTLRXB)를 수신하고, 스위치(SW4)의 제2 단자는, 접지 전압(GND)에 접속된다. 스위치(SW5)의 제1 단자는, 전원 전압(VDDQ)에 접속되고, 스위치(SW5)의 제어 단자는, 반전 입력 제어 신호(CTLRXB)를 수신하고, 스위치(SW5)의 제2 단자는, 저속 모드 전압(VS)에 접속된다.
구체적으로 설명하면, 입력 제어 신호(CTLRX)가 저논리 레벨(즉, CTLRX=L)일 때, 반전 입력 제어 신호(CTLRXB)가 고논리 레벨(즉, CTLRXB=H)이고, 고속 모드 회로(140) 내의 노드 전압(N1)이 저논리 레벨이기 때문에, 스위치(SW1)가 도통하여, 고속 모드 전압(VN)을 고논리 레벨로 고정하지만, 스위치(SW2) 및 스위치(SW3)가 절단되기 때문에, 직렬 저항(RS)은, 전원 전압(VDDQ)을 분압해서 기준 전압(VREF)을 생성할 수 없다. 상대적으로, 입력 제어 신호(CTLRX)가 저논리 레벨(즉, CTLRX=L)일 때, 반전 입력 제어 신호(CTLRXB)는, 고논리 레벨(즉, CTLRXB=H)이기 때문에, 저속 모드 회로(150) 내의 스위치(SW4)가 도통하여, 스위치(SW5)가 절단되고, 인버터(NOT3)가 입력 신호(VIN)에 대해 반전을 실시해, 저속 모드 전압(VS)을 출력한다. 따라서, 입력 제어 신호(CTLRX)가 저논리 레벨(즉, CTLRX=L)일 때, 저속 모드 회로(150)는, 입력 신호(VIN)를 수신하여, 저속 모드 전압(VS)을 생성하고, NAND 게이트(NAND1)는, 고논리 레벨로 고정된 고속 모드 전압(VN)과 입력 신호(VIN)가 생성한 저속 모드 전압(VS)에 대해 NAND 연산을 실시해, 출력 신호(VOUT)를 생성한다.
설명해야 할 것으로, 저속 모드(즉, CTLRX=L)에서 저속 모드 회로(150)가 인에이블이 되면, 고속 모드(즉, CTLRX=H)에서 고속 모드 회로(140)가 인에이블이 될 때와 비교해서, 저속 모드에서의 저속 모드 회로(150)의 입력 신호(VIN)는, 고속 모드에서의 고속 모드 회로(140) 보다, 하나의 인버터의 지연(delay)(즉, 인버터(NOT3))을 통과한다. 설명해야 할 것으로, 본 실시 형태는 단지 예이기 때문에, 본 발명은, 지연을 초래하는 인버터의 개수를 제한하지 않는다. 따라서, 저속 모드(즉, CTLRX=L)에서, 입력 리시버(160)의 입출력 반응은 상대적으로 늦지만, 고속 모드 회로(140) 보다 소비 전류가 적기 때문에, 전지의 수명을 늘릴 수 있다.
도 5를 참조하면, 메모리 장치(10)는, 오프칩 드라이버(Off-Chip Driver, OCD)(500)를 더 포함하고, 오프칩 드라이버(500)는, 적어도, 입출력 회로(130) 내에 배치되어, 데이터 스트로브 신호(DQS)(도시하지 않음)와, 데이터 버스(DQ)를 구동한다. 오프칩 드라이버(500)는, 제1 오프칩 드라이버(510), 제2 오프칩 드라이버(520)를 포함하고, 오프칩 드라이버(500)는, 전송 제어 신호(CTLTX)에 기초하여, 입력 데이터(DATA＿IN)에 대해 버퍼를 실시하여, 출력 데이터(DATA＿OUT)를 생성한다. 제1 오프칩 드라이버(510)는, 전송 제어 신호(CTLTX)를 수신하고, 제1 오프칩 드라이버(510)는, 전송 제어 신호(CTLTX)에 기초하여, 인에이블 또는 디스에이블이 된다. 제2 오프칩 드라이버(520)는, 상시(常時) 동작이 되도록 구성되고, 오프칩 드라이버(500)는, 전송 제어 신호(CTLTX)에 기초하여, 입력 데이터(DATA＿IN)로부터 출력 데이터(DATA＿OUT)에 버퍼한 전류 구동력을 동적으로 조정하고, 전류 구동력을 조정한 후의 출력 데이터(DATA＿OUT)를 데이터 버스(DQ)에 제공한다.
상세히 설명하면, 제1 오프칩 드라이버(510)는, 오프칩 드라이버 제어 회로(530)와, 출력단(540)을 포함한다. 오프칩 드라이버 제어 회로(530)는, 전송 제어 신호(CTLTX) 및 입력 데이터(DATA＿IN)를 수신하고, 오프칩 드라이버 제어 회로(530)는, 전송 제어 신호(CTLTX)에 기초하여, 인에이블 또는 디스에이블이 되어, 출력단(540)에 제공된 전압을 조정하기 위해 사용된다. 출력단(540)은, 트랜지스터(PM4) 및 트랜지스터(NM4)를 포함하고, 오프칩 드라이버 제어 회로(530)가 제공한 전압에 기초하여, 출력 데이터(DATA＿OUT)를 생성한다. 한편, 제2 오프칩 드라이버(520)는, 오프칩 드라이버 제어 회로(550)와, 출력단(560)을 포함한다. 오프칩 드라이버 제어 회로(550)는, 입력 데이터(DATA＿IN)를 수신하고, 출력단(540)에 제공된 전압을 조정한다. 출력단(560)은, 트랜지스터(PM5)와 트랜지스터(NM5)를 포함하고, 오프칩 드라이버 제어 회로(550)가 제공한 전압에 기초하여, 출력 데이터(DATA＿OUT)를 생성한다.
구체적으로 설명하면, 의사 SRAM(110)이 레지스터 설정 코드(CR)에 기초하여, 입출력 회로(130)가 고속 모드로 설정되었다고 판단했을 때, 전송 제어 신호(CTLTX)에 기초하여, 제1 오프칩 드라이버(510)를 인에이블로 한다. 의사 SRAM(110)이 레지스터 설정 코드(CR)에 기초하여, 입출력 회로(130)가 저속 모드로 설정되었다고 판단했을 때, 전송 제어 신호(CTLTX)에 기초하여, 제1 오프칩 드라이버(510)를 디스에이블로 한다. 제2 오프칩 드라이버(520)은, 상시(常時) 동작하도록 제어되고 있기 때문에, 고속 모드의 제1 오프칩 드라이버(510)와 제2 오프칩 드라이버(520)는, 모두 인에이블이 되고, 저속 모드에서는, 제2 오프칩 드라이버(520) 만이 인에이블이 된다. 바꿔 말하면, 오프칩 드라이버(500)는, 레지스터 설정 코드(CR)에 의해 데이터 입출력의 전류 구동력을 조정함으로써, 고속 동작 모드 혹은 저속 동작 모드에 따라 최적한 DQ 버스 구동 능력을 제공할 수 있다.
도 2, 도 6을 참조하면, 독출/기입 데이터 스트로브 신호(RWDS)는, 마이크로 프로세서(170)에 의사 SRAM(110)의 조작 모드의 천이 상태를 알리기 위해 사용된다. 전원 전압(VDDQ)의 갱신에는 과도(過渡) 시간이 필요하기 때문에, 이 과도 시간을 대기하고 있을 때, 의사 SRAM(110)은, 독출/기입 데이터 스트로브 신호(RWDS)를 운용하여, 마이크로 프로세서(170)에 의사 SRAM(110)의 조작 모드에 관해 고지(告知)할 수 있다. 구체적으로 설명하면, 스텝(S610)에서, 의사 SRAM(110)은, 액세스를 개시한다. 계속해서, 스텝(S620)에서, 전원 전압(VDDQ)이 조정되는지 여부를 판단한다. 전원 전압(VDDQ)이 조정되지 않을 때는, 스텝(S625)으로 진행된다. 전원 전압(VDDQ)이 조정될 때는, 스텝(S630)으로 진행된다. 스텝(S630)에서, 독출/기입 데이터 스트로브 신호(RWDS)의 논리 레벨을 제어한다. 독출/기입 데이터 스트로브 신호(RWDS)가 저논리 레벨(즉, RWDS=L)일 때는, 스텝(S640)으로 진행된다. 독출/기입 데이터 스트로브 신호(RWDS)가 고논리 레벨(즉, RWDS=H)일 때는, 한 번 더 스텝(S630)으로 돌아가고, 스텝(S650)이 되어 VDDQ가 조정 중인 것을 마이크로 프로세서(170)에 고지한다. 스텝(S640)에서, 트랜잭션(transaction)를 수신하여 어레이 액세스를 실시할 준비를 하도록 마이크로 프로세서(170)에 고지한다. 스텝(S650)에서, 마이크로 프로세서(170)에 현재 조작 모드를 조정 중인 것을 고지한다.
도 7을 참조하면, 스텝(S710)에서, 컨트롤러(120)는, 상술한 메모리 장치(10)의 조작 모드에 기초하여, 전원 전압(VDDQ)과 클록 주파수를 조정한다. 계속해서, 스텝(S720)에서, 컨트롤러(120)는, 조정한 전원 전압(VDDQ)과 조정한 클록 주파수에 기초하여, 레지스터 설정 코드(CR)를 생성한다. 스텝(S730)에서, 의사 SRAM(110)은, 레지스터 설정 코드(CR)에 기초하여, 고속 모드 회로(140) 및 저속 모드 회로(150) 중 일방을 인에이블로 하고, 고속 모드 회로(140) 및 저속 모드 회로(150) 중 타방을 디스에이블로 한다.
이상과 같이, 본 발명의 실시 형태에서, 상술한 메모리 장치 및 그 입출력 버퍼 제어 방법은, 조작 모드에 기초하여, 전원 전압과 클록 주파수를 조정하고, 조정한 전원 전압과 조정한 클록 주파수에 의해, 레지스터 설정 코드를 생성하는 동시에, 레지스터 설정 코드에 기초하여, 입출력 회로에서의 고속 모드 회로 또는 저속 모드 회로를 인에이블로 하여, 입출력 회로의 액세스 시간을 동적으로 조정한다. 그리고, 레지스터 설정 코드에 의해 오프칩 드라이버 데이터의 전류 구동력을 조정한다. 게다가, VDDQ의 천이 상태에 대해 마이크로 프로세서(170)로 고지한다. 본 발명은, 입출력 회로의 제어 방법을 조작 모드에 따라서 최적으로 제어함으로써, 고속화의 실현과 전지의 수명을 늘리는 것이 가능하게 된다.
이상과 같이, 이 발명을 실시 형태에 의해 개시했지만, 물론, 이 발명을 한정하기 위한 것이 아니며, 당업자라면 용이하게 이해할 수 있도록, 이 발명의 기술 사상의 범위 내에서, 적당한 변경 및 수정이 당연히 이루어질 수 있는 것이기 때문에, 그 특허권 보호의 범위는, 특허청구의 범위 및 그와 균등한 영역을 기준으로서 정해야 한다.
10: 메모리 장치
110: 의사 SRAM
120: 컨트롤러
130: 입출력 회로
140: 고속 모드 회로
150: 저속 모드 회로
160: 입력 리시버
170: 마이크로 프로세서
180: 전원 관리 회로
190: 전원 회로
210: 커맨드 디코더
220: 메모리 어레이
500, 510, 520: 오프칩 드라이버
530, 550: 오프칩 드라이버 제어 회로
540, 560: 출력단
NOT1, NOT2, NOT3: 인버터
DA: 차동 앰프
RS: 직렬 저항
NAND1: NAND 게이트
AS: 주소 공간 비트
CK, CK#: 차동 클록 신호
CR[15]: 조작 모드
CR[7:4]: 지연 계수
CS#: 칩 선택 신호
CTLPWR: 전원 관리 제어 신호
CTLVDDQ: 전원 제어 신호
CTLRX: 입력 제어 신호
CTLRXB: 반전 입력 제어 신호
CTLTX　전송 제어 신호
DQ: 데이터 버스
DATA＿IN: 입력 데이터
DATA＿OUT: 출력 데이터
RWDS: 독출/기입 데이터 스트로브 신호
GND: 접지 전압
N1, N2, N3, N4: 노드 전압
VDDQ: 전원 전압
VIN: 입력 신호
VN: 고속 모드 전압
VOUT: 출력 신호
VREF: 기준 전압
VS: 저속 모드 전압
PM1~PM5, NM1~NM5: 트랜지스터
SW1, SW2, SW3, SW4, SW5: 스위치
S310, 311, S312, S313, S314, S315, S320, 321, S322, S323, S324, S325, S610, S620, S630, S640, S710, S720, S730: 스텝

Claims (18)

  1. 메모리 장치에 있어서,
    고속 모드 회로와 저속 모드 회로를 가지는 입출력 회로를 포함하는 의사 SRAM, 및
    상기 의사 SRAM에 접속되고, 상기 메모리 장치의 조작 모드에 기초하여 전원 전압과 컨트롤러가 제공하는 클록 신호의 클록 주파수를 조정하고, 조정된 전원 전압과 조정된 클록 주파수에 기초하여 레지스터 설정 코드를 생성하는 컨트롤러
    를 포함하고,
    상기 입출력 회로가 고속 모드로 설정되어 있으면, 상기 컨트롤러는 상기 전원 전압을 내리고,
    상기 의사 SRAM은,
    상기 레지스터 설정 코드에 기초하여, 상기 고속 모드 회로 및 상기 저속 모드 회로 중 일방을 인에이블로 하고, 상기 고속 모드 회로 및 상기 저속 모드 회로 중 타방을 디스에이블로 하는
    메모리 장치.
  2. 제1항에 있어서,
    상기 의사 SRAM이, 상기 레지스터 설정 코드(CR)에 기초하여, 상기 입출력 회로가 상기 고속 모드로 설정되었다고 판단했을 때, 상기 고속 모드 회로를 인에이블로 하고, 상기 저속 모드 회로를 디스에이블로 하고,
    상기 의사 SRAM이, 상기 레지스터 설정 코드(CR)에 기초하여, 상기 입출력 회로가 저속 모드로 설정되었다고 판단했을 때, 상기 저속 모드 회로를 인에이블로 하고, 상기 고속 모드 회로를 디스에이블로 하는
    메모리 장치.
  3. 제1항에 있어서,
    상기 레지스터 설정 코드(CR)는,
    모드 설정 또는 지연 계수를 포함하는
    메모리 장치.
  4. 제1항에 있어서,
    상기 의사 SRAM은,
    커맨드 디코더를 더 포함하고,
    상기 커맨드 디코더는,
    상기 레지스터 설정 코드를 수신하여 복호화하고, 입력 제어 신호와 전송 제어 신호를 생성하기 위해 사용되는
    메모리 장치.
  5. 제4항에 있어서,
    상기 의사 SRAM은,
    상기 입력 제어 신호에 기초하여, 상기 고속 모드 회로 및 상기 저속 모드 회로 중 일방을 인에이블로 하고, 상기 고속 모드 회로 및 상기 저속 모드 회로 중 타방을 디스에이블로 하는
    메모리 장치.
  6. 제1항에 있어서,
    상기 컨트롤러는,
    상기 의사 SRAM에 접속되고, 상기 메모리 장치의 상기 조작 모드에 기초하여, 전원 관리 제어 신호를 생성하고, 상기 클록 주파수를 조정함과 함께, 상기 클록 주파수의 변화에 기초하여, 상기 레지스터 설정 코드를 생성하고, 상기 의사 SRAM과의 사이에 데이터 버스와 독출/기입 데이터 스트로브 신호를 가지는 마이크로 프로세서와,
    상기 마이크로 프로세서에 접속되고, 상기 전원 관리 제어 신호에 기초하여, 전원 제어 신호를 생성하는 전원 관리 회로와,
    상기 의사 SRAM, 상기 마이크로 프로세서, 및 상기 전원 관리 회로에 접속되고, 상기 전원 제어 신호에 기초하여, 전원 전압을 생성하여, 상기 마이크로 프로세서와 상기 의사 SRAM에 제공하는 전원 회로
    를 더 포함하는 메모리 장치.
  7. 제4항에 있어서,
    상기 입출력 회로는,
    입력 리시버를 더 포함하고,
    상기 입력 리시버는,
    상기 입력 제어 신호를 수신하여 반전하고, 반전 입력 제어 신호를 생성하도록 배치된 제1 인버터와,
    상기 제1 인버터에 접속되고, 상기 반전 입력 제어 신호와 입력 신호를 수신하여, 고속 모드 전압을 생성하도록 배치된 고속 모드 회로와,
    상기 제1 인버터에 접속되고, 상기 반전 입력 제어 신호와 상기 입력 신호를 수신하여, 저속 모드 전압을 생성하도록 배치된 저속 모드 회로와,
    상기 고속 모드 회로와 상기 저속 모드 회로에 접속되고, 상기 고속 모드 전압 및 상기 저속 모드 전압에 대해 NAND 논리 연산을 실시해, 출력 신호를 생성하도록 배치된 NAND 게이트
    를 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 고속 모드 회로는,
    상기 제1 인버터에 접속되고, 상기 반전 입력 제어 신호를 수신하여, 제1 노드 전압을 생성하도록 배치된 제2 인버터와,
    제1 단자가 전원 전압에 접속되고, 제어 단자가 상기 제1 노드 전압에 접속되고, 제2 단자가 상기 고속 모드 전압에 접속된 제1 스위치와,
    커런트 미러 부하를 가지고, 상기 입력 신호를 수신하여, 상기 고속 모드 전압을 생성하도록 배치된 차동 앰프와,
    제1 단자가 상기 전원 전압에 접속되어, 제1 저항과 제2 저항을 포함하고, 분압 조작에 의해 기준 전압을 생성하고, 제1 저항이 상기 전원 전압과 상기 기준 전압의 사이에 접속된 직렬 저항과,
    제1 단자가 상기 차동 앰프에 접속되고, 제어 단자가 상기 제1 노드 전압에 접속되고, 제2 단자가 접지 전압에 접속된 제2 스위치와,
    제1 단자가 상기 제2 저항에 접속되고, 제어 단자가 상기 제1 노드 전압에 접속되고, 제2 단자가 상기 접지 전압에 접속된 제3 스위치
    를 포함하는 메모리 장치.
  9. 제7항에 있어서,
    상기 저속 모드 회로는,
    제1 단자가 상기 전원 전압에 접속되고, 입력 단자가 입력 신호에 접속되고, 출력 단자가 상기 저속 모드 전압에 접속된 제3 인버터와,
    제1 단자가 상기 제3 인버터의 제2 단자에 접속되고, 제어 단자가 상기 반전 입력 제어 신호를 수신하고, 제2 단자가 접지 전압에 접속된 제4 스위치와,
    제1 단자가 상기 전원 전압에 접속되고, 제어 단자가 상기 반전 입력 제어 신호를 수신하고, 제2 단자가 상기 저속 모드 전압에 접속된 제5 스위치
    를 포함하는 메모리 장치.
  10. 제4항에 있어서,
    상기 메모리 장치는,
    오프칩 드라이버를 더 포함하고,
    상기 오프칩 드라이버는,
    상기 전송 제어 신호에 기초하여, 인에이블 또는 디스에이블이 되는 제1 오프칩 드라이버와,
    상시 온(On)이 되도록 배치된 제2 오프칩 드라이버
    를 포함하고,
    상기 오프칩 드라이버는,
    상기 전송 제어 신호에 기초하여, 상기 오프칩 드라이버의 전류 구동력을 동적으로 조정하는
    메모리 장치.
  11. 제10항에 있어서,
    상기 의사 SRAM이, 조작 모드가 상기 고속 모드라고 판단했을 때, 상기 전송 제어 신호에 기초하여, 상기 제1 오프칩 드라이버를 인에이블로 하고,
    상기 의사 SRAM이, 조작 모드가 상기 저속 모드라고 판단했을 때, 상기 전송 제어 신호에 기초하여, 상기 제1 오프칩 드라이버를 디스에이블로 하는
    메모리 장치.
  12. 제6항에 있어서,
    상기 독출/기입 데이터 스트로브 신호가,
    상기 마이크로 프로세서에 상기 의사 SRAM의 상기 조작 모드의 천이 상태를 고지하기 위해 사용되는
    메모리 장치.
  13. 메모리 장치에 적용되는 입출력 버퍼 제어 방법에 있어서,
    상기 메모리 장치는,
    의사 SRAM과 컨트롤러를 포함하고,
    상기 의사 SRAM은,
    고속 모드 회로와 저속 모드 회로를 가지는 입출력 회로를 포함하고,
    상기 입출력 버퍼 제어 방법은,
    상기 메모리 장치의 조작 모드에 기초하여, 전원 전압과 상기 컨트롤러가 제공하는 클록 신호의 클록 주파수를 조정하고, 상기 입출력 회로가 고속 모드로 설정되어 있으면, 상기 전원 전압을 내리는 것과,
    조정된 전원 전압과 조정된 클록 주파수에 기초하여 레지스터 설정 코드를 생성하는 것과,
    상기 레지스터 설정 코드에 기초하여, 상기 고속 모드 회로 및 상기 저속 모드 회로 중 일방을 인에이블로 하고, 상기 고속 모드 회로 및 상기 저속 모드 회로 중 타방을 디스에이블로 하는 것
    을 포함하는 입출력 버퍼 제어 방법.
  14. 제13항에 있어서,
    상기 의사 SRAM이, 상기 입출력 회로가 상기 고속 모드로 설정되었다고 판단했을 때, 상기 고속 모드 회로를 인에이블로 하고, 상기 저속 모드 회로를 디스에이블로 하고,
    상기 의사 SRAM이, 상기 입출력 회로가 저속 모드로 설정되었다고 판단했을 때, 상기 저속 모드 회로를 인에이블로 하고, 상기 고속 모드 회로를 디스에이블로 하는
    입출력 버퍼 제어 방법.
  15. 제13항에 있어서,
    상기 레지스터 설정 코드(CR)는,
    모드 설정 또는 지연 계수를 포함하는
    입출력 버퍼 제어 방법.
  16. 제13항에 있어서,
    상기 의사 SRAM은,
    커맨드 디코더를 더 포함하고,
    상기 커맨드 디코더는,
    상기 레지스터 설정 코드를 수신하여 복호화하고, 입력 제어 신호와 전송 제어 신호를 생성하기 위해 사용되는
    입출력 버퍼 제어 방법.
  17. 제16항에 있어서,
    상기 의사 SRAM은,
    상기 입력 제어 신호에 기초하여, 상기 고속 모드 회로 및 상기 저속 모드 회로 중 일방을 인에이블로 하고, 상기 고속 모드 회로 및 상기 저속 모드 회로 중 타방을 디스에이블로 하는
    입출력 버퍼 제어 방법.
  18. 제16항에 있어서,
    상기 메모리 장치는,
    오프칩 드라이버를 더 포함하고,
    상기 오프칩 드라이버는,
    제1 오프칩 드라이버와 제2 오프칩 드라이버를 포함하고,
    상기 입출력 버퍼 제어 방법은,
    상기 전송 제어 신호에 기초하여, 상기 오프칩 드라이버의 전류 구동력을 동적으로 조정하는 것과,
    상기 레지스터 설정 코드에 기초하여, 상기 입출력 회로가 상기 고속 모드로 설정되었다고 판단했을 때, 상기 전송 제어 신호에 기초하여, 상기 제1 오프칩 드라이버를 인에이블로 하는 것과,
    상기 레지스터 설정 코드에 기초하여, 상기 입출력 회로가 저속 모드로 설정되었다고 판단했을 때, 상기 전송 제어 신호에 기초하여, 상기 제1 오프칩 드라이버를 디스에이블로 하는 것
    을 포함하는 입출력 버퍼 제어 방법.
KR1020230053534A 2020-08-14 2023-04-24 메모리 장치 및 그 입출력 버퍼 제어 방법 KR20230062500A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020230053534A KR20230062500A (ko) 2020-08-14 2023-04-24 메모리 장치 및 그 입출력 버퍼 제어 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200102592A KR20220021702A (ko) 2020-08-14 2020-08-14 메모리 장치 및 그 입출력 버퍼 제어 방법
KR1020230053534A KR20230062500A (ko) 2020-08-14 2023-04-24 메모리 장치 및 그 입출력 버퍼 제어 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020200102592A Division KR20220021702A (ko) 2020-08-14 2020-08-14 메모리 장치 및 그 입출력 버퍼 제어 방법

Publications (1)

Publication Number Publication Date
KR20230062500A true KR20230062500A (ko) 2023-05-09

Family

ID=80494353

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020200102592A KR20220021702A (ko) 2020-08-14 2020-08-14 메모리 장치 및 그 입출력 버퍼 제어 방법
KR1020230053534A KR20230062500A (ko) 2020-08-14 2023-04-24 메모리 장치 및 그 입출력 버퍼 제어 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020200102592A KR20220021702A (ko) 2020-08-14 2020-08-14 메모리 장치 및 그 입출력 버퍼 제어 방법

Country Status (1)

Country Link
KR (2) KR20220021702A (ko)

Also Published As

Publication number Publication date
KR20220021702A (ko) 2022-02-22

Similar Documents

Publication Publication Date Title
US6021082A (en) Semiconductor memory device including an internal power supply circuit having standby and activation mode
JP4437710B2 (ja) 半導体メモリ
KR20190041645A (ko) 메모리 모듈, 메모리 모듈의 동작 방법 및 메모리 모듈의 테스트 시스템
JP5130792B2 (ja) 半導体集積回路およびシステム
US9330750B2 (en) Integrated circuit using method for setting level of reference voltage
JP3319960B2 (ja) 半導体装置
KR20170061418A (ko) 스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치
JP2013085126A (ja) 半導体装置
JP2000149547A (ja) 半導体記憶装置
US8184498B2 (en) Semiconductor memory device
TW201931367A (zh) 記憶體裝置、系統晶片裝置及操作記憶體裝置的方法
US11449086B2 (en) Power voltage selection circuit
KR100574489B1 (ko) 반도체 메모리 장치의 내부전압 발생회로
KR20230062500A (ko) 메모리 장치 및 그 입출력 버퍼 제어 방법
JP6974549B1 (ja) メモリ装置およびその入出力バッファ制御方法
TWI726775B (zh) 一種記憶體裝置及其輸入輸出緩衝控制方法
JP2008226384A (ja) 半導体記憶装置及びその試験方法
JP2008176907A (ja) 半導体記憶装置
JP5920035B2 (ja) 半導体メモリおよびシステム
US20240105252A1 (en) Semiconductor integrated circuit, semiconductor device, and memory system
JP2004199763A (ja) 半導体集積回路装置
KR20010007515A (ko) 리던던트 프로그래머블 회로 및 이것을 포함하는 반도체메모리 장치
JP3495458B2 (ja) 半導体記憶装置
CN115482844A (zh) 过程跟踪脉冲产生器
JP2956382B2 (ja) 半導体記憶回路

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal