JP2956382B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特にＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆ
ｉｅｄ ＩＣ）分野で利用されるＲＯＭ（格納されたデ
ータの読み出しのみが可能なメモリ：Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）マクロライブラリに関する。
特にＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆ
ｉｅｄ ＩＣ）分野で利用されるＲＯＭ（格納されたデ
ータの読み出しのみが可能なメモリ：Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）マクロライブラリに関する。
【０００２】
【従来の技術】以下、従来例について図面を参照しなが
ら説明する。図３は、ＲＯＭの一般的な構成を示したブ
ロック図である。図３において、入力アドレスがアドレ
スバッファ３０５を介してＸデコーダ３０６，Ｙデコー
ダ３０７に分配される。Ｘデコーダ３０６においては、
入力されたアドレスをデコードし、メモリセルアレイ３
０１の物理的ワード線を選択する。一方、Ｙデコーダ３
０７，Ｙセレクタ３０２においては、分配されたアドレ
スに従い、メモリセルアレイのディジット線を選択す
る。
ら説明する。図３は、ＲＯＭの一般的な構成を示したブ
ロック図である。図３において、入力アドレスがアドレ
スバッファ３０５を介してＸデコーダ３０６，Ｙデコー
ダ３０７に分配される。Ｘデコーダ３０６においては、
入力されたアドレスをデコードし、メモリセルアレイ３
０１の物理的ワード線を選択する。一方、Ｙデコーダ３
０７，Ｙセレクタ３０２においては、分配されたアドレ
スに従い、メモリセルアレイのディジット線を選択す
る。
【０００３】さらに、センスアンプ・出力回路３０３に
おいて、選択されたディジット線の微小信号を増幅する
とともに、出力バッファを介して外部にデータが出力さ
れる。制御回路３０４は、センスアンプの能動／非能動
（以後、アクティブ／スタンバイ）、出力バッファのＯ
Ｎ／ＯＦＦを制御する。
おいて、選択されたディジット線の微小信号を増幅する
とともに、出力バッファを介して外部にデータが出力さ
れる。制御回路３０４は、センスアンプの能動／非能動
（以後、アクティブ／スタンバイ）、出力バッファのＯ
Ｎ／ＯＦＦを制御する。
【０００４】図４は、図３におけるセンスアンプ／出力
回路３０３のセンスアンプ部分の一例としてカレントミ
ラー型センスアンプを示した回路図である。
回路３０３のセンスアンプ部分の一例としてカレントミ
ラー型センスアンプを示した回路図である。
【０００５】図４において、ＰチャネルＭＯＳ型電界効
果トランジスタ（ＦＥＴ）４０７，４０８，４１０と、
ＮチャネルＭＯＳＦＥＴ４０６，４０９，４１１と、Ｎ
ＯＲゲート４１と、ディジット線４０１と、ＳＴＢＹ信
号４０２の端子と、ＳＴＢＹ信号４０３の端子と、ＶＲ
ＥＦ信号４０４の端子と、データ出力４０５の端子と、
接地（ＧＮＤ）の端子と、定電圧ＶＤＤの端子とを備え
ている。
果トランジスタ（ＦＥＴ）４０７，４０８，４１０と、
ＮチャネルＭＯＳＦＥＴ４０６，４０９，４１１と、Ｎ
ＯＲゲート４１と、ディジット線４０１と、ＳＴＢＹ信
号４０２の端子と、ＳＴＢＹ信号４０３の端子と、ＶＲ
ＥＦ信号４０４の端子と、データ出力４０５の端子と、
接地（ＧＮＤ）の端子と、定電圧ＶＤＤの端子とを備え
ている。
【０００６】図４において、ＳＴＢＹ信号４０２，ＳＴ
ＢＹ信号４０３は相補の信号であり、センスアンプのア
クティブ／スタンバイを制御する。電源電圧ＶＤＤレベ
ルを論理値１また、ＧＮＤレベルを論理値０と言うこと
とし、ＳＴＢＹ信号４０２が論理値１のときはスタンバ
イ状態となり、すべての直流電流経路が遮断され、不要
な電力消費を抑えることが可能となっている。
ＢＹ信号４０３は相補の信号であり、センスアンプのア
クティブ／スタンバイを制御する。電源電圧ＶＤＤレベ
ルを論理値１また、ＧＮＤレベルを論理値０と言うこと
とし、ＳＴＢＹ信号４０２が論理値１のときはスタンバ
イ状態となり、すべての直流電流経路が遮断され、不要
な電力消費を抑えることが可能となっている。
【０００７】なお、このときのデータ出力４０５には論
理値０が出力される。ＳＴＢＹ信号４０２が論理値０の
時はセンスアンプがアクティブ状態となり、メモリセル
アレイ３０１内の選択されたビットセルのＯＮ／ＯＦＦ
状態（通常そこのトランジスタが有効・無効、またはそ
こにトランジスタが有る・無いが対応）に従って動作す
る。選択ビットセルがＯＦＦの時は、ディジット線上に
電流は流れず、Ｐチャネル型ＭＯＳＦＥＴ４０７はＯＦ
Ｆ状態となる。ゲート入力がＭＯＳＦＥＴ４０７と共通
であるＰチャネル型ＭＯＳＦＥＴ４０８もＯＦＦとな
る。
理値０が出力される。ＳＴＢＹ信号４０２が論理値０の
時はセンスアンプがアクティブ状態となり、メモリセル
アレイ３０１内の選択されたビットセルのＯＮ／ＯＦＦ
状態（通常そこのトランジスタが有効・無効、またはそ
こにトランジスタが有る・無いが対応）に従って動作す
る。選択ビットセルがＯＦＦの時は、ディジット線上に
電流は流れず、Ｐチャネル型ＭＯＳＦＥＴ４０７はＯＦ
Ｆ状態となる。ゲート入力がＭＯＳＦＥＴ４０７と共通
であるＰチャネル型ＭＯＳＦＥＴ４０８もＯＦＦとな
る。
【０００８】一方で、ゲートに基準電圧ＶＲＥＦ４０４
が入力されるＮチャネル型ＭＯＳＦＥＴ４０９は定常的
にＯＮしており、データ出力４０５には論理値０が出力
される。選択ビットセルがＯＮの時は、Ｐチャネル型Ｍ
ＯＳＦＥＴ４０７，４０６，Ｙセレクタ，ビットセルト
ランジスタの経路で定常電流が流れる。これを受けて、
Ｐチャネル型ＭＯＳＦＥＴ４０７とゲート入力が共通で
あるＰチャネル型ＭＯＳＦＥＴ４０８とからＮチャネル
型ＭＯＳＦＥＴ４０４の経路でも定常電流が流れ、デー
タ出力４０５にはＭＯＳＦＥＴ４０８とＭＯＳＦＥＴ４
０９とによって分圧された完全なＶＤＤレベルでない
が、論理値１と見なし得る信号が出力される。
が入力されるＮチャネル型ＭＯＳＦＥＴ４０９は定常的
にＯＮしており、データ出力４０５には論理値０が出力
される。選択ビットセルがＯＮの時は、Ｐチャネル型Ｍ
ＯＳＦＥＴ４０７，４０６，Ｙセレクタ，ビットセルト
ランジスタの経路で定常電流が流れる。これを受けて、
Ｐチャネル型ＭＯＳＦＥＴ４０７とゲート入力が共通で
あるＰチャネル型ＭＯＳＦＥＴ４０８とからＮチャネル
型ＭＯＳＦＥＴ４０４の経路でも定常電流が流れ、デー
タ出力４０５にはＭＯＳＦＥＴ４０８とＭＯＳＦＥＴ４
０９とによって分圧された完全なＶＤＤレベルでない
が、論理値１と見なし得る信号が出力される。
【０００９】
【発明が解決しようとする課題】このように、メモリセ
ルのデータを読み出すためにセンスアンプを使用した場
合、データを高速に読み出せる反面、センスアンプ内で
定常電流が流れ消費電力が増大する。特にＡＳＩＣ製品
等に内蔵されるＲＯＭの場合、種々の用途が有り、それ
ぞれの用途ごとに要求される仕様・性能は異なる。仕様
については、最も代表的なものとしてＲＯＭ記憶容量の
サイズがあり、出力ビット幅、ワード数の構成がある。
ルのデータを読み出すためにセンスアンプを使用した場
合、データを高速に読み出せる反面、センスアンプ内で
定常電流が流れ消費電力が増大する。特にＡＳＩＣ製品
等に内蔵されるＲＯＭの場合、種々の用途が有り、それ
ぞれの用途ごとに要求される仕様・性能は異なる。仕様
については、最も代表的なものとしてＲＯＭ記憶容量の
サイズがあり、出力ビット幅、ワード数の構成がある。
【００１０】また、性能について言えば、通常注目され
る性能は読み出しスピードと消費電力であり、どちらか
と言えば読み出しスピードのほうが要求性能としては優
先度が高い場合が多い。従って、より多くの用途に対応
できるようにするためには、先に述べたようなセンスア
ンプを用いて出来る限り読み出しスピードの高速化を計
ったＲＯＭマクロライブラリを用意する必要がある。
る性能は読み出しスピードと消費電力であり、どちらか
と言えば読み出しスピードのほうが要求性能としては優
先度が高い場合が多い。従って、より多くの用途に対応
できるようにするためには、先に述べたようなセンスア
ンプを用いて出来る限り読み出しスピードの高速化を計
ったＲＯＭマクロライブラリを用意する必要がある。
【００１１】しかしこの場合、高速な読み出しスピード
が要求されない用途においても、同様にセンスアンプ内
の定常電流により、過剰な電力の消費が行われるという
問題点がある。定消費電力に適したＲＯＭマクロライブ
ラリを別に用意することも可能であるが、先に述べたよ
うに多種多様の仕様に対応するマクロライブラリの開発
には、時間と費用がかかる上に、動的に、ある時は高速
に、またある時は遅くとも良いから低消費電力で動作さ
せたいといった要求に答えることも出来ないという問題
点がある。
が要求されない用途においても、同様にセンスアンプ内
の定常電流により、過剰な電力の消費が行われるという
問題点がある。定消費電力に適したＲＯＭマクロライブ
ラリを別に用意することも可能であるが、先に述べたよ
うに多種多様の仕様に対応するマクロライブラリの開発
には、時間と費用がかかる上に、動的に、ある時は高速
に、またある時は遅くとも良いから低消費電力で動作さ
せたいといった要求に答えることも出来ないという問題
点がある。
【００１２】本発明の目的は、前記問題点を解決し、多
種多様の要望に対応できるようにした半導体記憶回路を
提供することにある。
種多様の要望に対応できるようにした半導体記憶回路を
提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体記憶回路
の構成は、Ｙセレクタによって選択されたディジット線
に接続されるプルアップ素子と、前記ディジット線の信
号を入力し制御信号により能動／非能動が制御されるセ
ンスアンプと、前記センスアンプの出力と前記ディジッ
ト線の信号とを入力し前記制御信号によりそのいずれか
一方を選択し出力するセレクタと、前記セレクタにおい
て前記センスアンプの出力を選択するときは前記センス
アンプを能動にするとともに前記プルアップ素子を非導
通にし、前記ディジット線を選択するときは前記センス
アンプを非能動にするとともに前記プルアップ素子を導
通させる制御手段とを備えたことを特徴とする。
の構成は、Ｙセレクタによって選択されたディジット線
に接続されるプルアップ素子と、前記ディジット線の信
号を入力し制御信号により能動／非能動が制御されるセ
ンスアンプと、前記センスアンプの出力と前記ディジッ
ト線の信号とを入力し前記制御信号によりそのいずれか
一方を選択し出力するセレクタと、前記セレクタにおい
て前記センスアンプの出力を選択するときは前記センス
アンプを能動にするとともに前記プルアップ素子を非導
通にし、前記ディジット線を選択するときは前記センス
アンプを非能動にするとともに前記プルアップ素子を導
通させる制御手段とを備えたことを特徴とする。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体記憶回路のＲ
ＯＭの読み出し回路を示す回路図である。
る。図１は本発明の第１の実施例の半導体記憶回路のＲ
ＯＭの読み出し回路を示す回路図である。
【００１５】図１において、本実施例は、センスアンプ
１０２が図４に示したものと同じであってよく、ＥＮ入
力は図４のＳＴＢＹ信号４０３に相当する。
１０２が図４に示したものと同じであってよく、ＥＮ入
力は図４のＳＴＢＹ信号４０３に相当する。
【００１６】図１において、本実施例は、ＩＮ，ＥＮ入
力、ＯＵＴを有するセンスアンプ１０２と、セレクタ１
０３と、ＰチャネルＭＯＳＦＥＴ１０４と、ディジット
線１０１と、制御信号ＭＯＤ１０５の入力端子と、デー
タ出力１０６の端子と、インバータ４と、定電圧ＶＤＤ
の入力端子とを備えている。ここで、セレクタ１０３
は、インバータ３と、ＭＯＳＦＥＴ１，２とを有する。
力、ＯＵＴを有するセンスアンプ１０２と、セレクタ１
０３と、ＰチャネルＭＯＳＦＥＴ１０４と、ディジット
線１０１と、制御信号ＭＯＤ１０５の入力端子と、デー
タ出力１０６の端子と、インバータ４と、定電圧ＶＤＤ
の入力端子とを備えている。ここで、セレクタ１０３
は、インバータ３と、ＭＯＳＦＥＴ１，２とを有する。
【００１７】まず、制御信号ＭＯＤ１０５が論理値１の
時の動作について説明する。このとき、プルアップ素子
であるＰチャネル型ＭＯＳＦＥＴ１０４は、ゲート入力
として制御信号ＭＯＤ１０５の論理値１を受けてＯＦＦ
状態となっており、ディジット線１０１に対しては何ら
影響を与えない。一方、センスアンプ１０２はＥＮ入力
に論理値１を入力することになるため、アクティブ状態
にあり、ディジット線１０１上の信号を増幅し出力す
る。セレクタ１０３では、センスアンプ１０２の出力が
選択されており、センスアンプ１０２の出力がデータ出
力１０６として反転出力される。
時の動作について説明する。このとき、プルアップ素子
であるＰチャネル型ＭＯＳＦＥＴ１０４は、ゲート入力
として制御信号ＭＯＤ１０５の論理値１を受けてＯＦＦ
状態となっており、ディジット線１０１に対しては何ら
影響を与えない。一方、センスアンプ１０２はＥＮ入力
に論理値１を入力することになるため、アクティブ状態
にあり、ディジット線１０１上の信号を増幅し出力す
る。セレクタ１０３では、センスアンプ１０２の出力が
選択されており、センスアンプ１０２の出力がデータ出
力１０６として反転出力される。
【００１８】次に、制御信号ＭＯＤ１０５が論理値０の
時の動作について説明する。このとき、センスアンプ１
０２は、ＥＮ入力に制御信号ＭＯＤ１０５の論理値０を
受けて、スタンバイ状態にある。一方で、Ｐチャネル型
ＭＯＳＦＥＴ１０４は、ゲート入力として論理値０を入
力するためＯＮ状態となるが、電流駆動能力はビットセ
ルを構成するＮチャネル型ＭＯＳＦＥＴに比べて十分に
低くしてある。従って、選択ビットセルがＯＮのときの
ディジット線１０１には論理値０と判定し得るレベルが
出力される。選択ビットセルがＯＦＦのときのディジッ
ト線１０１は、Ｐチャネル型ＭＯＳＦＥＴ１０４によっ
て論理値１になる。セレクタ１０３では、ディジット線
１０１が選択されており、ディジット線１０１の論理レ
ベルが、そのままデータ出力１０６として反転出力され
る。
時の動作について説明する。このとき、センスアンプ１
０２は、ＥＮ入力に制御信号ＭＯＤ１０５の論理値０を
受けて、スタンバイ状態にある。一方で、Ｐチャネル型
ＭＯＳＦＥＴ１０４は、ゲート入力として論理値０を入
力するためＯＮ状態となるが、電流駆動能力はビットセ
ルを構成するＮチャネル型ＭＯＳＦＥＴに比べて十分に
低くしてある。従って、選択ビットセルがＯＮのときの
ディジット線１０１には論理値０と判定し得るレベルが
出力される。選択ビットセルがＯＦＦのときのディジッ
ト線１０１は、Ｐチャネル型ＭＯＳＦＥＴ１０４によっ
て論理値１になる。セレクタ１０３では、ディジット線
１０１が選択されており、ディジット線１０１の論理レ
ベルが、そのままデータ出力１０６として反転出力され
る。
【００１９】図２は本発明の第２の実施例の半導体記憶
回路のＲＯＭの読み出し回路を示す回路図である。
回路のＲＯＭの読み出し回路を示す回路図である。
【００２０】図２において、本実施例は、図１の実施例
との相違点としてセレクタ２０３の構成と制御信号ＣＳ
２０９の端子が加わっていることである。
との相違点としてセレクタ２０３の構成と制御信号ＣＳ
２０９の端子が加わっていることである。
【００２１】さらに、インバータ２１，ＯＲゲート２０
８，ＡＮＤゲート２０７が加わっている。セレクタ２０
３は、インバータ２２，２３，２４を有する。
８，ＡＮＤゲート２０７が加わっている。セレクタ２０
３は、インバータ２２，２３，２４を有する。
【００２２】センスアンプ２０２は、図４に示したもの
と同じであってよく、ＥＮ入力は図４のＳＴＢＹ制御信
号４０３に相当する。まず、制御信号ＭＯＤ２０５が論
理値１の時の動作について説明する。このとき、ＯＲゲ
ート２０８は制御信号ＣＳ２０９の状態に関わらず、論
理値１を出力する。従って、Ｐチャネル型ＭＯＳＦＥＴ
２０４は、ＯＲゲート２０８の出力を受けてＯＦＦ状態
となっており、ディジット線２０１に対して何ら影響を
与えない。
と同じであってよく、ＥＮ入力は図４のＳＴＢＹ制御信
号４０３に相当する。まず、制御信号ＭＯＤ２０５が論
理値１の時の動作について説明する。このとき、ＯＲゲ
ート２０８は制御信号ＣＳ２０９の状態に関わらず、論
理値１を出力する。従って、Ｐチャネル型ＭＯＳＦＥＴ
２０４は、ＯＲゲート２０８の出力を受けてＯＦＦ状態
となっており、ディジット線２０１に対して何ら影響を
与えない。
【００２３】一方センスアンプ２０２は、ＥＮ入力にＡ
ＮＤゲート２０７の出力を受けているが、今ＭＯＤ２０
５は論理値１固定であるから事実上制御信号ＣＳ２０９
によって制御されることになる。制御信号ＣＳ２０９が
論理値１ならば、センスアンプ２０２はアクティブ状態
にあり、ディジット線２０１上の信号を増幅し出力す
る。制御信号ＣＳ２０９が論理値０ならば、センスアン
プ２０２はスタンバイ状態にあり、無効データを出力す
る。セレクタ２０３では、センスアンプ２０２の出力が
選択されており、センスアンプ２０２の出力がデータ出
力２０６として出力される。
ＮＤゲート２０７の出力を受けているが、今ＭＯＤ２０
５は論理値１固定であるから事実上制御信号ＣＳ２０９
によって制御されることになる。制御信号ＣＳ２０９が
論理値１ならば、センスアンプ２０２はアクティブ状態
にあり、ディジット線２０１上の信号を増幅し出力す
る。制御信号ＣＳ２０９が論理値０ならば、センスアン
プ２０２はスタンバイ状態にあり、無効データを出力す
る。セレクタ２０３では、センスアンプ２０２の出力が
選択されており、センスアンプ２０２の出力がデータ出
力２０６として出力される。
【００２４】次に、制御信号ＭＯＤ２０５が論理値０の
時の動作について説明する。このとき、ＡＮＤゲート２
０７は制御信号ＣＳ２０９の状態に関わらず論理値０を
出力する。センスアンプ２０２は、ＥＮ入力にＡＮＤゲ
ート２０７の出力である論理値０を受けて、スタンバイ
状態にある。
時の動作について説明する。このとき、ＡＮＤゲート２
０７は制御信号ＣＳ２０９の状態に関わらず論理値０を
出力する。センスアンプ２０２は、ＥＮ入力にＡＮＤゲ
ート２０７の出力である論理値０を受けて、スタンバイ
状態にある。
【００２５】一方で、Ｐチャネル型ＭＯＳＦＥＴ２０４
はゲート入力おしてＯＲゲート２０８の出力を受けてい
るが、今ＭＯＤ２０５は論理値０固定であるから、事実
上制御信号ＣＳ２０９によって制御されることになる。
制御信号ＣＳ２０９が論理値１ならば、Ｐチャネル型Ｍ
ＯＳＦＥＴ２０４は論理値０を入力するためＯＮ状態と
なるが、電流駆動能力はビットセルを構成するＮチャネ
ル型ＭＯＳＦＥＴに比べ十分に低くしてある。従って、
選択ビットセルがＯＮのときのディジット線２０１に
は、論理値０と判定し得るレベルが出力される。選択ビ
ットセルがＯＦＦのときのディジット線２０１は、Ｐチ
ャネル型ＭＯＳＦＥＴ２０４によって論理値１になる。
また制御信号ＣＳ２０９が論理値０ならば、Ｐチャネル
型ＭＯＳＦＥＴ２０４は論理値１を入力するためＯＦＦ
状態となり、ディジット線上は無効データとなる。な
お、セレクタ２０３ではディジット線が選択されてお
り、ディジット線の論理レベルが、そのままデータ出力
２０６として出力される。
はゲート入力おしてＯＲゲート２０８の出力を受けてい
るが、今ＭＯＤ２０５は論理値０固定であるから、事実
上制御信号ＣＳ２０９によって制御されることになる。
制御信号ＣＳ２０９が論理値１ならば、Ｐチャネル型Ｍ
ＯＳＦＥＴ２０４は論理値０を入力するためＯＮ状態と
なるが、電流駆動能力はビットセルを構成するＮチャネ
ル型ＭＯＳＦＥＴに比べ十分に低くしてある。従って、
選択ビットセルがＯＮのときのディジット線２０１に
は、論理値０と判定し得るレベルが出力される。選択ビ
ットセルがＯＦＦのときのディジット線２０１は、Ｐチ
ャネル型ＭＯＳＦＥＴ２０４によって論理値１になる。
また制御信号ＣＳ２０９が論理値０ならば、Ｐチャネル
型ＭＯＳＦＥＴ２０４は論理値１を入力するためＯＦＦ
状態となり、ディジット線上は無効データとなる。な
お、セレクタ２０３ではディジット線が選択されてお
り、ディジット線の論理レベルが、そのままデータ出力
２０６として出力される。
【００２６】
【発明の効果】以上説明したように、本発明は、制御信
号によって、データの読み出しに際してセンスアンプを
使用するしかないかを選択できるようになっており、セ
ンスアンプを使用する場合はセンスアンプ内の定常電流
により消費電力は大きくなるが、高速読み出しが可能で
あり、センスアンプを使用しない場合は読み出し速度は
遅くなるが、定常電流はディジット線をプルアップする
電流駆動能力の低いプルアップ素子によるもののみであ
るので消費電力の低減が可能となる効果がある。
号によって、データの読み出しに際してセンスアンプを
使用するしかないかを選択できるようになっており、セ
ンスアンプを使用する場合はセンスアンプ内の定常電流
により消費電力は大きくなるが、高速読み出しが可能で
あり、センスアンプを使用しない場合は読み出し速度は
遅くなるが、定常電流はディジット線をプルアップする
電流駆動能力の低いプルアップ素子によるもののみであ
るので消費電力の低減が可能となる効果がある。
【００２７】また多種多様の分野で利用されるＡＳＩＣ
製品向けのメモリマクロライブラリとして本発明による
ＲＯＭを適用することにより、ライブラリ提供者にとっ
ては高速用ＲＯＭと低消費電力用ＲＯＭマクロライブラ
リとを二重に用意するという無駄を回避できるし、利用
者にとっては単一のＲＯＭマクロライブラリで高速にも
低消費電力にも利用者の意のままに使用できるという効
果もある。
製品向けのメモリマクロライブラリとして本発明による
ＲＯＭを適用することにより、ライブラリ提供者にとっ
ては高速用ＲＯＭと低消費電力用ＲＯＭマクロライブラ
リとを二重に用意するという無駄を回避できるし、利用
者にとっては単一のＲＯＭマクロライブラリで高速にも
低消費電力にも利用者の意のままに使用できるという効
果もある。
【図１】本発明の第１の実施例の半導体記憶回路を示す
回路図である。
回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】ＲＯＭの一般的な構成を示すブロック図であ
る。
る。
【図４】図３に示したセンスアンプ部の従来の回路を示
す回路図である。
す回路図である。
１０１，２０１ ディジット線 １０２，２０２ センスアンプ １０３，２０３ セレクタ １０４，２０４ プルアップ素子 １０５，２０５ 制御信号ＭＯＤ １０６，２０６ データ出力 ２０７，２０８ ゲート ２０９ 制御信号ＭＣＳ ３０１ メモリセルアレイ ３０２ Ｙセレクタ ３０３ センスアンプ／出力回路 ３０４ 制御回路 ３０５ アドレスバッファ ３０６ Ｘデコーダ ３０７ Ｙデコーダ ４０１ ディジット線 ４０２，４０３ スタンバイ制御信号 ４０４ 基準電圧 ４０５ データ出力 ４０６，４０９ Ｎチャネル型ＭＯＳＦＥＴ ４０７，４０８ Ｐチャネル型ＭＯＳＦＥＴ
Claims (2)
- 【請求項１】 Ｙセレクタによって選択されたディジッ
ト線に接続されるプルアップ素子と、前記ディジット線
の信号を入力し制御信号により能動／非能動が制御され
るセンスアンプと、前記センスアンプの出力と前記ディ
ジット線の信号とを入力し前記制御信号によりそのいず
れか一方を選択し出力するセレクタと、前記セレクタに
おいて前記センスアンプの出力を選択するときは前記セ
ンスアンプを能動にするとともに前記プルアップ素子を
非導通にし、前記ディジット線を選択するときは前記セ
ンスアンプを非能動にするとともに前記プルアップ素子
を導通させる制御手段とを備えたことを特徴とする半導
体記憶回路。 - 【請求項２】 セレクタが、３個のインバータからなる
請求項１に記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26445492A JP2956382B2 (ja) | 1992-10-02 | 1992-10-02 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26445492A JP2956382B2 (ja) | 1992-10-02 | 1992-10-02 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06119792A JPH06119792A (ja) | 1994-04-28 |
| JP2956382B2 true JP2956382B2 (ja) | 1999-10-04 |
Family
ID=17403433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26445492A Expired - Fee Related JP2956382B2 (ja) | 1992-10-02 | 1992-10-02 | 半導体記憶回路 |
Country Status (1)
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|---|---|
| JP (1) | JP2956382B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555568B1 (ko) * | 2004-08-03 | 2006-03-03 | 삼성전자주식회사 | 온/오프 제어가 가능한 로컬 센스 증폭 회로를 구비하는반도체 메모리 장치 |
-
1992
- 1992-10-02 JP JP26445492A patent/JP2956382B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06119792A (ja) | 1994-04-28 |
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