JPS62195780A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
マイクロコンピュータ機能を持つ半導体集積回路装置に
内蔵される記憶装置に利用して有効な技術に関するもの
である。

〔従来の技術〕

プログラムが格納されるＲＯＭ　（リード・オンリー・
メモリ）やデータが格納されるＲＡＭ　（ランダム・ア
クセス・メモリ）等を内蔵した１チップのマイクロコン
ピュータが公知である。このような１チップのマイクロ
コンピュータに関しては、例えば■日立製作所昭和５８
年９月発行ｒ日立マイクロコンピュータデータブック　
８ビツトシングルチップ１がある。

〔発明が解決しようとする問題点〕

上記ＲＡＭにおける特定のアドレスのデータを別のアド
レスに移し替える場合、上記特定のアドレスのデータを
読み出してマイクロプロセッサのアキュムレータにロー
ドし、それを次の命令によって別のアドレスを指定して
書き込みようにするものである。このように、同じＲＡ
Ｍ内のデータの転送においても複数の命令実行を伴うた
めにその転送時間が長くされてしまう。

この発明の目的は、記憶情報の転送を内部で行う機能を
持たせた半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

Ｃ問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルが結合されたデータ線の信号を増
幅する増幅回路を設けるとともに、その増幅回路を動作
状態にしておいてワード線の切り換えを行うようにする
ものである。

〔作　用〕

上記した手段によれば、特定のワード線の選択によって
読み出されたメモリセルの記憶情報が、増幅回路によっ
て増幅されているため、ワード線の切り換えによって別
のメモリセルにそのまま書き込むことができる。

〔実施例〕

第１図には、この発明が適用されたスタティック型ＲＡ
Ｍの一実施例の回路図が示されている。

特に制限されないが、同図のＲＡＭは、公知の０ＭＯ３
（相補型−命属一絶縁物一半導体）集積回路（ＩＣ）技
術によって単結晶シリコンからなるような１個の半導体
基板上に形成される。各ＭＯ３ＦＥＴは、ポリシリコン
からなるようなゲート電極を一種の不純物導入マスクと
するいわゆるセルファライン技術によって製造される。

同図において、ＰチャンネルＭＯ３ＦＥＴは、そのチャ
ンネル部分に矢印が付加される°ことによって、Ｎチャ
ンネルＭＯ３ＦＥＴと区別される。

メモリセルを構成するＭＯＳＦＥＴは、Ｎチャンネル型
とされ、Ｎ型半導体基板上に形成されたＰ型つェル領域
上に形成される。ＰチャンネルＭＯ３ＦＥＴは、Ｎ型半
導体基板上に形成される。

Ｎチャンネル型ＭＯＳ　Ｆ　ＥＴの基体ゲートとしての
Ｐ型ウェル領域は、回路の接地端子に結合され、Ｐチャ
ンネル型ＭＯＳ　Ｆ　ＥＴの共通の基体ゲートとしての
Ｎ型半導体基板は、回路の電源端子に結合される。なお
、メモリセルを構成するＭＯＳＦＥＴをウェル領域に形
成する構成は、α線等によつて引き起こされるメモリセ
ルの蓄積情報の誤った反転を防止する上で効果的である
。

メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ，
ポリシリコン層からなるワード線ＷＯないしＷｎ及び相
補データ線（ビット線又はディジット線）ＤＯ，ｎｏな
いしＤＩ、ＤＩから構成されている。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差結線されかつソースが
回路の接地点ＧＮＤに結合された記憶ＭＯ３ＦＥＴＱＩ
、Ｑ２と、上記ＭＯ３ＦＥＴＱＩ、Ｑ２のドレインと電
源端子Ｖｃｃとの間に設けられたポリ（多結晶）シリコ
ン層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。そして
、上記ＭＯ３ＦＥＴＱ１．Ｑ２の共通接続点と相補デー
タ線ＤＯ，Ｄｏとの間に伝送ゲートＭＯ３ＦＥＴＱ３．
Ｑ４が設けられている。同じ行に配置されたメモリセル
の伝送ゲートＭＯ３ＦＥＴＱ３゜Ｑ４等のゲートは、そ
れぞれ例示的に示された対応するワード線ＷＯ及びＷｎ
等に共通に接続され、同じ列に配置されたメモリセルの
入出力端子は、それぞれ例示的に示された対応する一対
の相補データ（又はビット）線Ｄｏ、Ｄｏ及びＤＩ、百
１等に接続されている。

／−Ｔ−リセルニおイテ、ＭＯ３ＦＥＴＱ１．Ｑ２及び
抵抗Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成
しているが、情報保持状態における動作点は、普通の意
味でのフリップフロップ回路のそれと随分異なる。すな
わち、上記メモリセルＭＣにおいて、それを低消費電力
にさせるため、その抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩがオ
フ状態にされているときのＭＯ３ＦＥＴＱ２のゲート電
圧をそのしきい値電圧よりも若干高い電圧に維持させる
ことができる程度の著しく高い抵抗値にされる。

同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗Ｒ１、Ｒ２は、ＭＯ３ＦＥＴＱＩ。

Ｑ２のドレインリーク電流を補償できる程度の高抵抗に
される。抵抗Ｒ１、Ｒ２は、ＭＯＳ　Ｆ　ＥＴＱ２のゲ
ート容量（図示しない）に蓄積されている情報電荷が放
電させられてしまうのを防ぐ程度の電流供給能力を持つ
。

この実施例に従うと、ＲＡＭが０ＭＯ３−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯ３ＦＥＴを
用いる場合に比べ、その大きさを小さくできる。すなわ
ち、ポリシリコン抵抗を用いた場合、駆動ＭＯ３ＦＥＴ
ＱＩ又はＱ２のゲート電極と一体的に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯＳ　Ｆ　ＥＴを用いたときのように、駆動Ｍ
Ｏ３ＦＥＴＱ１．Ｑ２から比較的大きな距離を持って離
さなければならないことがないので無駄な空白部分が生
じない。

ワード線ＷＯ＋　Ｗｎは、ＸアドレスデコーダＸＤＣＨ
により選択状態にされる。ＸアドレスデコーダＸＤＣＲ
は、図示しないＸアドレス信号を解読して１つのワード
線の選択信号を形成する。

上記メモリアレイにおける一対の相補データ線Ｄｏ、Ｄ
ｏ及びＤｉ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ５．Ｑ６及びＱ７．ＱＢから構
成されたカラムスイッチ回路を介してコモン相補データ
線ＣＤ、ＣＤに接続される。このコモン相補データ線Ｃ
Ｄ、ＣＤには、図示しない読み出し回路の入力端子と、
書込み回路の出力端子に接続される。

カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ５、Ｑ６
及びＱ７．ＱＢのゲートには、それぞれＹアドレスデコ
ーダＹＤＣＲによって形成される選択信号ＹＯ，Ｙｌが
供給される。このＹアドレスデコーダＹＤＣＲは、図示
しないＹアドレス信号を解読して上記選択信号を形成す
る。

上記読み出し回路は、ＲＡＭが後述するような１チップ
のマイクロコンピュータに内蔵される場合、その出力信
号をデータバスに送出させる。書込み回路は、上記デー
タバスの書き込み信号を受ける。このようなＲＡＭにあ
っては、上記読み出し興路と書き込み回路は、バスイン
ターフェイスとしての動作を行うものである。

この実施例においては、ＲＡＭ内でのデータ転送を高速
に行うため、それぞれ対とされた相補データ線ＤＯ，Ｄ
Ｏ及びＤｉ、Ｄｉには、次のようなプリチャージ回路を
兼ねた増幅回路が設けられる。

ＰチャンネルＭＯ３ＦＥＴＱ１０．Ｑｌ　２とＮチャン
ネルＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３とによりそれぞれ
構成された一対のＣＭＯＳインバータ回路は、その入力
と出力とが交差結線されてラッチ形態にされる。このラ
ッチ回路の一対の入出力端子は上記相補データ線ＤＯ，
Ｄｏに結合される。

このラッチ回路は、第１の相補プリチャージ信号（ラッ
チ回路の活性化パルス）７ｐ、φｐを受けるＰチャンネ
ルＭＯ３ＦＥＴＱＩ　４とＮチャンネルＭＯ３ＦＥＴＱ
Ｉ　５を通して電源電圧Ｖｃｃと回路の接地電位が供給
される。他の相補データ線Ｄ１、Ｄｌ等にも上記類似の
ＭＯ３ＦＥＴＱ１６〜Ｑ２１により構成された増幅回路
が設けられる。

また、上記相補データ線ＤＯ，ＤＯ間には、第２のプリ
チャージ信号φＳを受けるＮチャンネルＭＯ３ＦＥＴＱ
２２が設けられる。他の相補データ線ＤＩ、ＤＩ等にも
上記類似のＭＯ３ＦＥＴＱ２３が設けられる。

上記第１．第２のプリチャージ信号ｊｐ、φｐ及びφＳ
は、特に制限されないが、次のタイミング発生回路ＴＧ
により形成される。タイミング発生回路ＴＧは、例えば
、ＲＡＭのセレクト信号ＳＥＬを受けて、上記タイミン
グ信号ｉｐ、φｐ及びφＳを形成する。第１のプリチャ
ージ信号ｉｐ（φｐ）は、上記セレクト信号ＳＥＬが選
択レベルに変化したタイミングで一定期間ハイレベル（
ロウレベル）にされる。この一定期間、上記ラッチ回路
は非動作状態にされる。これにより、相補データ線Ｄｏ
、Ｄｏ等は、前の読み出し又は書き込みサイクルでの情
報に従ってハイインピーダンス状態のハイレベルとロウ
レベルを維持スる。

これとはり同期して、第２のプリチャージ信号φＳが一
定期間ハイレベルにされる。これにより、相補データ線
Ｄｏ、ＤＯ等が短絡され、約Ｖｃｃ／２にプリチャージ
される。この後に、１つのワード線が選択され、上記ラ
ッチ回路は再び活性化され、上記選択されたワード線に
結合されたメモリセルの記憶情報の増幅を行う。

第２図には、上記ＲＡＭが内蔵される１チップマイクロ
コンピユータの一実施例のブロック図が示されている。

同図において、破線で示した半導体集積回路装置は、全
体として１チップマイクロコンピュータＭＣＵを構成し
ている。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。

Ａはアキュムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードレジスタ、ｓＰはスタックポイ
ンタ、ＰＣＩ、ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理ユニ
ットである。

これらのマイクロプロセッサＣＰＵの構成は、公知であ
るので、その詳細な説明を省略する。

記号Ｉ１０で示されているのは、入出力ボートであり、
その内部にデータ伝送双方向レジスタを含んでいる。ま
た、記号Ｉで示されているのは、入力専用ボートである
。

記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。

このタイマー回路は、カウンタＣ０ＵＮＴ、プリスケー
ラＰＲ及びコントローラＣ０ＮＴとによって構成される
。

記号ＲＡＭで示されているのは、上記第１図に示したス
タティック型ＲＡＭであり、主として一時データの記憶
回路として用いられる。

記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、各種情報処理のためのプログラム又はデー
タが書込まれている。特に制限されな・いが、この実施
例のＲＯＭは、マスクＲＯＭが用いられる。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバスとが含ま
れるものである。また、制御信号線やタイミング信号線
は省略されている。

次に、第３図に示した概略タイミング図を参照して、上
記ＲＡＭ内でのデータ転送動作を説明する。

マイクロプロセッサからＲＡＭに対するアクスセが行わ
れると、セレクト信号ＳＥＬがロウレベルからハイレベ
ルにされる。タイミング制御回路ＴＧは、上記セレクト
信号ＳＥＬのハイレベルへの立ち上がりに同期して、一
定期間第１のプリチヤーシ信号φｐをハイレベルに、φ
ｐをロウレベルにさせる。これにより、パワースイッチ
ＭＯ３ＦＥＴＱＩ　５　　（Ｑ２１）、Ｑｌ　４　　（
Ｑ２０）がオフ状態にされて増幅回路を非動作状態にさ
せる。

増幅回路（ラッチ回路）は、セレクト信ＳＥＬがハイレ
ベルにされる前まで動作状態にされており、相補データ
線Ｄｏ、ＤＯ等を前の動作サイクルでの相補データ線Ｄ
Ｏ１下０を電源電圧Ｖｃｃのようなハイレベルと回路の
接地電位のようなロウレベルにしている。したがって、
上記増幅回路の非動作状態とともに、相補データ線ＤＯ
，ＤＯ等は、ハイインピーダンス状態で、上記ハイレベ
ルとロウレベルを保持する。このような増幅回路の非動
作状態にはり同期して、第２のプリチャージ信号φＳが
ハイレベルにされ、上記ＭＯ３ＦＥＴＱ２２等がオン状
態にされる。これに応じて、相補データ線Ｄｏ、Ｄｏは
、約Ｖｃｃ／２のような中間レベルにプリチャージされ
るものである。

この後、１つのワード線（例えばＷｌ）が選択状態にさ
れて１つのメモリセルが相補データ線Ｄ０、Ｄｏに結合
されるので、相補データ線ＤＯ１Ｄｏの電位はメモリセ
ルに記憶された記憶情報に従ったレベル差を持つように
される。この後、上記タイミング信号φｐがロウレベル
に、φｐがハイレベルにされるので、相補データ線Ｄｏ
、ＤＯは、上記選択されたメモリセルの記憶情報に従っ
たハイレベル／ロウレベルにされる。この実施例では、
上記状態のままで、Ｘアドレス信号を変化させて、転送
先のメモリセルが結合されたワード線（例えばＷ２）を
選択状態にさせる。これによって、上記ワード線Ｗ１に
結合されたメモリセルの記憶情報が、ワード線Ｗ２に結
合されたメモリセルにそのまま書き込まれるものとなる
。これによって、高速にＲＡＭ内でのデータ転送を行う
ことができる。

なお、通常の読み出し動作又は書き込み動作のときには
、上記ワード線の切り換えを行なわないよにされる。言
い換えるならば、上記Ｘアドレス信号を変化させなけれ
ばよい。また、書き込み動作のときには、その書き込み
制御信号に従って上１Ｃ％ 記ラッチ回路が非動作状態のままに置かれる。

この実施例では、ハーフプリチャージ方式を採用してい
るので、相補データ線に選択されたメモリセルの記憶情
報が高速に得られること、及び各データ線に増幅回路が
設けられているので、相補データ線に大きなレベルの読
み出し信号が得られることによって読み出し動作の高速
化も図ることができる。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１１メモリアレイのデータ線（ビット線又はディジッ
トｖＡ）にタイミング信号に従って動作制御される増幅
回路を設けておいて、選択されたワード線に結合された
メモリセルの記憶情報を増幅し、ワード線の切り換えに
よって選択されたメモリセルに上記増幅された信号をそ
のまま書き込むことができる。これによって、ＲＡＭ内
でのデータ転送を高速に行えることができるという効果
が得られる。

（２）上記増幅回路として、その入出力ノードが上記相
補データ線に結合されたランチ回路を用い、それを前の
動作サイクルの相補データ線の信号に従って一方を電源
電圧Ｖｃｃのようなハイレベルに、他方の回路の接地電
位のようなロウレベルにさせるとともに、メモリアクセ
ス時にこの相補データ線を短絡して中間レベルにされた
プリチャージレベルを得ることにより相補データ線が同
じ中間レベルにされているから、選択されたメモリセル
の記憶情報に従ったレベル差が高速に現れること及び上
記ラッチ回路の増幅動作によって、読み出し動作の高速
化を図ることができるという効果が得られる。

（３）上記（２）により、プリチャージ電流の低減及び
そのピーク電流の低減を図ることができるという効果が
得られる。

（４）データ線をタイミング信号によってプリチャージ
するものであるので、相補データ線に負荷抵抗手段が設
けられた場合のようにワード線のみが選択状態にされた
多数のメモリセルを通して直流電流が消費されないから
、上記（３）のプリチャージ電流の低減と相俟ってより
いっそうの低消費電力化を図ることができるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、スタティック
型ＲＡＭとしてのメモリセルは、ＰチャンネルＭＯＳ　
Ｆ　ＥＴとＮチャンネルＭＯＳ　Ｆ　ＥＴとを組合せて
構成されたスタティック型フリップフロップ回路を用い
るものであってもよい。また、メモリアレイを構成する
相補データ線を分割して、その分割点に制？１１信号に
従って選択的に動作状態にされる双方向に向けられたバ
ッファ回路を設けるようにするものであってもよい。こ
の場合には、分割された一方のメモリアレイから他方の
メモリアレイへのデータ転送を行うことができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１チップマイクロコ
ンピユータに内蔵されるＲＡＭ適用した場合について説
明したが、それに限定されるものではなく、例えば、外
部記憶装置としてのＲＡＭにも同様に適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリアレイのデータ線（ビット線又はデ
ィジット線）にタイミング信号に従って動作制御される
増幅回路を設けておいて、選択されたワード線に結合さ
れたメモリセルの記憶情報を増幅し、ワード線の切り換
えによって選択された別のメモリセルに上記増幅された
信号をそのまま高速に書き込むことができる。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡＭ
の一実施例を示す回路図、 第２図は、上記ＲＡＭが内蔵される用された１チップマ
イクロコンピユータの一実施例を示すブロック図、 第３図は、上記ＲＡＭ内のデータ転送動作の一例を示す
タイミング図である。 ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアド
レスデコーダ、ＭＣ・・メモリセル、ＣＰＵ・・マイク
ロプロセッサ、ＣＰＵ−Ｃ０ＮＴ・・ＣＰＵコントロー
ラ、ＡＬＵ・・算術論理ユニット、Ａ・・アキュムレー
タ、Ｘ・・インデックスレジスタ、ＣＣ・・コンディシ
ランコードレジスタ、ＳＰ・・スタックポインタ、ＰＣ
ｌ、ＰＣＬ・・プログラムカウンタ、ＲＡＭ・・ランダ
ム・アクセス・メモリ、ＲＯＭ・・リード・オンリー・
メモリ、Ｉｌｏ・・入出力ボート、■・・入力専用ボー
ト、Ｏ２０・・発振回路、Ｃ０ＵＮＴ・・カウンタ、Ｃ
０ＮＴ・・コントローラ、ＰＲ・・プリスケーラ、ＢＵ
Ｓ・・バス Ｒ 第１図 第　２　図 第３図 ｏｏ　、　ｏ。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルが結合されたデータ線の信号を増幅する
   増幅回路と、上記増幅回路を動作状態にしてワード線の
   切り換えを行うアドレス選択回路とを含むことを特徴と
   する半導体記憶装置。 ２、上記メモリセルは、スタティック型メモリセルであ
   り、上記増幅回路は、一対の相補データ線に一対の入出
   力ノードが結合され、タイミング信号に従って動作状態
   にされるラッチ回路であることを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、１チップのマイクロコンピ
   ュータ機能を持つ半導体集積回路装置に内蔵されるもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。