JPH0727716B2 - メモリのデコ−ド・ドライブ回路 - Google Patents

メモリのデコ−ド・ドライブ回路

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JPH0727716B2
JPH0727716B2 JP60179562A JP17956285A JPH0727716B2 JP H0727716 B2 JPH0727716 B2 JP H0727716B2 JP 60179562 A JP60179562 A JP 60179562A JP 17956285 A JP17956285 A JP 17956285A JP H0727716 B2 JPH0727716 B2 JP H0727716B2
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セカマダイル・ヴエラユダン・ラジヤヴアクマール
スタンレー・エヴエレツト・シユスター
ルイス・マデイソン・ターマン
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インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
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    • G11C8/10—Decoders

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリのデコード・ドライブ回路、より
具体的に言えば、CMOSランダムアクセス・メモリの中の
ワード線デコード・ドライブ回路、又はビツト線デコー
ド・ドライブ回路として使用しうる回路に関する。
〔開示の概要〕
本願は内部バツフアからA1〜ANアドレスビツトを受け取
るため、A1乃至AN（真数値）アドレス線及び▲▼乃
至▲▼（補数値）アドレス線を有する半導体メモリ
のためのデコード・ドライブ回路を開示するものであ
る。ФPC線はΦPC予備チヤージ・クロツク信号を受け取
るために設けられ、そしてФＲ線はΦＲリセツト・クロ
ツク信号を受け取るために設けられている。
デコード・ドライブ回路はA1アドレスビツトからAN−１
アドレスビツトのためのA1乃至AN−１の真数値アドレス
線又は▲▼乃至▲▼の補数値アドレス線へ
接続された複数個の半導体スイツチングデバイスを有す
るNORデコーダを含む。NORデコーダはアドレスビツトの
状態に従つてデコード出力ノード上に高電位レベル又は
低電位レベルの信号を発生するデコード・ドライブ回路
は更に、デコード出力ノード及びAN線が高電位の時、第
１の選択信号を発生し、且つデコード出力ノード及び▲
▼線が高電位の時、第２の選択信号を発生するた
め、デコーダの出力ノードへ接続された複数個のトラン
ジスタ・デバイスを有する選択装置を含む。ドライブ回
路は選択装置に接続され、且つ第１のメモリワード線に
出力信号を与えるためNORデコード回路の出力信号及び
第１の選択信号に応答して、そして更に第２のメモリワ
ード線に出力信号を与えるためNORデコード回路の出力
信号及び第２選択信号に応答する。
〔従来技術〕
半導体メモリのデコード回路には種々の従来技術があ
る。
米国特許第4,309,629号には複数個のMOSトランジスタ及
び少なくとも１個の負荷素子を含むMOSトランジスタ・
デコード回路が開示されている。このデコード回路は複
数個のMOSトランジスタに接続されている少くとも１個
の付加的なMOSトランジスタ、及び複数個のMOSトランジ
スタに対して、２個の出力端子の何れかを選択するため
の負荷素子が設けられ、これらを通じてデコードされた
出力信号が発生される。２個の出力端子へ接続された２
個の付加的MOSトランジスタは夫々真数値ビツト及び補
数値ビツトを持つ。
米国特許第4,264,828号には、高密度メモリアレーにお
けるアドレス線を選択するための静的MOSデコード回路
が開示されている。この回路は、高密度のピツチを有す
るアレーラインに沿つて並置されている。３レベルの変
換が用いられている。最も高いレベルは第２レベルデコ
ーダ中の共通ノードを上昇させる。デコーダの第３レベ
ルはこのノードへ接続された複数本のアレーラインの１
本を選択する。ゼロ敷値電圧MOS装置が第１デコーダ及
び第３デコーダを第２デコーダへ結合するために用いら
れている。
米国特許第4,259,731号には、所定の電圧で、メモリア
レー中の非選択ワード線、又は列選択線のための静的列
選択回路が示されている。所定の電圧へ夫々の列選択線
を結合するためトランジスタが使われる。隣接する列選
択線の少くとも１本の隣接列選択線は、非選択状態にあ
る時に、所定の電圧へ常に接続されている。隣接する列
選択線の各々を結合するトランジスタが使われており、
このトランジスタは、隣接する列選択線が選択されてい
ない時は何時でも付勢されるので、隣接する両方の列選
択線は所定の電圧へ共に結合される。
他の米国特許第4,200,917号には、感知増幅器がビツト
感知線上のデータを感知している周期の間に、シリコン
基体の中にグリツチ（glitches）が結合されるのを阻止
する半導体メモリシステムのためのデコーダが開示され
ている。スタテイクの行デコーダはアドレス線を連続し
た非マルチプレクサ線として許容するダブルクロツクNO
Rゲートを持っている。ダブルクロツクNORゲートはNOR
ゲートの中で第１及び第２ノードを予備チヤージするた
めの２個のトランジスタを持つ。NORゲートを付勢する
ための他のトランジスタが第２ノードと基準電圧端子と
の間に結合される。NORゲートの第１ノードは行デコー
ダの出力として役立つ。
米国特許第4,429,374号には１つのメモリ軸のためのア
ドレスデコーダが開示されており、このアドレスデコー
ダはNAND回路を含み、一方、他のメモリ軸のアドレスデ
コーダはNOR回路を含む。半導体メモリ回路装置は少く
とも第１及び第２のデコード回路を含む。第１デコード
回路は複数個のビツトのアドレス信号の中の少くとも部
分的アドレス信号を受け取り、且つその部分的アドレス
信号を中間的信号として与えるように構成されている。
第２デコード回路はその中間的信号を受け取るように構
成されており、従つて複数個のメモリ回路の中から、複
数個のビツトのアドレス信号によつて決定される１つの
メモリ回路を選択するための信号を与える。
1982年９月に刊行されたIBMテクニカル・デイスクロー
ジヤ・ブレテインの第25巻、第４号の2135頁のターマン
（L.M.Terman）による「CMOSデコード回路」と題する刊
行物はCMOSデコード回路の改良に係り、直流電力を消費
しない複数個のデコード回路を開示している。デコーダ
はワード線のためのCMOSドライバの２個の分岐路を持
つ。
1976年５月のIBMテクニカル・デイスクロージヤ・ブレ
テインの第18巻、第12号の3955頁のパリク（G.H.Parik
h）による「高速度FETデコーダ」（High Speed FET Dec
order）と題する刊行物において、選択されていないデ
コーダにおいて放電されるのを必要とする容量を減少す
ることによつてFETランダムアクセス・メモリのデコー
ドの速度を改良するFETデコード回路が記載されてい
る。
若しノードが放電されていなかつたならば、隔離（boot
strapping）を生じさせるため、ワード線電圧ノード上
の容量を隔離するための隔離用トランジスタが設けら
れ、ノードの放電されるべき容量を減少することによつ
てスピードは更に速められる。
〔発明が解決しようとする問題点〕
本発明の目的は高性能CMOSランダムアクセス・メモリ中
のワード線デコード・ドライブ回路又はビツト線デコー
ド・ドライブ回路として使用しうる高性能デコード・ド
ライブ回路を提供することにある。本発明のデコード・
ドライブ回路は他の同種の回路と比較して、使用するデ
バイスの数が少ない利益に加えて多くの利点を有する。
加えて、本発明の他の目的は装置のより小さいラインピ
ツチ、従つて高密度アレーを許容するCMOSメモリのため
のデコード・ドライブ回路を提供することにある。
本発明の他の目的は電力消費が小さいメモリ−デコード
・ドライブ回路を提供するにある。
本発明の他の目的はアドレス線がスイツチされた後に、
クロツクなしで高性能を示すCMOSメモリのためのデコー
ド・ドライブ回路を提供することにあり、この回路はデ
バイスを直列に接続する長いチエーンを必要とせず、ワ
ード線を選択するための遅延段を最小化し、且つアドレ
ス線のローデイングを最小化する。
〔問題点を解決するための手段〕
本願はCMOSランダムアクセス・メモリのA1乃至ANアドレ
スビツトをデコードするためA1乃至ANの真数値アドレス
線及び▲▼乃至▲▼の補数値アドレス線に接続
されたデコード・ドライブ回路であつて、半導体スイツ
チングデバイスを有するNORデコーダと、NORデコーダの
出力ノードに接続された入力ノードを有する選択回路
と、選択回路の出力を受け取り、一対のワード線（又は
ビツト線）の何れか一方へ出力信号を与える出力ドライ
ブ回路とで構成される。NORデコーダはA1からAN−１ま
でのアドレスビツトを受け取るためのA1乃至AN−１真数
値アドレス入力線及び▲▼乃至▲▼補数値
アドレス入力線を有し、且つ上記のアドレスビツトの状
態に従つて出力ノード上に高電位レベル又は低電圧レベ
ルの信号を発生する。選択回路は受け取つたNORデコー
ダの出力ノードの信号とANアドレスビツトの真数値アド
レス信号又は補数値アドレス信号とにより、出力ドライ
ブ回路に接続された一対のワード線（又はビツト線）の
何れか一方に高電位レベルの信号を選択的に発生させ、
これによりA1乃至ANのアドレスを有するメモリセルの任
意の１つをアクセスする。
〔実施例〕 第１図は本発明に従つたデコード・ドライブ回路の実施
例を模式図で示す。ｐチヤンネル・デバイス22のゲート
引出し線10に印加された信号ΦPCは予備チヤージ・クロ
ツク信号であり、ｎチヤンネル・デバイス41のゲート引
出し線12に印加された信号ΦＲはリセツト・クロツク信
号である。第１図、第６図及び第７図の例えばデバイス
22で示されたように対角線を有するMOSFETデバイズはｐ
チヤンネル装置であり、一方、例えばデバイス41で示さ
れたように対角線のないMOSFETはｎチヤンネル・デバイ
スである。デバイス41、42、43・・・・44はこの道の専
門家に公知である通常のNOR回路構成に接続されてい
る。A1乃至ANの線はアドレスバツフアからの内部アドレ
ス線であり、そして最初のA1乃至AN−１は通常の態様で
NOR回路の入力へ接続されている。つまり、NOR回路中の
各デバイスのゲートはアドレスバツフアからの対応する
アドレスビツトの真数値アドレス線又は補数値アドレス
線の何れかへ接続される。Ｎ−１個のアドレスビツトは
2N-1個のデコーダへ接続される。第１図の回路にはその
ようなデコーダの１つが示されている。2N-1個の各デコ
ーダは異なつた特定のアドレスによつて選択される（高
電位出力）されるが、選択されたデコーダ以外の残りの
デコーダは非選択に留まる（低電位出力）。アドレスビ
ツトANのための真数値線及び補数値線は両方とも“２の
1"選択段中のデコード・ドライブ回路へ接続されてお
り、第１図に明瞭に図示されている。“２の1"選択段の
出力は出力ドライブ段への入力である。
実施例の回路の機能的動作を以下に説明する。或るサイ
クルの開始点において、アドレス線、▲▼、A1、▲
▼、A2・・・・▲▼、ANは第３図に示される如
く低電位にある。線10上のｐチャンネル・デバイス22の
ゲートへ印加された予備チヤージ・クロツク信号ΦPCは
第２図に示されたように低電位であり、且つ線12へ印加
されたリセツト・クロツク信号ΦＲもまた第５図に示さ
れたように低電位である。ノード14はVDDの電位にあ
り、そしてノード16及び18は、線12上にリセツト・クロ
ツク信号ΦＲが前のサイクルの終りで高電位にあつた時
に、VDDの電位へ充電されていた。サイクルの開始後、
予備チヤージ・クロツクΦPCは高電位に上昇し（第２図
参照）トランジスタ22（T1）をオフに転じる。説明の便
宜上、ドライブ出力WLi＋１が選択されるものと仮定す
る。この例の場合、アドレス線A1乃至ANは低電位であ
り、▲▼乃至▲▼は高電位である。NOR回路の
すべての入力が低電位に止まつているので、ノード14は
高電圧に留まり、デバイス26はオンに留まり且つノード
は低電位に留まる。信号▲▼が高電位になるや否
や、ノード18はトランジスタ24及び26を経て放電され
る。その結果、ドライブ出力WLi＋１は選択されて高電
位になる。WLiを含む他のすべてのドライブ出力は低電
位に留まり、従つて非選択である。他方、若し信号▲
▼が低電位で且つ信号ANが高電位であれば、ノード16
はトランジスタ28及び26を経てグランドへ放電され、ド
ライブ出力WLiを選択し、そして他のすべてのドライブ
出力は非選択に留まる。若し、アドレス入力A1乃至AN−
１のうちの何れか１つの入力が高電位になるとNOR回路
のノード14は放電され、そしてデバイス26をオフに転
じ、ノード16及び18の放電を阻止し、ワード線WLi及びW
Li＋１の両方を低電圧に保つか、又はAN又は▲▼が
高電位になると否とに拘らず、WLi及びWLi＋１の両方を
非選択にする。このように、2N+1個のNOR回路のうち、
１個のNOR回路のみが高電位のノード14を持ち、AN又は
▲▼の何れかが高電位になつた時、選択された１つ
のワード線を上昇させる。
回路の変換機能が下記の第１表に要約されている。表
中、デコードノード14の状態は予備チヤージにおいて高
電位であり、若しNORが選択されれば高電位に留まる。
若しデコードが非選択ならば、デコードノード14は低電
位になる。若しNOR回路が非選択ならば（ノード14は低
電位である）、ワード線WLi又はWLi＋１の何れも選択さ
れず、一方、若しNOR回路が選択されると（ノード14は
高電位である）、AN又は▲▼が高電位になることに
従属してWLi又はWLi＋１の何れもが選択される。与えら
れた１つのアドレスビツトのパターンに対してただ１本
のワード線WLが選択される。
サイクルの終り近くで、リセツト・クロツク信号ΦＲが
高電位になり、すべてのアドレス線信号A1乃至AN及び▲
▼乃至▲▼は低電位になる。ノード16及びノー
ド18はVDDへ充電され、選択されたドライバ出力を低電
位に降下させる。サイクルの終端において、リセツト・
クロツク信号ΦＲ及び予備チヤージ・クロツク信号ΦPC
は第２図及び第５図に示したように低電位になる。その
結果、ノード14はVDDに充電され、デバイス30及び32を
オフに転じ、ノード16及び18は浮かされているけれども
高電位の充電に留まる。長いサイクル時間の間でノード
16及び18が放電するのを避けるために、ΦPCへ接続され
たゲートを有する、トランジスタ22（T1）と同じｐチヤ
ンネルの“持ち上げ”（pull−up）デバイスをノード16
及びVDDと、ノード18及びVDDとの間に接続することが出
来る。代替案として、ノード16へ接続された“持ち上
げ”デバイスのゲートをANへ接続することが出来、そし
てノード18へ接続された引き上げデバイスのゲートを▲
▼へ接続することが出来る。この場合は、ΦＲ入力
信号及びデバイス12は省略することが出来る。
他のアドレスビツト信号A1乃至AN−１に対してあまり早
く到達しない、最下位アドレスビツト信号AN/▲▼
を持つことが必要である。もしもアドレスビツト信号AN
/▲▼があまりにも早く到達すると、それはノード1
6及び18を誤つて放電させることになる。例えば、若
し、アドレス信号A1乃至AN−１が到達した時にノード14
が放電したとし、且つ若しノード14が放電する前に、線
▲▼が高電位になつたとすれば、ノード18はデバイ
ス24及び26を介して少くとも部分的に誤つて放電し、こ
のことは関連したワード線WLi＋１を誤つて高電位に上
昇させうる。この誤動作信号は過渡的なものであり、回
路はすぐに正しい出力状態に回復する。然し乍ら一方で
は、回路全体の遅延を最小限にするために、アドレス信
号AN又は▲▼は出来るだけ早く到達することが要求
される。従つて、誤つた過渡的放電を惹起させることな
く、回路の遅延を最小限にすることと、アドレスビツト
AN/▲▼を早く到達させることとの間に妥協が計ら
れる。回路全体の性能に実質的な影響を与えず且つ誤動
作を起す顕著な過渡的放電がない最小限の遅れにするた
めの回路を最適に条件化することは容易である。
第６図に示した回路は、関連した選択アドレスの夫々の
入力のために、反対方向へ走行する２つのドライブ出力
を選択する本発明の他の実施例である。第６図よりも少
ないデバイスを使つた他の実施例が第７図に示されてい
る。第７図に示された回路図の物理的構成は第６図の構
成よりも、より単純である。
ｎ型デバイスをｐ型デバイスへそしてｐ型デバイスをｎ
型デバイスへ置換した他の変形はその道の専門家には容
易に推考しうる範囲であるし、各出力信号及び反転した
入力信号の極性を変更するため、出力点で他のインバー
タを与えることもまた容易推考の範囲である。
〔発明の効果〕
本発明の効果を以下に述べる。本発明の回路は１対のワ
ード線毎に１個のNOR回路のみしか必要としない（或は
第６図及び第７図に示されたように２対のワード線毎に
ただ１個のNOR回路）。アドレス線がスイツチされた
後、選択されたワード線の電位が上昇する前ではクロツ
ク、即ち整時する必要がない。このことにより、また遅
延段の数が少ないことによりメモリが高性能化となる。
電力消費が少く、且つメモリサイクルの一部のはつきり
と定義された短時間の間のみにダイナミツク充電ストレ
ージを必要とする。
【図面の簡単な説明】
第１図は本発明の原理に従つたデコード・ドライブ回路
の実施例の模式図、第２図、第３図、第４図及び第５図
は第１図に示した回路の種々の点における信号の波形を
説明する図、第６図は１つのデコーダと２つのドライブ
出力とを含む本発明のデコード・ドライブ回路の他の実
施例を示す図、第７図は第６図の回路よりも少いデバイ
スを使用した本発明の他の実施例のデコード・ドライブ
回路を示す図である。
フロントページの続き (72)発明者 セカマダイル・ヴエラユダン・ラジヤヴア クマール アメリカ合衆国ニユーヨーク州スカースデ イル、レークビユー・アベニユー107番地 (72)発明者 スタンレー・エヴエレツト・シユスター アメリカ合衆国ニユーヨーク州グラナイ ト・スプリングス、リチヤード・サマー ズ・ロード （番地なし) (72)発明者 ルイス・マデイソン・ターマン アメリカ合衆国ニユーヨーク州サウス・サ レム、ツイン・レークス・ロード （番地 なし) (56)参考文献 特開 昭58−146090（ＪＰ，Ａ) 特開 昭59−11594（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ＮビットのメモリアドレスのうちのA1から
    AN−１ビットの各々について真数値線および補数値線の
    一方を入力として接続され、入力として接続される（Ｎ
    −１）個の信号線の全てが低電位状態にある時、高電位
    状態を有し、且つ上記入力として接続される（Ｎ−１）
    個の信号線の任意の１つが高電位状態にある時、低電位
    状態を有する出力ノードを含むNORデコード手段と、 第１メモリワード線及び第２メモリワード線へ接続され
    た出力ワード線ドライブ手段と、 ゲートを上記残りの１ビットANの真数値線に接続された
    第１のトランジスタ・スイッチング素子と、 ゲートを上記残りの１ビットANの補数値線に接続された
    第２のトランジスタ・スイッチング素子と、 ゲートを上記NORデコード手段の出力ノードに接続さ
    れ、上記NORデコード手段の出力ノードが高電位状態に
    なることに応じてオンし、上記第１のトランジスタ・ス
    イッチング素子及び上記第２のトランジスタ・スイッチ
    ング素子を低電位に接続する第３のトランジスタ・スイ
    ッチング素子とを有し、 上記NORデコード手段の上記出力ノード及び上記出力ワ
    ード線ドライブ手段へ接続された選択手段と、 上記NORデコード手段の出力ノードの高電位状態及び残
    りの１ビットANの上記真数値線上の高電位状態に応答し
    て、上記第１メモリワード線上の高電位状態及び上記第
    ２メモリワード線上の低電位状態を発生する手段と、 上記NORデコード出力ノード上の高電位状態及び上記残
    りの１ビットANの上記補数値線上の高電位状態に応答し
    て、上記選択手段は上記第２メモリワード線上の高電位
    状態及び上記第１メモリワード線上の低電位状態を発生
    する手段とを有する出力ドライバーを具備するメモリの
    デコード・ドライブ回路。
JP60179562A 1985-01-28 1985-08-16 メモリのデコ−ド・ドライブ回路 Expired - Lifetime JPH0727716B2 (ja)

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US06/695,664 US4618784A (en) 1985-01-28 1985-01-28 High-performance, high-density CMOS decoder/driver circuit
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JPS61175994A JPS61175994A (ja) 1986-08-07
JPH0727716B2 true JPH0727716B2 (ja) 1995-03-29

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