JPS5911594A - アドレスデコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、同期式メモリ回路に使用されるアドレスデ
コーダ回路に関し、特に消費電力の低減を図ったアドレ
スデコーダ回路督こ関する。

第１図は、従来のアドレスデコーダ回路の一例を示す回
路図である・この図において、”ｏ〜ａ。

はアドレス信号Ａ０〜Ａ３が各々供給さゎ、るアトＬｚ
スｉ、ａ、〜ｉ、は反転アドレス４１λ。〜Ｘ。

が各々供給されるアドレス線、ｃｌは反転クロック信号
ＣＬＫが供給されるクロック線、ｄｏ〜ｌＩＳはアクセ
ス線、００〜Ｇ１．はＮＯｉＮゲート回路、Ｍは同期式
メモリである。

ＮＯＲゲート回路Ｇｏにおいて、ＦＨＴ（電界効果トラ
ンジスタ）Ｔ、ｐはディプレッション型ＮＥＴ、ＦｇＴ
、’ｆ’、。〜Ｔ、、およびＴ。ｏはエンハンスメント
型ＦＥＴであり、ＦＥＴ、Ｔ６．のゲートソース間は短
絡さｎ、従ってｐＥ’ｆ’−’ｒｏ、のドレイン・ソー
ス間は一定の抵抗値となっている。

また、ＦＬＡＴ・Ｉｒ０゜〜Ｔ０．の各ゲートは各々ア
ドレス線ａ、％ａ、に接続されている。また、ＦＥＴ’
ｆ’Ｇｏ〜’ｌＯ８ｔＴＯｃの各ドレインは共通接続点
に０に接続され、各ソースは接地されている。さらに共
通接続点に０はＦＥＴ、’ｌ’Ｏｐのソースとアクセス
線ｌｏに接続されている。

一方、ＮＯｌ（、ゲート回路Ｇ、〜Ｇ４の構成は、ＮＯ
ｌ（、ゲート回路Ｇ０の構成と略同じである。たタシ、
ｎｆ、に；６点ＧＬＦ”ＨＴ−Ｔ＋ｏ〜”＋ｓ＋ＦＥＴ
’Ｔｔ０〜′ｒ、３・、、・・・ＦＥＴ−Ｔｌｌ１ｏ−
Ｔ、。、のゲートの接続である。すなわち、ＦＥＴ、Ｔ
、ｏ−Ｔ、。

のゲートは各々アドレス線ａｏ、ａＩｔａｔｍ”＊に接
続され、ＦｇＴ−Ｔ、。〜゛ｒ□のゲートは各々アドレ
ス線ａＯ＋ｊ＋ａｔ＋ａｍに接続され・・・・・・ＦＥ
Ｔ・”１０１〜／１１．、、のゲートは各々アドレス線
”Ｏｔ”ｌｅＴｉｔｖｉ、に接続されている。

以上の構成において、クロック信号ＣＬＫが＃０＃の場
合、すなわち反転クロック信号ＣＬＫが１の場合はｐＥ
ｌｒ、Ｔ、ｃ、ＩＩＩ、ｃ、、、ＩＩＺ、Ｇがいずれも
オンとなり、したがってアドレス信号へ〇〜Ａ。

のｊ直いかん憂こかかわらずアクセス線１０〜ｇｔｓが
・Ｏ′信号となる。一方、クロック信号ＣＩ、Ｋが′１
′の場合はアドレス信号へ〇〜Ａ、がＮ０ｆｔゲ一ト回
路Ｇｏ％Ｇ、５によってデコードさイア、アドレス・信
号Ａ０〜人、によって、沢−選択さむ、たゲート回路Ｇ
ｉ（０＜ｉ≦１５）からデコート信号Ｓｉが出力され、
アクセスＨｚ＋を介して同期式メモリＭに供給さｎ、る
。すなわち、たとえばアドレス信号Ａ０〜Ａ３が’ｏ、
ｏ、ｏ、ｏ’の揚１は、ＮＯＲゲート回％ＧｏのｐＥｌ
ｌｌＩｌｌｏｏ、ＩＩＩｏａがいずれもオフとなる。し
たがって反転クロック信号ＣＩ、Ｋが１０′になると電
源供給端１へ供給されている正′亀圧ＶＤＤがＦＥＴ−
Ｔｏｐを介して出力され、ｌ″のデコード信号Ｓ０とし
て同期式メモリＭに供給される。一方、この場合Ｎ０Ｉ
Ｌゲート回路Ｇ、ＩＣ，ｊ６イテハＦＥＴ、’ｒ１゜カ
、ＮＯＲ／７’−）回路Ｇ！においてはＰＨＴｌｔが・
・・・・・ＮＯＩｔアゲート路Ｇ３．においては、”＋
１１０〜Ｔｌ１ｌがいず０．もＯＮとなり、デコード信
号８１〜ＳＩ、はいずれも０・（Ｆｔ号となる。すなわ
ち゛アドレス信号Ａ０〜Ａ。

がｏ、ｏ、ｏ、ｏ’の場合は、デコード信号Ｓ。

のみが“１′倍号となる。同様にアドレス信号Ａ。

〜Ｎ、が・０，０，０．１’の堝倉はデコード信号Ｓ、
のみが、・・・・・・１，１，１，１″の場合はデコー
ドイざ号Ｓ□のみが゛１′信号となる。なお第２１’ｉ
’ｌｌこは上述した動作の一例を示すタイムミングチャ
ートを示す。図（こおいて、（イ）は反転クロ・ンク信
号ＣＬＫの、＠〜（ホ）はアドレス信号Ａ６〜Ａ。

の、（へ）はデコート信号Ｓ０の、（ト）はデコード信
号５Ｉｌｌの各波形例を示している。

ところで、上＋ＩＢの動作にぢいて、ＦＢ’ｌ’、’Ｉ
’ｏ。

〜Ｉ１１．．ｐは當蛋こオン状態にあるから、Ｆ”ｈｉ
Ｔ・＋ｒ、ｃ〜’ｒ、、Ｃ１こは反転クロック信号ＣＬ
Ｋが・１・１こなる吊に電流が流ｎ、る。またｌ、Ｎｇ
Ｉｌｌ、Ｔｏｏ〜’ｖｏｓのうち少くともどれか１つの
ＦＩＪＴは、アドレス信号Ａ０〜Ａ、がｏ、ｏ、ｏ、ｏ
νのとき以外オンとなり、オンのｌｉ’ＨＴｌこはｌｉ
’Ｉ！３Ｔ−Ｔ６ｐを介して・電流が流れる。同様に、
ＦＥＴ、Ｔ１０〜′ｖ１．のうち少くともどれか１つの
ＦＥＴは、アドレスイき号Ａｏ−Ａ、が、’ｏ、ｏ、ｏ
、ｉ’のとき以外オンとなり、オンの１！″、６１％こ
はＦＢＴ・′ｖＩｐを介してＷ流が流れ・・・・・・Ｆ
ＥＴ・Ｔ’ｓ。〜Ｔｔｓｓのうち少くきもど右、か１つ
のＦＥＴはアドレスぼ号Ａ０〜Ａ３が”１，１，１．１
’のとき以外はオンとなり、オンのＦＥＴにはＦ’Ｅ’
ｆ’−Ｔい、を介して電流が流れる。すなわち、アドレ
ス信号Ａ０〜Ａ３によりて択一選択されたＮＯＲゲート
回路（）最（こおいてはＦ’ｈｉＴ−Ｔｉ０〜Ｔｉ、は
いずれもオフとなっておりｐＢｒ１＋・＋１ｔｐの電流
はアクセス線ｌｉに供給されるが、他のゲート回路ａｊ
（ｊ”ｒｉ）ｊＣオイテハＦ）ｌ、Ｔ、Ｔｊ、〜Ｔｊ、
０）つち少くともどれか１つのＰＥＴがオンとなり、Ｆ
Ｅ’ｌ’、Ｔｊｐを介してｌｉｔ流が流れ無駄な′畦カ
消費が行われていることになる。

この発明は、上記の事情蚤こ鑑み、消費′成力の低減を
図ったアドレスデコーダ回路を提供するもので、アドレ
スデコーダ回路内の各ゲート回路が、■−４１が接地さ
れ、情倍択−選択されたときのみＯＦＦとなる第１の回
路と、 ■一端が゛−源供給端に接続され、前記択一選択された
ときのみＯＮとなる第２の回路と、■前記＠１の回路と
第２の回路の各他端の共通接続点と嚇番りロックイ＝号
の供給端との間に介挿されたコンデンサと、 ■前記共通接続点のｔ位が前記電源電圧を超えたときＧ
Ｃ−４！ＦｔＦデコ一ド信号を出力する出力回路と、 からなることを特徴とする。

以下、図面を参照して本発明の詳細な説明する。

第３図は本発明（こよるアドレスデコーダ回路の第１の
実施例の構成を示す回路図であり、図において第１図の
各部１こ対応する部分εこは同一の符号を付しである。

この図において、Ｆｉ３Ｔ−Ｔｏ。〜’ｌ’ｏｌｅ’１
１０〜Ｔｌ３”・”’Ｔ１６ｏ〜”’１１１３は谷々ｓ
１の回路ＢＯｐ”Ｉ””１Ｂを構成している。また、Ｉ
ＩＥＴ、Ｔ、Ｔｌ１ｌ、Ｔ、、、川、、Ｔ、、ｏ〜Ｇｏ
ＯＲｚ、、１０ Ｔｏｍｓト各ｋ５ｇｆｆ、Ｋｔｋ’ＭＴＴｏ＋〜ＴＯ？
＊Ｔ＋ａ〜Ｔ１？・・・・・・Ｔｌｍ４〜”’Ｉｌｌ？
が設けられ、その各ゲートハ対ヲナすＦＥＴ−Ｔｏｏ〜
１１１ｏｓ、Ｔｔｏ〜Ｔ、３・・・・・・Ｔｔｓｏ”Ｔ
ｔｓｓの各ゲートが接続されているアドレス線ａＯ”’
−”ｌｅ”Ｏ〜ｉ、の反転１す１１（すなわちアドレス
線ａ０に対してｉ。等）に接続されている。またＦＢ’
Ｔ’Ｔｏ４〜’１０’ｌｔＴ１４〜Ｔ１．・・・・・・
Ｔ１１４〜”ｔｓｖは各々直列に接続さね第２の回路Ｄ
Ｏ＝ＤＩ”””Ｄｔｓを構成し、ｉｒＥ’Ｉ’。

ＴｏｖｔＴ１？・・・ＴＩＩＩ？の各ドレインは電源供
給端子１ｔｃＭ？＆サレ、ＦｇＴＴｏ４ｍ”＋４−・”
”’１１４０）各ソースは共通接続点に０、に、・・・
・・Ｋｌｓに各々接続されている。また、共通接続点Ｋ
ｏ、に１・・・・・・Ｋｌｓとクロック信号ＣＬＫの供
給端２との間１こはコンデンサＣｏ、Ｃ，・・・・・・
Ｃ１，が介挿されている。

さらに、ＦＥＴ、Ｔ、ｑ、Ｉｌｌ、ｑ、、、Ｉｌｌ、、
ｑの各ゲートは共通接続点に０、に、・・・・Ｋ、ｓに
、各ドレインはクロック信号ＣＬＫの供給端２に、各ソ
ースは。

）ＮＥＴ・Ｉｌｌ、、、Ｉｌｌ、、、、、Ｔ、、の各ド
レインとアクセス巌ｌｏ、ｌｔ・・・・・・ｌＩＩ＋４
こ各々接続されている。

才だ、ＦｇＴ、Ｔ、、、Ｔ、、、、、、、、Ｔ、、ｔの
各ゲートは反転クロック信号ＣＬＫの供給端に接続され
、各ソースは接地されている。そして、ＦｇＴ（Ｔ６ｑ
ｇＴｏ’）ｔ（ＴＩｑ＃＋１１．）・、・、、、（ＴＨ
＠Ｑｔ′ｖ＋ｓ）は各々出力回路を構成している。なお
、第３図の回路に使用されているＦＩＴはすべてエンハ
ンスメント型である。

次に第４図のタイミングチャートを参照して、本実施例
の動作を収明する。今、第４図誓こ示す時劾ｔ０におい
て、同図（イ）〜（ホ）に示すようにアドレス信号Ａ０
〜人、がすべて′０１になりＮＯＲゲート回路Ｇ０が択
一選択さむ１、かつクロック信号ＣＬＫがｗＯ′【こな
りたとすると、９４３図に示す第１の回路Ｂ０内のＦＥ
Ｔ・Ｔｏ。〜Ｔ０８はすべてオフとなり、共通接続点Ｋ
Ｏはアースから切り離される。一方、＠２の回路Ｄｏ内
のｐｇ’ｒ、’ｒ０．〜１１１゜、はすべてオンとなり
、共通接続点Ｋｏは回路Ｄ０を介して醒源供給端１に接
続される。このとき各Ｆｈｉ’ｌ’、’ｌ’０．〜ｌ１
１０．においては、各ゲートとソース間にスレッショー
ルド電圧ＶＴＨが生じるが、各ゲートには電源電圧ｖＤ
Ｄと等しいｆＣ圧を有する信号Ａｏ−Ａ、が印加さむて
いるので、■ｙｇＴＴ０４〜１１ｏ、の各ソースーＩｆ
Ｌ位はＶＤＤ−ＶＴＲとなり、共通接続点ＫＯには回路
り。を介して一定電圧、 Ｖｏ＝ＶＤｏ−ＶＴＲ−−−−・・叩・−（１）が供給
される。このとき、クロックイぎ号ＣＬＫは０ボルトで
あるからコンデンサｃｏは電圧Ｖｏｉで充電され、共通
接続点に０の電位ｖ０はＶｏとなり（同図（へ））、Ｆ
ＥＴ−’ｒｏｑはオンになる。ところで、ＦＥＴ、Ｔｏ
ｑのドレイン（こはクロック信号ＣＬＫが供給されてい
るから、ドレインは０ボルトとなりデコード信号Ｓ０は
１０′である。

次に、時刻ｔ１に至り、クロック信号ＣＬＫが′１＃に
なると、同一（へ）に示すようｆｃ電位ｖ０はクロック
信号ＣＬＫの電圧ＶＯＬＫとコンデンサＣ０ノ充ｉ［圧
Ｖｏ）和ｃｌｙ＠圧、 Ｖ０＝Ｖｏ＋Ｖａｔ、ｘ−−−−・−−−−−−−（２
）となる。この（２）式に（１）式を代入すｔｌばｖ、
＝ＶＤＤ−ＶＴＨ＋ＶＯＬＫ−・−・・−・・（３）な
る式が得られる。この（３）式において、電圧ＶＴＨは
電圧ＶｏｔＫより小であるところから、Ｖｏ＞ＶＤＴ）
・・・・・・・・・・・・・・・（４）なる関係が得ら
れる。すなわち、ＦＥＴ−Ｔｏ、はクロック信号ＣＬＫ
が１′（こなると逆バイアスされ、回路Ｄ０はオフ状卵
になり、コンデンサＣＯの両端電圧は■０に保たれ、ク
ロック信号ＣＬＫが１＃の間、電位ｖ０は電源ｖＬＦＥ
Ｖｎｎを超えた上り己の一定（直にイ呆たＶる。また、
この間ＦＥＴ・Ｔｏ、はオンで、Ｉ＋”１３Ｔ−Ｔｏｒ
は信号ＣＬＫによってオフとなるから、電圧ＶＯＬＫが
Ｆ’ＥＴ−Ｔｏｑを介して出力さｆｉ、’１’のデコー
ド信号ＳＯがアクセス線１０に供給される。そして時刻
ｔ、にクロック信号Ｃ１，ＫがＯ″（こなるまでこの状
態が続くＯ 次に時刻ｔ、において、クロック信号ＣＬＫが・Ｏ′倍
信号なり、またこのときアドレス信号Ａ０のみが１１′
信号になったとする。この場合、ＩＴ・ｌ１ｌｏｏがオ
ンになり、これ番こよってコンデンサＣ０は放電されて
′電位ｖ０は０ボルトになる（同図（へ））。

才た、ＦＥＴ、Ｔｏｑはオフ、ＴＩ）ｃはオンとなりデ
コード信号Ｓ０は一〇・信号になる。一方、アドレス信
号Ａ０のみが５トイに号になると、ＮＯＲゲート回路Ｇ
、の第１の回路Ｂ、はオ°フ、第２の回路り、はオンと
なり、コンデンサＣ１は′電圧Ｖ。

に充電される（第４図（ト））。そして時刻ｔ、に至り
、クロック信号ｃＬＫが１・信号になると上記と同様に
して１″のデコード濡号Ｓ、が出力されアクセスＭらに
供給さｔする（同図（ト））。

以下同様にして、アドレス信号Ａ０〜Ａ、が０，０．ｉ
、Ｏ″のときはＮＣ３Ｒゲ一ト回路Ｇ。

が、’０，０，１．１″のときはＮ０Ｉｔゲ一ト回路Ｇ
ｓブ＋Ｌ−・−・’１、１、１、１’のときはＮＯＲゲ
ート回路Ｇ４が各々択一選択さｎ２、選択されたＮＯＲ
ゲート回路Ｇｉからは１＃のデコード債号８ｉが出力さ
れアクセス線ｌｉに供給される。なお、第４図（ホ）、
（す）にはＮＯＲゲート回路Ｇ、、、Ｇ、。

における電位ｖ１４＋ｖｌｌｌｌデコード信号Ｓ１４＃
Ｓ１５の波形を示す。

ところで、例えば時刻ｔ０〜ｔ、の間にＮ０ｊＬゲ一ト
回路Ｇ。ｌこおいてＰＥＴ・ｌ１１０゜〜’Ｉ”ｏｔに
流れる１１Ｌ流を考えろと、まず、時刻ｔ０のときコン
デンサＣ８を充電する電流が回路Ｄ０を介して流れ、充
鼠後時刻ｔ、までＦＥＴ−’Ｌ’。。〜’Ｉ’ｏｙには
電流はｉ：ｎ、ない。そして、時刻ｔ！においてＦ’Ｅ
Ｔ・Ｔｏｏがオン（こなると（すなわち回路Ｂ０がオン
（こなると）これを介してコンアン→Ｊ’Ｃｏの放電電
流が流れる。このように、択一選択されたＮＯＲゲート
回ｔＪ！ｒ（）。に流石、も電流は、アクセス＃ｉｌｌ
。

（こ供給さむ）る耐、流を除けばコンデンサＣ０の充放
′ｔｗ流だけである。一方、この間、ＮＯＲゲート回路
０１〜Ｇ、Ｉｌ内に流れる電流を考える七、まず、帖２
の回路１）、、Ｄ、・・・Ｉ）ｔｓは為にオフであり、
電流は流れない。また、第１の回路Ｂ、、Ｂ、・・・Ｂ
１．はオンであるが、第２の回路り、、Ｄ、・・・・・
。

Ｂ７．とコンデンサＣ，，Ｃ，・・・Ｃｔｓによりて′
シ流路をたち切られるため、連続的に電流が流れること
はなく、ただクロック信号ＣＬＫが・１・、・Ｏ・と変
化する毎にコンデンサＣＩｍ”ｔ””Ｉｓの充放電′電
流が流れるだけである。ところで、これらの充放電電流
はコンデンサＣ０〜Ｃ，ｓＱ）頭を小さくとれば低い値
に抑えることができるので、上述したＮＯＲゲート回路
回路−０〜Ｇ１こよって消費１＜力の低減化を図ること
ができる。

また、ＮＯＲゲート回路Ｇｉ（１≦ｉ≦１５）が４、’
ｆｆ−選択された場合も上記と同様のΦｂ作が行わわ、
各Ｎｏ几ゲート回路００〜Ｇ、。で消費されるｔＦ力は
コンデンサＣ０〜Ｃ４の充放′を毬ＴＩ１．＋５ｆｆ、
ｉこよろものだけである。

次ｌこ、笛５図は、本発明の第２の実砲例の構成を示す
回路図であり、＠３図（こ示すり１１の実施例の回路を
簡単化したものであり、第３１ν（の各部番こ対応する
部分１こは同一の符号を付しである。この回路が第１の
実施例と異なる点は第１の回路Ｂ０Ｂ１””Ｉｆｉと第
２の仲１路Ｄｏ、Ｄ、、、、ｌ）、の構成方法である。

まず、Ｎｏ）ｔ、ゲート回路Ｇ０についてみるならば、
第１の回路Ｂ０はＦｈ３Ｔ、Ｔｏ。〜Ｔ。、と、）ＩＥ
Ｉｒ、Ｔｏｏ、Ｉｌｌ、、ノ各トレインｔｕｌｉｃ介挿
すｔｌ、り１ｉ”ｈＴ、Ｔ、、とによって構成され、第
２の回路り。

は第１の実施レリと同様にＴＯ４〜Ｔｏｙによって構成
されている。すなわち、ＦＥＴ、ＴＯ，が第１の回路Ｂ
６と第２の回路Ｄ０とに共通に使われている。

次Ｉこ、ＮＯＲゲート回路（）、内の第１の回路Ｂ、４
゜はＦＥＴ、Ｔ０１〜Ｔ０３、Ｔ１０、およびＴ０１と
Ｔ１０のドレイン間）こ介挿されたＮＥＴ−Ｔ、４と１
こよりて構成され、第２の回路Ｄ１はＦＥＩｌｌ、Ｔａ
ｓ〜Ｔｏ、および’Ｉ’１．ｔこよって構成されている
。すなわち、ＮＯ几ゲート回路Ｇ０とＧ、において、Ｆ
ｇＴ・１１１０、〜ＴＱ３＊Ｔ０！１〜Ｔｏｖを共通使
用することによす、第３図ｔｃａけるＦＥＴ・Ｔ■〜Ｔ
１ｓ＃′ｒｉｓ〜ＴＩＴを省略し、回路の蘭学化を実現
してｌ、Ｍる。

また各ゲート回路のペア、（Ｇｓ−Ｇｓ）−（Ｇ４゜Ｏ
Ｓ）・・・・・・（Ｇ、、、（ｊ、、）についても同様
に構成されている。そして、この回路の動作は第１の実
施例の動作と全く同様なのでその説明を省略する。

以上説明したよう（こ、この発明は、一端がクロック信
号の供給端に接続されているコンデンサと、このコンデ
ンサの他端に共通接続されている第１の回路、第２の回
路および出力回路とから構成され、その消費電力は前記
コンデンサの充放電に消費される電力のみであるので、
消費電力の大１隅な低減を図ることができる。

【図面の簡単な説明】 第１図は従来のアドレスデコーダ回路の一構成例を示す
回路図、第２図は同アドレスデコーダ回路の各部の動作
を示すタイミングチャート、給３図は本発明の第１の実
施例の構成を示す回路図、第４図は同実施例の各部の動
作を示すタイミングチャート、第５図は本発明の糖２の
実施例の構成を示す回路図である。 １・・・・・・電源供給端、２・・・・・・クロック信
号ＣＬＫの供給端、ａ０〜ａ、、ａ０〜ｉ３・・・・・
・アドレス線、ＡＯ〜Ａ、、ＡＯ〜Ａ３・・・・・・ア
ドレス信号、Ｂ０〜ＢＩｌｌ・・・・・・第１の回路、
ＣＯ””ＩＩ・・・・・・コンデンサ、ＣＬＫ・・・・
・・クロックイぎ号、Ｄｏ〜Ｉ）、Ｓ・・・・・・第２
の回路、Ｇｏ、Ｇ１．、、、、、、ＮＯＲゲート回路、
Ｋｏ％に、。 ・・・・・・共通接続点、１Ｏ−Ａｌｔｓ・・・・・・
アクセス線、Ｓ。 〜Ｓｌ・・・・・・デコード信号、ｖＯ＝ｖ１１・・・
・・共通接続漬に０〜に１．の電位、ＶＤＤ・・・・・
電源電圧Ｏ出願人日本楽器製造株式会社 第４ＦＩｔＪ −５６５−

Claims (1)

1. 【特許請求の範囲】 入力端子がアドレス線に接続され、出力端子がアクセス
   線に接続されているゲート回路からなり、前記アドレス
   線を介してクロック信号と同期して供給さｔするアドレ
   ス信号によって択一選択されたゲート回路からデコード
   信号が出力され、このデコード信号がアクセス線を介し
   て同期式メモリに供給されるように１１１￥成されたア
   ドレスデコーダ回路において、前記ゲート回路が、 ■一端が接地され、前記択一選択されたときのみＯＦＦ
   となる第１の回路と、 ■一端が電源供給端に接続され、前記択一選択されたと
   きのみＯＮとなる第２の回路と、■前記第１の回路と第
   ２の回路の各他端の共通接続点とｆ３ｉｌ記クロック信
   号の供給端との間に介挿さ０．たコンデンサと、 ■前記共通接続点の電位が前記１を原電圧を超゛えたと
   きに前記デコード信号を出力する出力回路と、 からなることを特徴とするアドレスデコーダ回路。