JPS6379411A - ラツチ回路 - Google Patents
ラツチ回路Info
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- JPS6379411A JPS6379411A JP61225370A JP22537086A JPS6379411A JP S6379411 A JPS6379411 A JP S6379411A JP 61225370 A JP61225370 A JP 61225370A JP 22537086 A JP22537086 A JP 22537086A JP S6379411 A JPS6379411 A JP S6379411A
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- JP
- Japan
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- fets
- signal
- channel
- reset
- latch circuit
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- Pending
Links
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラッチ回路に関し、特にセットまたはリセット
ができ、ダイナミック動作するラッチ回路に関する。
ができ、ダイナミック動作するラッチ回路に関する。
相補型のクロックドインバータが、その出力保持機能を
利用してダイミック動作するラッチ回路に用いられてお
シ、これにセット用ＦＥＴまたはリセット用ＦＥＴを付
加してセット付またはリセット付のラッチ回路が作られ
ている。
利用してダイミック動作するラッチ回路に用いられてお
シ、これにセット用ＦＥＴまたはリセット用ＦＥＴを付
加してセット付またはリセット付のラッチ回路が作られ
ている。
第２図は、従来のかかるラッチ回路の第一の例を示す回
路図である。
路図である。
第２図に示す従来例はセット付であり、ＦＥＴ１１１２
・５・４からなる相補型のクロックドインバータ２１と
、ＦＥＴ７・８からなる相補型のインバータ２２と、セ
ット用のＦＥＴ６ とを備えて構成されている。
・５・４からなる相補型のクロックドインバータ２１と
、ＦＥＴ７・８からなる相補型のインバータ２２と、セ
ット用のＦＥＴ６ とを備えて構成されている。
以下の説明において、電源端子ＶＤＤ （Ｄｉ位が電
源端子ＶＳＳ の電位よシ高いとし、各信号の電位が
電源端子ＶＤＤ の電位（に近い電位）である状態を
Ｈ，電源端子Ｙｓｓ の電位（に近い電位）である状
態をＬということにする。
源端子ＶＳＳ の電位よシ高いとし、各信号の電位が
電源端子ＶＤＤ の電位（に近い電位）である状態を
Ｈ，電源端子Ｙｓｓ の電位（に近い電位）である状
態をＬということにする。
セット信号ＳがＬである場合、ＦＥＴ６はオフでおり無
視できるから、クロック信号φがＨ，したがってクロッ
ク信号φがＬである期間（以下非保持期間という）にお
いては入力データ信号りと出力データ信号Ｑとは一致し
、クロック信号φがＬである期間（以下保持期間という
）においてはクロックドインバータ２１が非保持期間か
ら保持期間に変化した時点での出力の状態を保持し絖け
るので出力データ信号Ｑの状態もこの時点での入力デー
タ信号りの状態を保持し続ける。すなわち、この場合、
第２図に示す従来例は、クロック信号φの立下シで入力
データ信号りをラッチし、φ＝Ｌである間保持し絖ける
通常のラッチ回路として動作する。
視できるから、クロック信号φがＨ，したがってクロッ
ク信号φがＬである期間（以下非保持期間という）にお
いては入力データ信号りと出力データ信号Ｑとは一致し
、クロック信号φがＬである期間（以下保持期間という
）においてはクロックドインバータ２１が非保持期間か
ら保持期間に変化した時点での出力の状態を保持し絖け
るので出力データ信号Ｑの状態もこの時点での入力デー
タ信号りの状態を保持し続ける。すなわち、この場合、
第２図に示す従来例は、クロック信号φの立下シで入力
データ信号りをラッチし、φ＝Ｌである間保持し絖ける
通常のラッチ回路として動作する。
セット信号ＳがＨである場合、入力データ信号Ｄ・クロ
ック信号φの状態に無関係にインバータ２２０入力がＬ
になり、出力データ信号ＱはＨになる、すなわちセット
される。
ック信号φの状態に無関係にインバータ２２０入力がＬ
になり、出力データ信号ＱはＨになる、すなわちセット
される。
以上、第２図に示す従来例がセット付のラッチ回路とし
て、動作することを説明した。
て、動作することを説明した。
さて、第２図に示す従来例は、非保持期間で、しかも入
力データ信号りがＬであるときにセットすると、ＦｇＴ
ｌ・２・６が同時にオンになるので電源端子ＶＤＤ・Ｖ
Ｂ２間に貫通電流が流れるという欠点がある。また、こ
のとき確実にセットするためにＦＥＴ５ を大きいＦＥ
Ｔにしなければならないという欠点もある。
力データ信号りがＬであるときにセットすると、ＦｇＴ
ｌ・２・６が同時にオンになるので電源端子ＶＤＤ・Ｖ
Ｂ２間に貫通電流が流れるという欠点がある。また、こ
のとき確実にセットするためにＦＥＴ５ を大きいＦＥ
Ｔにしなければならないという欠点もある。
第３図は、従来のラッチ回路の第二の例を示す回路図で
ある。
ある。
第３図に示す従来例は第２図に示す従来例の上記欠点を
解決したものであシ、第２図に示す従来例にＮＯＴ回路
３１・３３ とＮＡＮＤ回路３２とを付加して構成され
ている。
解決したものであシ、第２図に示す従来例にＮＯＴ回路
３１・３３ とＮＡＮＤ回路３２とを付加して構成され
ている。
ＮＯＴ回路３１はセット信号Ｓを入力する。
ＮＡＮＤ回路３２はＮＯＴ回路３１出力とクロック信号
φとを入力しクロック信号φ１ を出力する。
φとを入力しクロック信号φ１ を出力する。
ＮＯＴ回路３３はクロック信号φ１ を反転してクロッ
ク信号φ１を出力する。クロック信号φ１・φ１をＦＥ
Ｔ２−５ のゲートに入力する。
ク信号φ１を出力する。クロック信号φ１・φ１をＦＥ
Ｔ２−５ のゲートに入力する。
セクト信号ＳがＬであればφ葛＝φ、φｌ＝φとなるか
ら、第３図に示す従来例は第２図に示す従来例とまった
く同様にラッチ回路として動作する。
ら、第３図に示す従来例は第２図に示す従来例とまった
く同様にラッチ回路として動作する。
セクト信号ＳがＨでおｎば、クロックイ台号φに無関係
にφ１＝Ｉｌｔ φ、＝Ｈとなるから、ＦＥＴ２がオフ
になｊ）、ＦＥＴ６によるセット動作によって貫通電流
が流れることはない。
にφ１＝Ｉｌｔ φ、＝Ｈとなるから、ＦＥＴ２がオフ
になｊ）、ＦＥＴ６によるセット動作によって貫通電流
が流れることはない。
以上説明したように第３図に示す従来例は、第２図に示
す従来例の欠点を解決してはいるが、回路規模が大きく
なシ高価になるという欠点がある。
す従来例の欠点を解決してはいるが、回路規模が大きく
なシ高価になるという欠点がある。
第２図に示す従来例からＦＥＴ ６を取除き、電源端子
ＶＤＤ とクロックドインバータ２１の出力端との間
にｐチャンネルのＦＥＴを付加すれば、このＦＥＴのゲ
ートに入力するリセットｉ号ＲがＬのとき出力データ信
号ＱがＬになるリセット付の２ツテ回路になる。このラ
ッチ回路は、非保持期間でしかも入力データ信号りがＨ
であるときリセットすると貫通電流が流れるという、第
２図に示す従来例と同様な欠点がある。また、このラッ
チ回路ＫＮＯＴ回路・ＮＡＮＤ回路を各１個付加して、
第３図に示す従来例と同じようにリセット時に貫通電流
の流れないリセット付のラッチ回路を得ることもできる
が、やは９回路規模が大きくなる。
ＶＤＤ とクロックドインバータ２１の出力端との間
にｐチャンネルのＦＥＴを付加すれば、このＦＥＴのゲ
ートに入力するリセットｉ号ＲがＬのとき出力データ信
号ＱがＬになるリセット付の２ツテ回路になる。このラ
ッチ回路は、非保持期間でしかも入力データ信号りがＨ
であるときリセットすると貫通電流が流れるという、第
２図に示す従来例と同様な欠点がある。また、このラッ
チ回路ＫＮＯＴ回路・ＮＡＮＤ回路を各１個付加して、
第３図に示す従来例と同じようにリセット時に貫通電流
の流れないリセット付のラッチ回路を得ることもできる
が、やは９回路規模が大きくなる。
以上説明したようにダイナミック動作するセット付また
はリセット付の従来のラッチ回路は、回路規模を小さく
しようとするとセット時またはリセット時に貫通電流が
流れることがら少消費電力が増大するという欠点がろシ
、貫通電流が流れないようにしようとすると回路規模が
大きくなって高価になるという欠点がある。
はリセット付の従来のラッチ回路は、回路規模を小さく
しようとするとセット時またはリセット時に貫通電流が
流れることがら少消費電力が増大するという欠点がろシ
、貫通電流が流れないようにしようとすると回路規模が
大きくなって高価になるという欠点がある。
本発明の目的は、上記欠点を解決して回路規模を大きく
することなく貫通電流を流れなくすることができるラッ
チ回路を提供することに６る。
することなく貫通電流を流れなくすることができるラッ
チ回路を提供することに６る。
本発明のラッチ回路は、第一導電型のチャンネルの第一
〜第三〇ＦＢＴと、前記第一導電型とは異なる第二導電
型のチャンネルの第四〜第六のＦｇＴとを備え、前記第
一〜第三〇ＦＥＴを電源の第一の端子と状態保持接点と
の間に任意の順に直列接続し、任意の順に直列接続した
前記第四・第五〇ＦＥＴと前記第六のｌ’ Ｅ Ｔと？
前記電源の第二の端子と前記状態保持接点との間に並列
接続し、前記第−拳第四〇ＰＥＴのグー）Ｋ入力データ
信号を、前記第二・第五のＦ Ｄ ’Ｉ’のいずれか一
方のゲートにクロック信号を、他方のゲートに前記クロ
ック信号の反転信号を、前記第三・第六〇ＦＢＴのゲー
トにセット信号またはリセット信号のいずれか一方を入
力して構成される。
〜第三〇ＦＢＴと、前記第一導電型とは異なる第二導電
型のチャンネルの第四〜第六のＦｇＴとを備え、前記第
一〜第三〇ＦＥＴを電源の第一の端子と状態保持接点と
の間に任意の順に直列接続し、任意の順に直列接続した
前記第四・第五〇ＦＥＴと前記第六のｌ’ Ｅ Ｔと？
前記電源の第二の端子と前記状態保持接点との間に並列
接続し、前記第−拳第四〇ＰＥＴのグー）Ｋ入力データ
信号を、前記第二・第五のＦ Ｄ ’Ｉ’のいずれか一
方のゲートにクロック信号を、他方のゲートに前記クロ
ック信号の反転信号を、前記第三・第六〇ＦＢＴのゲー
トにセット信号またはリセット信号のいずれか一方を入
力して構成される。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明のラッチ回路の第一の実施例を示す回
路図である。
路図である。
第１図に示す実施例はセット付であシ、電源端子ＶＤＤ
と接点１０１との間に直列接続されたｐチャンネル
のＦＥＴ １・３・２ と、接点１０１と電源端子ｖｓ
ｓ との間に直列接続されたｎチャンネルのＦＥＴ５−
４と、同じく接点１０１と電源端子ＶＳＳ との間に
接続されたｎチャンネルのＦＥＴ６と、電源端子ＶＤＤ
・ＶＳ２間に直列接続されたｐチャンネルのＦＥＴ７お
よびｎチャンネルのＦＥＴ８ とを備えて構成されてい
る。ＦＥＴＩ・４のゲートに入力データ信号Ｄｔ−，Ｆ
ＥＴ５ のゲートにクロック信号φを、ＦＥＴ２のゲー
トにクロック信号φの反転信号であるクロック信号φを
、ＦＥＴ３−６ のゲートにセット信号Ｓをそれぞれ
入力し、ＦＢ’ｒ７−８ のゲートを接点１０１に接
続する。ＦＥＴ７・８ の共通接点の電位を出力データ
信号Ｑとして外部へ出力する。
と接点１０１との間に直列接続されたｐチャンネル
のＦＥＴ １・３・２ と、接点１０１と電源端子ｖｓ
ｓ との間に直列接続されたｎチャンネルのＦＥＴ５−
４と、同じく接点１０１と電源端子ＶＳＳ との間に
接続されたｎチャンネルのＦＥＴ６と、電源端子ＶＤＤ
・ＶＳ２間に直列接続されたｐチャンネルのＦＥＴ７お
よびｎチャンネルのＦＥＴ８ とを備えて構成されてい
る。ＦＥＴＩ・４のゲートに入力データ信号Ｄｔ−，Ｆ
ＥＴ５ のゲートにクロック信号φを、ＦＥＴ２のゲー
トにクロック信号φの反転信号であるクロック信号φを
、ＦＥＴ３−６ のゲートにセット信号Ｓをそれぞれ
入力し、ＦＢ’ｒ７−８ のゲートを接点１０１に接
続する。ＦＥＴ７・８ の共通接点の電位を出力データ
信号Ｑとして外部へ出力する。
第１図に示す実施例は、第２図に示す従来例にＦＥＴ３
を付加したものになっておシ、セット信号ＳがＬの場
合ＦｇＴ３がオンになシ第２図に示す従来例とまったく
同じ回路になるから、この場合、第２図に示す従来例と
同じ動作をする。
を付加したものになっておシ、セット信号ＳがＬの場
合ＦｇＴ３がオンになシ第２図に示す従来例とまったく
同じ回路になるから、この場合、第２図に示す従来例と
同じ動作をする。
セット信号ＳがＨの場合、ＦＥＴ６ がオンにな多出力
データ信号ＱをＨにセットするが、こめ場合、ＦＥＴ３
がオフになるので、電源端子ＶＤＤ・ＶＳＩＩＩ間に貫
通電流は流れない。
データ信号ＱをＨにセットするが、こめ場合、ＦＥＴ３
がオフになるので、電源端子ＶＤＤ・ＶＳＩＩＩ間に貫
通電流は流れない。
以上説明したように第１図に示す実施例は、セット付の
ラッチ回路として動作し、第２図に示す従来例にただ一
つのＦＥＴ３を付加したのみで貫通電流が流れないよう
にしている。
ラッチ回路として動作し、第２図に示す従来例にただ一
つのＦＥＴ３を付加したのみで貫通電流が流れないよう
にしている。
第４図は、本発明のラッチ回路の第二の実施例を示す回
路図である。
路図である。
第４図に示す実施例はリセット付であり、第１図に示す
実施例からｐｇ’ｒａ −６を取除き、ｎチャンネル０
ＦＢＴ９ とｐチャンネルのｒｇ’ｒｔ。
実施例からｐｇ’ｒａ −６を取除き、ｎチャンネル０
ＦＢＴ９ とｐチャンネルのｒｇ’ｒｔ。
とを付加して構成されている。ＦＥＴ９ はＦ’ Ｅ
Ｔ５５拳４１ｃ、ＦＢＴｌｏ は電源端子ＶＤＤとＦ
ＥＴ２拳５の共通接点との間にそれぞれ接続される。
Ｔ５５拳４１ｃ、ＦＢＴｌｏ は電源端子ＶＤＤとＦ
ＥＴ２拳５の共通接点との間にそれぞれ接続される。
ＦＥＴ９・１０のゲートにリセット信号Ｒ’を入力する
。
。
第４図に示す実施例は、リセット信号ＲがＨの場合ＦＥ
Ｔ９がオン、ＦＥＴｌ０ がオフになるので、この場合
、第１図においてセット信号ＳをＬにし六ときの回路と
まったく同じになシ、同じラッチ動作をする。
Ｔ９がオン、ＦＥＴｌ０ がオフになるので、この場合
、第１図においてセット信号ＳをＬにし六ときの回路と
まったく同じになシ、同じラッチ動作をする。
リセット信号几がＬの場合、ＦＥＴ１０ がオンになシ
接点１０１がＨになって出力データ信号ＱをＬにする、
すなわち、リセットするが、この場合ＦＥＴ９がオフに
なるので、入力データ信号Ｄ・クロック信号φが共にＨ
になシ、その結果ＦＥＴ４・５が共にオンになっても電
源端子ＶＤＤ ” ｖｓｓ間に貫通電流は流れない。
接点１０１がＨになって出力データ信号ＱをＬにする、
すなわち、リセットするが、この場合ＦＥＴ９がオフに
なるので、入力データ信号Ｄ・クロック信号φが共にＨ
になシ、その結果ＦＥＴ４・５が共にオンになっても電
源端子ＶＤＤ ” ｖｓｓ間に貫通電流は流れない。
以上説明したように第４図に示す実施例は、Ｌのリセッ
ト信号几によってリセットされるリセット付のラッチ回
路として動作し、従来のリセット付ラッチ回路にただ一
つのＦＥＴ９ を付加したのみで貫通電流が流れないよ
うにしている。
ト信号几によってリセットされるリセット付のラッチ回
路として動作し、従来のリセット付ラッチ回路にただ一
つのＦＥＴ９ を付加したのみで貫通電流が流れないよ
うにしている。
第５図は、本発明のラッチ回路の第三の実施例を示す回
路図である。
路図である。
第５図に示す実施例はセットおよびリセット付であシ、
第１図に示す実施例ＫＦＥＴ９・１０を付加して構成さ
れている。ＦＥＴ９−１０は、第４図におけるそれらと
同様に接続されている。
第１図に示す実施例ＫＦＥＴ９・１０を付加して構成さ
れている。ＦＥＴ９−１０は、第４図におけるそれらと
同様に接続されている。
第５図に示す実施例は、セット信号ＳがＬであシリセッ
ト信号ＲがＨである場合、ＦＥＴ ３・９がオンにな５
ＦＥＴ６・１０がオフになって通常のラッチ回路として
動作し、セット信号ＳがＨであると第１図に示す実施例
と同様にセットされ、リセット信号ＲがＬになると第４
図に示す実施例と同様にリセットされるので、セットお
よびリセット付のラッチ回路として動作する。Ｆｇ’Ｉ
’３−９により貫通電流が流匙ないようにしているのも
、第１図に示す実施例や第４図に示す実施例の説明で述
べたのと同様である。
ト信号ＲがＨである場合、ＦＥＴ ３・９がオンにな５
ＦＥＴ６・１０がオフになって通常のラッチ回路として
動作し、セット信号ＳがＨであると第１図に示す実施例
と同様にセットされ、リセット信号ＲがＬになると第４
図に示す実施例と同様にリセットされるので、セットお
よびリセット付のラッチ回路として動作する。Ｆｇ’Ｉ
’３−９により貫通電流が流匙ないようにしているのも
、第１図に示す実施例や第４図に示す実施例の説明で述
べたのと同様である。
第１図・第４図・第５図に示す各実施例において、接点
１０１の（充電されているか放電されているかの）状態
は保持期間中（セットまたはリセットされない限夛）保
持されてお、Ｑ、ＦＷ’ｒ７・８からなる出力段のイ、
ンバータは接点１０１に保持されている電荷を保存する
機能をも果している。
１０１の（充電されているか放電されているかの）状態
は保持期間中（セットまたはリセットされない限夛）保
持されてお、Ｑ、ＦＷ’ｒ７・８からなる出力段のイ、
ンバータは接点１０１に保持されている電荷を保存する
機能をも果している。
出力データ信号Ｑを受取る外部回路の入力端に電荷保存
機能があシ、しかも入力データ信号りと出力データ信号
Ｑとの対応関係が逆転してもよいならば、これら各実施
例におけるＦＥＴ７・８ はなくてもよく、接点１０１
の電位を出力データ信号となることもできる。
機能があシ、しかも入力データ信号りと出力データ信号
Ｑとの対応関係が逆転してもよいならば、これら各実施
例におけるＦＥＴ７・８ はなくてもよく、接点１０１
の電位を出力データ信号となることもできる。
以上詳細に説明したように本発明のラッチ回路は、ダイ
ナミック動作し構成の簡単な従来のセット付またはリセ
ット付のラッチ回路に第三〇ＦＥＴを１個（セットおよ
びリセット付の場合は２個）付加するのみで貫通電流を
流れないようにすることができるので、消費電力が小さ
いという効果があシ、また、回路規模が大きくならない
ので経済的であるという効果がある。
ナミック動作し構成の簡単な従来のセット付またはリセ
ット付のラッチ回路に第三〇ＦＥＴを１個（セットおよ
びリセット付の場合は２個）付加するのみで貫通電流を
流れないようにすることができるので、消費電力が小さ
いという効果があシ、また、回路規模が大きくならない
ので経済的であるという効果がある。
第１図は、本発明のラッチ回路の第一の実施例を示す回
路図、 第２図および第３図は、従来のラッチ回路の第一および
第二の例を示す回路図、 第４図および第５図は、本発明のラッチ回路の第二およ
び第三の実施例を示す回路図である。 １〜３・７・１０・・・・・・ｐチャンネルのＦＥＴ、
４〜６−８・９ ・・・・・・ｎチャンネルのＦＥ
Ｔ０１１：クロ、１クドイ〉バーク Ｚ２′イン
バータ箔Ｚ 図 ｔ／・Ｚ７．゛クロラフ信号 第５図 第６図
路図、 第２図および第３図は、従来のラッチ回路の第一および
第二の例を示す回路図、 第４図および第５図は、本発明のラッチ回路の第二およ
び第三の実施例を示す回路図である。 １〜３・７・１０・・・・・・ｐチャンネルのＦＥＴ、
４〜６−８・９ ・・・・・・ｎチャンネルのＦＥ
Ｔ０１１：クロ、１クドイ〉バーク Ｚ２′イン
バータ箔Ｚ 図 ｔ／・Ｚ７．゛クロラフ信号 第５図 第６図
Claims (1)
- 【特許請求の範囲】 第一導電型のチャンネルの第一〜第三のＦＥＴと、前記
第一導電型とは異なる第二導電型のチャンネルの第四〜
第六のＦＥＴとを備え、 前記第一〜第三のＦＥＴを電源の第一の端子と状態保持
接点との間に任意の順に直列接続し、任意の順に直列接
続した前記第四・第五のＦＥＴと前記第六のＦＥＴとを
前記電源の第二の端子と前記状態保持接点との間に並列
接続し、 前記第一・第四のＦＥＴのゲートに入力データ信号を、
前記第二・第五のＦＥＴのいずれか一方のゲートにクロ
ック信号を、他方のゲートに前記クロック信号の反転信
号を、前記第三・第六のＦＥＴのゲートにセット信号ま
たはリセット信号のいずれか一方を入力した ことを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225370A JPS6379411A (ja) | 1986-09-22 | 1986-09-22 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225370A JPS6379411A (ja) | 1986-09-22 | 1986-09-22 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6379411A true JPS6379411A (ja) | 1988-04-09 |
Family
ID=16828286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225370A Pending JPS6379411A (ja) | 1986-09-22 | 1986-09-22 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6379411A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016027329A1 (ja) * | 2014-08-20 | 2016-02-25 | 株式会社ソシオネクスト | 分周回路及び半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101113A (ja) * | 1984-10-24 | 1986-05-20 | Toshiba Corp | フリツプフロツプ回路 |
-
1986
- 1986-09-22 JP JP61225370A patent/JPS6379411A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101113A (ja) * | 1984-10-24 | 1986-05-20 | Toshiba Corp | フリツプフロツプ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016027329A1 (ja) * | 2014-08-20 | 2016-02-25 | 株式会社ソシオネクスト | 分周回路及び半導体集積回路 |
| US9900014B2 (en) | 2014-08-20 | 2018-02-20 | Socionext Inc. | Frequency dividing circuit and semiconductor integrated circuit |
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