JPS61269544A - バスタ−ミネ−タ - Google Patents
バスタ−ミネ−タInfo
- Publication number
- JPS61269544A JPS61269544A JP11148985A JP11148985A JPS61269544A JP S61269544 A JPS61269544 A JP S61269544A JP 11148985 A JP11148985 A JP 11148985A JP 11148985 A JP11148985 A JP 11148985A JP S61269544 A JPS61269544 A JP S61269544A
- Authority
- JP
- Japan
- Prior art keywords
- state
- channel mos
- mos transistor
- high impedance
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバスターミネータ、特にＭＯＳトランジスタの
論理回路で構成したバスターミネータに関する。
論理回路で構成したバスターミネータに関する。
（発明の技術的背景）
デジタルデータのパスラインは、一般にＨＩＩ状態とｉ
ｉ Ｌ ＋＋状態と“ハイインピーダンス″状態との３
つの状態をとる。バスターミネータは、パスラインがこ
の“ハイインピーダンス″状態にあるときは電圧レベル
が浮遊変動しないように“）ｌ ＩＩ状態か″′Ｌ″状
態かのどちらかにパスラインを固定する働きをする。
ｉ Ｌ ＋＋状態と“ハイインピーダンス″状態との３
つの状態をとる。バスターミネータは、パスラインがこ
の“ハイインピーダンス″状態にあるときは電圧レベル
が浮遊変動しないように“）ｌ ＩＩ状態か″′Ｌ″状
態かのどちらかにパスラインを固定する働きをする。
第２図に従来一般に用いられているパスターミネータの
回路図を承り。この例ではｃｐｕ ｉ ｏ。
回路図を承り。この例ではｃｐｕ ｉ ｏ。
とＲＡＭ２００との間に接続されたパスライン３００を
ターミネートする場合を一例として示す。
ターミネートする場合を一例として示す。
このパスターミネータは２つのＣＭＯＳインバータ回路
１０．および２０から構成され、両インバータ回路は互
いに逆向きとなるように並列接続され、一方の接続点が
パスライン３００に接続されている。インバータ回路１
０は、ＰチャネルＭＯＳトランジスタ１１とＮチャネル
ＭＯ’Ｓｔ−ランジスタ１２とから構成されている。両
トランジスタのゲート同士おＪ：びドレイン同士がそれ
ぞれ接続され、インバータの両端子を構成している。ま
た、トランジスタ１１のソースには電源Ｖ。、が、１〜
ランジスタ１２のソースには接地点が、それぞれ接続さ
れ、両トランジスタの動作電力を供給している。インバ
ータ回路２０はＰチャネルＭＯＳトランジスタ２１とＮ
チャネルＭＯＳトランジスタ２２とから構成され、電気
的接続関係はインバータ回路１０と同様である。
１０．および２０から構成され、両インバータ回路は互
いに逆向きとなるように並列接続され、一方の接続点が
パスライン３００に接続されている。インバータ回路１
０は、ＰチャネルＭＯＳトランジスタ１１とＮチャネル
ＭＯ’Ｓｔ−ランジスタ１２とから構成されている。両
トランジスタのゲート同士おＪ：びドレイン同士がそれ
ぞれ接続され、インバータの両端子を構成している。ま
た、トランジスタ１１のソースには電源Ｖ。、が、１〜
ランジスタ１２のソースには接地点が、それぞれ接続さ
れ、両トランジスタの動作電力を供給している。インバ
ータ回路２０はＰチャネルＭＯＳトランジスタ２１とＮ
チャネルＭＯＳトランジスタ２２とから構成され、電気
的接続関係はインバータ回路１０と同様である。
このような構成にＪ：リバスターミネータとしての機能
を行うことができる。即ち、パスライン３００が“’
ｌ−１”状態あるいは″゛Ｌ′′Ｌ′′状態合には、パ
スターミネータ回路はパスライン３００の状態には何ら
影響を与えず、゛ハイインピーダンス″状態である場合
には、１１ ＥＩ Ｉ＋状態または゛Ｌ″状態のどちら
かに固定する。例えば“ハイインピーダンス″状態にな
ったときに、ノードａがたまたま“トド′状態であれば
、インバータ回路１０ににつてノードｂは“Ｌ″状態な
り、更にインバータ回路２０によってノードａは“′Ｈ
′′状態に固定される。
を行うことができる。即ち、パスライン３００が“’
ｌ−１”状態あるいは″゛Ｌ′′Ｌ′′状態合には、パ
スターミネータ回路はパスライン３００の状態には何ら
影響を与えず、゛ハイインピーダンス″状態である場合
には、１１ ＥＩ Ｉ＋状態または゛Ｌ″状態のどちら
かに固定する。例えば“ハイインピーダンス″状態にな
ったときに、ノードａがたまたま“トド′状態であれば
、インバータ回路１０ににつてノードｂは“Ｌ″状態な
り、更にインバータ回路２０によってノードａは“′Ｈ
′′状態に固定される。
パスターミネータの目的は前述したように、パスライン
が″゛ハイインピーダンス″状態なったときに、パスラ
インをどちらかの状態に固定するものである。ところが
従来のパスターミネータは、パスラインが“ハイインピ
ーダンス″状態にある° ときのみでなくイネーブル時
、即ち、ＩＩ Ｈ＋＋状態または゛Ｌ′′状態にある時
にも動作するという欠点がある。これはイネーブル時に
は常に不要な電流が流れていることになり、またパスラ
インからの入力がなまった場合には、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯ８Ｉ−ランジスタとが同
時にＯＮとなり、電源Ｖ、。から接地点へ大きな電流が
流れることになり、電力消費が多くなるという弊害を生
ずる。このような電流値を抑制するためには、両トラン
ジスタのＯＮ抵抗を大きくする方法も考えられるが、Ｏ
Ｎ抵抗が大きくなると外部ノイズやクロストークによる
レベル変動に対し、安定なターミネートを行うことがで
きなくなる。
が″゛ハイインピーダンス″状態なったときに、パスラ
インをどちらかの状態に固定するものである。ところが
従来のパスターミネータは、パスラインが“ハイインピ
ーダンス″状態にある° ときのみでなくイネーブル時
、即ち、ＩＩ Ｈ＋＋状態または゛Ｌ′′状態にある時
にも動作するという欠点がある。これはイネーブル時に
は常に不要な電流が流れていることになり、またパスラ
インからの入力がなまった場合には、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯ８Ｉ−ランジスタとが同
時にＯＮとなり、電源Ｖ、。から接地点へ大きな電流が
流れることになり、電力消費が多くなるという弊害を生
ずる。このような電流値を抑制するためには、両トラン
ジスタのＯＮ抵抗を大きくする方法も考えられるが、Ｏ
Ｎ抵抗が大きくなると外部ノイズやクロストークによる
レベル変動に対し、安定なターミネートを行うことがで
きなくなる。
そこで本発明は、消費電力が少なく、しかも安定な動作
を行うことのできるパスターミネータを提供することを
目的とする。
を行うことのできるパスターミネータを提供することを
目的とする。
（発明の概要）
本発明の特徴はパスターミネータにおいて、互いに逆向
きとなるように並列接続された２つのＣＭＯＳインバー
タ回路と、ＣＭＯＳインバータ回路のそれぞれとこれら
に電力を供給するための正極性の電源との間に接続され
たＰチャネルＭＯＳトランジスタと、ＣＭＯＳインバー
タ回路のそれぞれとこれらに電力を供給するための負極
性の電源との間に接続されたＮチャネルＭＯＳトランジ
スタと、を設け、２つのＣＭＯＳインバータ回路同士の
一方の接続点をターミネートすべきパスに接続し、Ｐチ
ャネルＭＯ８Ｉ−ランジスタおよびＮチャネルＭＯＳト
ランジスタのグー１〜に、 ′バスがハイインピ
ーダンス状態となったときにトランジスタをＯＮとする
信号を与え、パスラインがハイインピーダンス状態にあ
るとぎにのみ動作させるようにし、消費電力が小さく、
安定な動作を行うことができるにうにした点にある。
きとなるように並列接続された２つのＣＭＯＳインバー
タ回路と、ＣＭＯＳインバータ回路のそれぞれとこれら
に電力を供給するための正極性の電源との間に接続され
たＰチャネルＭＯＳトランジスタと、ＣＭＯＳインバー
タ回路のそれぞれとこれらに電力を供給するための負極
性の電源との間に接続されたＮチャネルＭＯＳトランジ
スタと、を設け、２つのＣＭＯＳインバータ回路同士の
一方の接続点をターミネートすべきパスに接続し、Ｐチ
ャネルＭＯ８Ｉ−ランジスタおよびＮチャネルＭＯＳト
ランジスタのグー１〜に、 ′バスがハイインピ
ーダンス状態となったときにトランジスタをＯＮとする
信号を与え、パスラインがハイインピーダンス状態にあ
るとぎにのみ動作させるようにし、消費電力が小さく、
安定な動作を行うことができるにうにした点にある。
〔発明の実施例〕
以下本発明を第１図に示す実施例に基づいて説明する。
ここで、第２図に示す従来の回路と同一構成要素につい
ては同一符号を付し説明を省略する。本発明の特徴とな
る部分は、インバータ回路１０および２０と電源Ｖ。０
との間にＰチャネルＭＯＳトランジスタ１３おＪ：び２
３を、また、接地点どの間にＮチャネルＭＯＳトランジ
スタ１４および２４を接続した点である。これらのトラ
ンジスタはハイインピーダンス信号φによって制御され
る。即ち、トランジスタ１４および２４のゲートにはハ
イインピーダンス信号φが、１−ランジスタ１３および
２３のゲー１−にはハイインピーダンス信号φの負論理
信号φが、それぞれ与えられる。ここで信号φは信号φ
をインバータ１５および２５に通すことによって得られ
る。ハイインピーダンス信号φはＣＰＵ １００および
ＲＡＭ２００にも与えられる信号で、パスライン３００
をイネーブル状態（＃ Ｈ１１またはＬ″が確定した状
態）とする場合には信号φは゛Ｌ″状態、パスライン３
００をハイインピーダンス状態とする場合には信号φは
“Ｈ″状態となる信号である。
ては同一符号を付し説明を省略する。本発明の特徴とな
る部分は、インバータ回路１０および２０と電源Ｖ。０
との間にＰチャネルＭＯＳトランジスタ１３おＪ：び２
３を、また、接地点どの間にＮチャネルＭＯＳトランジ
スタ１４および２４を接続した点である。これらのトラ
ンジスタはハイインピーダンス信号φによって制御され
る。即ち、トランジスタ１４および２４のゲートにはハ
イインピーダンス信号φが、１−ランジスタ１３および
２３のゲー１−にはハイインピーダンス信号φの負論理
信号φが、それぞれ与えられる。ここで信号φは信号φ
をインバータ１５および２５に通すことによって得られ
る。ハイインピーダンス信号φはＣＰＵ １００および
ＲＡＭ２００にも与えられる信号で、パスライン３００
をイネーブル状態（＃ Ｈ１１またはＬ″が確定した状
態）とする場合には信号φは゛Ｌ″状態、パスライン３
００をハイインピーダンス状態とする場合には信号φは
“Ｈ″状態となる信号である。
いま、第１図の回路で、パスライン３００がイネーブル
状態の場合を考えると、信号φは゛Ｌ″状態であるため
トランジスタ１３．１４．２３゜２４はすべてＯＦＦと
なり、インバータ回路１０および２０は動作しない。と
ころがパスライン３００がハイインピーダンス状態の場
合を考えると、信号φは“’ ｌ−１”状態であるため
トランジスタ１３．１４．２３．２４はすべてＯＮとな
り、インバータ回路１０および２０ともに動作し、第２
図に示した従来回路と等価となり、パスターミネータと
しての働きをする。このように本回路はパスライン３０
０がハイインピーダンス状態になったときのみ動作する
ので、不要な電流がなくなり、消費電力が低減する。ま
た、トランジスタ１１゜１２．２１．２２のＯＮ抵抗を
高める必要がないため、外部ノイズやクロストーク等に
起因するレベル変動の影響を受けることがない。
・〔発明の効果〕 以上のとおり本発明によれば、インバータ回路を用いる
バスターミネータにおいて、このインバータ回路と電源
との間にスイッチ用トランジスタを設けるようにしたた
め、パスラインがハイインピーダンス状態にあるとぎに
のみ動作させることができるようになり、消費電力が小
さく、安定な動作を行うことができるにうになる。
状態の場合を考えると、信号φは゛Ｌ″状態であるため
トランジスタ１３．１４．２３゜２４はすべてＯＦＦと
なり、インバータ回路１０および２０は動作しない。と
ころがパスライン３００がハイインピーダンス状態の場
合を考えると、信号φは“’ ｌ−１”状態であるため
トランジスタ１３．１４．２３．２４はすべてＯＮとな
り、インバータ回路１０および２０ともに動作し、第２
図に示した従来回路と等価となり、パスターミネータと
しての働きをする。このように本回路はパスライン３０
０がハイインピーダンス状態になったときのみ動作する
ので、不要な電流がなくなり、消費電力が低減する。ま
た、トランジスタ１１゜１２．２１．２２のＯＮ抵抗を
高める必要がないため、外部ノイズやクロストーク等に
起因するレベル変動の影響を受けることがない。
・〔発明の効果〕 以上のとおり本発明によれば、インバータ回路を用いる
バスターミネータにおいて、このインバータ回路と電源
との間にスイッチ用トランジスタを設けるようにしたた
め、パスラインがハイインピーダンス状態にあるとぎに
のみ動作させることができるようになり、消費電力が小
さく、安定な動作を行うことができるにうになる。
第１図は本発明に係るバスターミネータの回路図、第２
図は従来のパスターミネータの回路図である。 １０・・・インバータ回路、１１〜１４・・・ＭＯＳト
ランジスタ、１５・・・インバータ、２０・・・インバ
ータ回路、２１〜２４・・・ＭＯＳ ｌ−ランジスタ、
２５・・・インバータ、１００・・・ＣＰＵ、２００・
・・ＲＡＭ、３００・・・パスライン。
図は従来のパスターミネータの回路図である。 １０・・・インバータ回路、１１〜１４・・・ＭＯＳト
ランジスタ、１５・・・インバータ、２０・・・インバ
ータ回路、２１〜２４・・・ＭＯＳ ｌ−ランジスタ、
２５・・・インバータ、１００・・・ＣＰＵ、２００・
・・ＲＡＭ、３００・・・パスライン。
Claims (1)
- 【特許請求の範囲】 １、互いに逆向きとなるように並列接続された２つのＣ
ＭＯＳインバータ回路と、前記ＣＭＯＳインバータ回路
のそれぞれとこれらに電力を供給するための正極性の電
源との間に接続されたＰチャネルＭＯＳトランジスタと
、前記ＣＭＯＳインバータ回路のそれぞれとこれらに電
力を供給するための負極性の電源との間に接続されたＮ
チャネルＭＯＳトランジスタと、を備え、前記２つのＣ
ＭＯＳインバータ回路同士の一方の接続点がターミネー
トすべきバスに接続され、前記ＰチャネルＭＯＳトラン
ジスタおよび前記ＮチャネルＭＯＳトランジスタのゲー
トに、前記バスがハイインピーダンス状態となったとき
に前記両トランジスタをＯＮとする信号が与えられてい
ることを特徴とするバスターミネータ。 ２、ＣＭＯＳインバータ回路が、ゲート同士およびドレ
イン同士がそれぞれ接続されたＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタとから成り、前
記ＰチャネルＭＯＳトランジスタのソースには正極性の
電源が、前記ＮチャネルＭＯＳトランジスタのソースに
は負極性の電源が、それぞれ接続されていることを特徴
とする特許請求の範囲第１項記載のバスターミネータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11148985A JPS61269544A (ja) | 1985-05-24 | 1985-05-24 | バスタ−ミネ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11148985A JPS61269544A (ja) | 1985-05-24 | 1985-05-24 | バスタ−ミネ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269544A true JPS61269544A (ja) | 1986-11-28 |
Family
ID=14562562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11148985A Pending JPS61269544A (ja) | 1985-05-24 | 1985-05-24 | バスタ−ミネ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652496B2 (ja) * | 1987-03-23 | 1994-07-06 | ユニシス・コーポレーション | 低ノイズ伝送回線終端回路 |
-
1985
- 1985-05-24 JP JP11148985A patent/JPS61269544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652496B2 (ja) * | 1987-03-23 | 1994-07-06 | ユニシス・コーポレーション | 低ノイズ伝送回線終端回路 |
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