JPH05890B2 - - Google Patents
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- JPH05890B2 JPH05890B2 JP57127539A JP12753982A JPH05890B2 JP H05890 B2 JPH05890 B2 JP H05890B2 JP 57127539 A JP57127539 A JP 57127539A JP 12753982 A JP12753982 A JP 12753982A JP H05890 B2 JPH05890 B2 JP H05890B2
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- JP
- Japan
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- circuit
- level
- signal bus
- logic
- cmos
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- 238000001514 detection method Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 235000000332 black box Nutrition 0.000 description 1
- 244000085682 black box Species 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、レベル保証回路に関する。
本願発明者は、この発明に先立つて、CMOS
（相補型金属絶縁物半導体）で構成された論理集
積回路装置において、３状態（トライステート）
出力回路を用いて、複数種類のデータをバス
（BUS）を介して授受することを考えた。
（相補型金属絶縁物半導体）で構成された論理集
積回路装置において、３状態（トライステート）
出力回路を用いて、複数種類のデータをバス
（BUS）を介して授受することを考えた。
しかし、この場合、いずれの３状態出力回路も
非選択とされ、その出力がハイインピーダンスの
時、バスの電位が中間電位になることがあるた
め、このバスに接続されたインバータ等に大きな
貫通電流が流れて消費電流を増大させてしまう。
また、上記貫通電流により電源線、接地線にノイ
ズが発生して、誤動作の原因にもなる。
非選択とされ、その出力がハイインピーダンスの
時、バスの電位が中間電位になることがあるた
め、このバスに接続されたインバータ等に大きな
貫通電流が流れて消費電流を増大させてしまう。
また、上記貫通電流により電源線、接地線にノイ
ズが発生して、誤動作の原因にもなる。
この発明の目的は、比較的簡単な回路構成によ
り、上記貫通電流の発生を防止したレベル保証回
路を提供することにある。
り、上記貫通電流の発生を防止したレベル保証回
路を提供することにある。
この発明の他の目的は、以下の説明図及び図面
から明らかになるであろう。
から明らかになるであろう。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図には、この発明の一実施例の回路図が示
されている。
されている。
この実施例において、図示の回路は、特に制限
されないが、公知のCMOS集積装置の製造技術
によつて形成された論理集積回路に内蔵されるも
のである。
されないが、公知のCMOS集積装置の製造技術
によつて形成された論理集積回路に内蔵されるも
のである。
回路記号TB1ないしTB5で示されているのは、
５種類のデータD1ないしD5を受けて信号BUSに
選択的に伝える３状態出力回路である。
５種類のデータD1ないしD5を受けて信号BUSに
選択的に伝える３状態出力回路である。
これらの３状態出力回路のうち、TB1がその代
表として示されている。この回路は、一方の入力
に伝達すべきデータD1を受け、他方の入力に選
択信号を受けるNANDゲートG1、NORゲート
G2と、上記NANDゲートG1に反転した選択信号
を伝えるインバータIV1と、上記NANDゲート
G1の出力信号を受けるｐチヤンネルMOSFET
（絶縁ゲート型電界効果トランジスタ）Q1及び上
記NORゲートG2の出力信号を受けるｎチヤンネ
ルMOSFETQ2とで構成されている。
表として示されている。この回路は、一方の入力
に伝達すべきデータD1を受け、他方の入力に選
択信号を受けるNANDゲートG1、NORゲート
G2と、上記NANDゲートG1に反転した選択信号
を伝えるインバータIV1と、上記NANDゲート
G1の出力信号を受けるｐチヤンネルMOSFET
（絶縁ゲート型電界効果トランジスタ）Q1及び上
記NORゲートG2の出力信号を受けるｎチヤンネ
ルMOSFETQ2とで構成されている。
回路記号INVで示されている回路は、信号
BUSからの信号を受けて図示しない適当な論理
回路にその信号に対応した信号を伝えるための回
路である。
BUSからの信号を受けて図示しない適当な論理
回路にその信号に対応した信号を伝えるための回
路である。
ブラツクボツクスDCRで示されている回路は、
上記いずれかの３状態出力回路TB1ないしTB5の
いずれかを選択するための選択信号を形成するデ
コーダである。例えば、３ビツトの入力選択信号
A0ないしA2を受け３状態出力回路TB1ないし
TB5を択一的に選択する５通りの上記選択信号
EN1ないし5を形成する。
上記いずれかの３状態出力回路TB1ないしTB5の
いずれかを選択するための選択信号を形成するデ
コーダである。例えば、３ビツトの入力選択信号
A0ないしA2を受け３状態出力回路TB1ないし
TB5を択一的に選択する５通りの上記選択信号
EN1ないし5を形成する。
以上の各回路は、所望のデータ処理機能を持つ
論理集積回路の一部として構成される。
論理集積回路の一部として構成される。
この実施例においては、上記３状態出力回路
TB1ないしTB5がいずれも非選択とされ、その出
力がハイインピーダンスのとき、信号BUSが中
間レベルになるのを防止するため、次の各回路が
設けられる。
TB1ないしTB5がいずれも非選択とされ、その出
力がハイインピーダンスのとき、信号BUSが中
間レベルになるのを防止するため、次の各回路が
設けられる。
MOSFETQ5とMOSFETQ6及びMOSFET7と
MOSFETQ8で構成された２つのCMOSインバー
タの入出力端子が互いに交差結線されてフリツプ
フロツプFFが形成される。このフリツプフロツ
プFFの一方の入出力端子は、信号BUSに接続さ
れる。このフリツプフロツプFFは、信号BUSが
ハイレベルの状態でハイインピーダンスにされた
とき、信号BUSに接続されたMOSFETのソー
ス、ドレインで寄生ダイオードによるリーク電流
によつて中間レベルに低下することを防止する。
したがつて、MOSFETQ5とMOSFETQ6及び
MOSFETQ7とMOSFETQ8は、上記リーク電流
を補うだけの電流供給能力しか持つていない。こ
の理由は、３状態出力回路TB1ないしTB5が選択
されて信号BUSのレベルをハイレベルからロウ
レベルに、又はロウレベルからハイレベルに変化
させるとき、上記フリツプフロツプFFがそのさ
またげにならないようにするためである。
MOSFETQ8で構成された２つのCMOSインバー
タの入出力端子が互いに交差結線されてフリツプ
フロツプFFが形成される。このフリツプフロツ
プFFの一方の入出力端子は、信号BUSに接続さ
れる。このフリツプフロツプFFは、信号BUSが
ハイレベルの状態でハイインピーダンスにされた
とき、信号BUSに接続されたMOSFETのソー
ス、ドレインで寄生ダイオードによるリーク電流
によつて中間レベルに低下することを防止する。
したがつて、MOSFETQ5とMOSFETQ6及び
MOSFETQ7とMOSFETQ8は、上記リーク電流
を補うだけの電流供給能力しか持つていない。こ
の理由は、３状態出力回路TB1ないしTB5が選択
されて信号BUSのレベルをハイレベルからロウ
レベルに、又はロウレベルからハイレベルに変化
させるとき、上記フリツプフロツプFFがそのさ
またげにならないようにするためである。
したがつて、上記フリツプフロツプFFの出力
インピーダンスは、３状態出力回路TB1ないし
TB5の出力インピーダンスに比べて十分大きく設
定されている。
インピーダンスは、３状態出力回路TB1ないし
TB5の出力インピーダンスに比べて十分大きく設
定されている。
また、第２図に示すように、例えば、データ
D1が実線で示すようにハイレベルからロウレベ
ルに、（又は点線で示すようにロウレベルからハ
イレベルに）変化しようとするときが３状態出力
回路TB1の非選択状態への移行と重なつた場合、
信号BUSのレベルVBUSが中間レベルに留まつて
しまう。
D1が実線で示すようにハイレベルからロウレベ
ルに、（又は点線で示すようにロウレベルからハ
イレベルに）変化しようとするときが３状態出力
回路TB1の非選択状態への移行と重なつた場合、
信号BUSのレベルVBUSが中間レベルに留まつて
しまう。
このような状態になると、上記フリツプフロツ
プFFよつて上記中間レベルをハイレベル又はロ
ウレベルに回復させるのには長時間を費やしてし
まうことになるので、この実施例では、次の回路
が設けられる。
プFFよつて上記中間レベルをハイレベル又はロ
ウレベルに回復させるのには長時間を費やしてし
まうことになるので、この実施例では、次の回路
が設けられる。
回路記号LDETで示されているのは、上記中間
レベルを検出するレベル検出回路である。
レベルを検出するレベル検出回路である。
このレベル検出回路LDETは、特に制限されな
いが、次の各回路によつて構成される。
いが、次の各回路によつて構成される。
MOSFETQ9ないしMOSFETQ14及び
MOSFETQ15ないしMOSFETQ20は、それぞれ
第１、第２のCMOSインバータを構成する。第
１のCMOSインバータは、ｐチヤンネル
MOSFETQ9ないしMOSFETQ13を並列形態とし
て合成コンダクタンスをｎチヤンネル
MOSFETQ14に比べて十分大きくして、そのロ
ジツクスレツシヨルド電圧が第３図に一点鎖線で
示した電圧VLHのように論理ハイレベル側に偏倚
している。
MOSFETQ15ないしMOSFETQ20は、それぞれ
第１、第２のCMOSインバータを構成する。第
１のCMOSインバータは、ｐチヤンネル
MOSFETQ9ないしMOSFETQ13を並列形態とし
て合成コンダクタンスをｎチヤンネル
MOSFETQ14に比べて十分大きくして、そのロ
ジツクスレツシヨルド電圧が第３図に一点鎖線で
示した電圧VLHのように論理ハイレベル側に偏倚
している。
一方、第２のCMOSインバータは、ｎチヤン
ネルMOSFETQ16ないしMOSFETQ20を並列形
態として合成コンダクタンスをｐチヤンネル
MOSFETQ15に比べて十分大きくして、そのロ
ジツクスレツシヨルド電圧が第３図に一点鎖線で
示した電圧VLLのように論理ロウレベル側に偏倚
している。これらのCMOSインバータは、上記
信号BUSの電圧をうけ、上記ロジツクスレツシ
ヨルド電圧VLH、VLLの下でハイ又はロウレベル
の出力信号を形成する。
ネルMOSFETQ16ないしMOSFETQ20を並列形
態として合成コンダクタンスをｐチヤンネル
MOSFETQ15に比べて十分大きくして、そのロ
ジツクスレツシヨルド電圧が第３図に一点鎖線で
示した電圧VLLのように論理ロウレベル側に偏倚
している。これらのCMOSインバータは、上記
信号BUSの電圧をうけ、上記ロジツクスレツシ
ヨルド電圧VLH、VLLの下でハイ又はロウレベル
の出力信号を形成する。
回路記号EXORで示されている回路は、排他
的論理和回路であり、上記２つのCMOSインバ
ータからの出力信号を受け、VLL＜Ｖ＜VLHの中
間電圧Ｖを検出する。この検出出力は、インバー
タIV3によつて反転され、次の３状態出力回路
TB6の選択信号6とされる。
的論理和回路であり、上記２つのCMOSインバ
ータからの出力信号を受け、VLL＜Ｖ＜VLHの中
間電圧Ｖを検出する。この検出出力は、インバー
タIV3によつて反転され、次の３状態出力回路
TB6の選択信号6とされる。
３状態出力回路TB6は、上記の３状態出力回路
TB1ないしTB5と同様なNANDゲートG3、NOR
ゲートG4、インバータIV2及び出力MOSFETQ3，
Q4とで構成されている。
TB1ないしTB5と同様なNANDゲートG3、NOR
ゲートG4、インバータIV2及び出力MOSFETQ3，
Q4とで構成されている。
上記NANDゲートG3及びNORゲートG4の一
方の入力には、上記フリツプフロツプFFの他方
の出力信号がインバータIV4を通して印加され
る。NORゲートG4の他方の入力には、上記選択
信号6が印加され、NANDゲートG3の他方の
入力には、上記選択信号6がインバータIV2に
より反転されて印加される。
方の入力には、上記フリツプフロツプFFの他方
の出力信号がインバータIV4を通して印加され
る。NORゲートG4の他方の入力には、上記選択
信号6が印加され、NANDゲートG3の他方の
入力には、上記選択信号6がインバータIV2に
より反転されて印加される。
次に、この実施例回路の動作を第３図に従つて
説明する。
説明する。
今、信号BUSの電圧が、上記の３状態出力回
路TB1ないしTB5が非選択状態で、電圧VBUS1の
ように中間電圧Ｖの範囲に入ると、第１の
CMOSインバータの出力がロウレベル（“０”）、
第２のCMOSインバータの出力がハイレベル
（“１”）となるので、EXORの出力はハイレベル
（“１”）となつて３状態出力回路TB6を選択状態
にする。このとき、通常のロジツクスレツシヨル
ド電圧VLを有するフリツプフロツプFFからは、
インバータIV4を通してハイレベル（“１”）が伝
えられるので上記NANDゲートG3及びNORゲー
トG4の出力がそれぞれロウレベル（“０”）とな
つてMOSFETQ3をオン、Q4をオフにする。した
がつて、このときの信号BUSの電圧VBUS1は、論
理ハイレベル（VCC）に急回復する。
路TB1ないしTB5が非選択状態で、電圧VBUS1の
ように中間電圧Ｖの範囲に入ると、第１の
CMOSインバータの出力がロウレベル（“０”）、
第２のCMOSインバータの出力がハイレベル
（“１”）となるので、EXORの出力はハイレベル
（“１”）となつて３状態出力回路TB6を選択状態
にする。このとき、通常のロジツクスレツシヨル
ド電圧VLを有するフリツプフロツプFFからは、
インバータIV4を通してハイレベル（“１”）が伝
えられるので上記NANDゲートG3及びNORゲー
トG4の出力がそれぞれロウレベル（“０”）とな
つてMOSFETQ3をオン、Q4をオフにする。した
がつて、このときの信号BUSの電圧VBUS1は、論
理ハイレベル（VCC）に急回復する。
また、信号BUSの電圧が、上記の３状態出力
回路TB1ないしTB5が非選択状態で、電圧VBUS2
のように中間電圧Ｖの範囲に入ると、第１の
CMOSインバータの出力がロウレベル（“０”）、
第２のCMOSインバータの出力がハイレベル
（“１”）となるので、EXORの出力はハイレベル
（“１”）となつて３状態出力回路TB6を選択状態
にする。このとき、通常のロジツクスレツシヨル
ド電圧VLを有するフリツプフロツプFFからは、
インバータIV4を通してロウレベル（“０″）が
伝えられるので上記NANDゲートG3及びNORゲ
ートG4の出力がそれぞれハイレベル（“１″）と
なつてMOSFETQ4をオン、Q3をオフにする。し
たがつて、このとき信号BUSの電圧VBUS2は、論
理ロウレベル（0V）に急回復する。
回路TB1ないしTB5が非選択状態で、電圧VBUS2
のように中間電圧Ｖの範囲に入ると、第１の
CMOSインバータの出力がロウレベル（“０”）、
第２のCMOSインバータの出力がハイレベル
（“１”）となるので、EXORの出力はハイレベル
（“１”）となつて３状態出力回路TB6を選択状態
にする。このとき、通常のロジツクスレツシヨル
ド電圧VLを有するフリツプフロツプFFからは、
インバータIV4を通してロウレベル（“０″）が
伝えられるので上記NANDゲートG3及びNORゲ
ートG4の出力がそれぞれハイレベル（“１″）と
なつてMOSFETQ4をオン、Q3をオフにする。し
たがつて、このとき信号BUSの電圧VBUS2は、論
理ロウレベル（0V）に急回復する。
なお、上述のように信号BUSの電圧が論理ハ
イレベル（VCC）又は論理ロウレベル（0V）のよ
うに回復すると、第１のCMOSインバータの出
力及び第２のCMOSインバータの出力が共にハ
イレベル又はロウレベルになるのでEXORの出
力がロウレベル（“０”）となつて３状態出力回路
TB6を非選択状態にするものである。
イレベル（VCC）又は論理ロウレベル（0V）のよ
うに回復すると、第１のCMOSインバータの出
力及び第２のCMOSインバータの出力が共にハ
イレベル又はロウレベルになるのでEXORの出
力がロウレベル（“０”）となつて３状態出力回路
TB6を非選択状態にするものである。
また、３状態出力回路TB1ないしTB5が選択さ
れて信号BUSのレベルを例えば、図示の電圧
VBUS3のようにハイレベルからロウレベルに変化
させるとき、レベル検出回路LDETが動作して３
状態出力回路TB6を選択状態にするまでの間に遅
延時間tdを有するので、これらの回路が電圧
VBUS3のハイレベルからロウレベルへの変化のさ
またげになることにならない。
れて信号BUSのレベルを例えば、図示の電圧
VBUS3のようにハイレベルからロウレベルに変化
させるとき、レベル検出回路LDETが動作して３
状態出力回路TB6を選択状態にするまでの間に遅
延時間tdを有するので、これらの回路が電圧
VBUS3のハイレベルからロウレベルへの変化のさ
またげになることにならない。
このことは、信号BUSのレベルを逆にハイレ
ベルからロウレベルに変化させるときにも同様で
ある。
ベルからロウレベルに変化させるときにも同様で
ある。
以上説明したこの実施例によれば、信号BUS
のフローテイング状態での中間レベルを検出して
自動的に通常の論理レベルに回復させることによ
つて、インバータINVでの大きな貫通電流が長
時間にわたつて流れつづけることを防止できるの
でCMOS集積回路の低消費電力性を維持するこ
とができる。また、上記大きな貫通電流が流れる
ことにより電源線、接地線に発生するスイツチン
グノイズを低減させることによつて誤動作の虞れ
も低減させることができる。
のフローテイング状態での中間レベルを検出して
自動的に通常の論理レベルに回復させることによ
つて、インバータINVでの大きな貫通電流が長
時間にわたつて流れつづけることを防止できるの
でCMOS集積回路の低消費電力性を維持するこ
とができる。また、上記大きな貫通電流が流れる
ことにより電源線、接地線に発生するスイツチン
グノイズを低減させることによつて誤動作の虞れ
も低減させることができる。
さらに、１つの信号BUSに対して上記の回路
を１つずつ設ければよいので比較的簡単な回路構
成とすることができるとともに、３状態出力回路
TB1ないしTB5がいずれも非選択状態であること
をその選択信号1ないし5によつて調べる必
要がないので論理設計が簡単になる。
を１つずつ設ければよいので比較的簡単な回路構
成とすることができるとともに、３状態出力回路
TB1ないしTB5がいずれも非選択状態であること
をその選択信号1ないし5によつて調べる必
要がないので論理設計が簡単になる。
この発明は、前記実施例に限定されない。
第１図の実施例回路において、フリツプフロツ
プFFとインバータIV4とを省略して３状態出力回
路TB6に直接信号BUSのレベルを伝えるもの、
あるいは２つのインバータを通して伝えるもので
あつてもよい。
プFFとインバータIV4とを省略して３状態出力回
路TB6に直接信号BUSのレベルを伝えるもの、
あるいは２つのインバータを通して伝えるもので
あつてもよい。
また、レベル検出回路LDETを構成する第１、
第２のCMOSインバータは、２つの電圧比較回
路に置き換えるものであつてもよい。
第２のCMOSインバータは、２つの電圧比較回
路に置き換えるものであつてもよい。
また、必要であれば、上記遅延時間tdを確保す
るため、レベル検出回路LDETと３状態出力回路
TB6との間にインバータ等の遅延回路を設けるも
のとしてもよい。
るため、レベル検出回路LDETと３状態出力回路
TB6との間にインバータ等の遅延回路を設けるも
のとしてもよい。
さらに、３状態出力回路TB1ないしTB5及び／
又は３状態出力回路TB6は、第４図に示したよう
に、直列形態のｐチヤンネルMOSFETQ21，Q22
及びｎチヤンネルMOSFETQ23，Q24とインバー
タIV5とで構成したものを用いるものであつても
よい。
又は３状態出力回路TB6は、第４図に示したよう
に、直列形態のｐチヤンネルMOSFETQ21，Q22
及びｎチヤンネルMOSFETQ23，Q24とインバー
タIV5とで構成したものを用いるものであつても
よい。
また、信号BUSは、CMOS集積回路装置の外
部に設けられるものであつてもよい。この場合上
記レベル保証回路をCMOS集積回路装置に内蔵
させるものの他、第５図の実施例に示すように、
上記レベル保証回路を別のチツプの半導体集積回
路装置として用意し、CMOS体集積回路装置間
でのデータの授受を行うデータバスBUSに接続
するものとしてもよい。
部に設けられるものであつてもよい。この場合上
記レベル保証回路をCMOS集積回路装置に内蔵
させるものの他、第５図の実施例に示すように、
上記レベル保証回路を別のチツプの半導体集積回
路装置として用意し、CMOS体集積回路装置間
でのデータの授受を行うデータバスBUSに接続
するものとしてもよい。
この発明は、上述のようなトライステートバス
構造を内蔵又は外部に有するCMOS体集積回路
装置に広く利用することができる。
構造を内蔵又は外部に有するCMOS体集積回路
装置に広く利用することができる。
第１図は、この発明の一実施例を示す回路図、
第２図は、この発明を説明するための波形図、第
３図は、この発明を説明するための動作波形図、
第４図は、この発明に用いられる３状態出力回路
の他の一実施例を示す回路図、第５図は、この発
明の他の一実施例を示すブロツク図である。
第２図は、この発明を説明するための波形図、第
３図は、この発明を説明するための動作波形図、
第４図は、この発明に用いられる３状態出力回路
の他の一実施例を示す回路図、第５図は、この発
明の他の一実施例を示すブロツク図である。
Claims (1)
- 【特許請求の範囲】 １ 複数の３状態出力回路の出力端子と第１の
CMOSインバータの入力端子とが共通に接続さ
れる信号バスと、該信号バスのリーク電流による
レベル低下を防止するためのCMOSフリツプフ
ロツプ回路と、該信号バスの所定の範囲の中間レ
ベルを検出するレベル検出回路と、この中間レベ
ル検出出力により選択状態とされ、上記信号バス
における論理レベルを増幅してその信号バスに伝
える３状態出力回路とを含み、該３状態出力回路
の入力端子に上記CMOSフリツプフロツプ回路
を通して上記信号バスにおける論理レベルを伝え
るとともに、上記レベル検出回路は、そのコンダ
クタンス比の設定により論理ハイレベル側に偏倚
したロジツクスレツシヨルド電圧をもつ第２の
CMOSインバータと、論理ロウレベル側に偏倚
したロジツクスレツシヨルド電圧をもつ第３の
CMOSインバータと、これらのインバータの出
力を受ける排他的論理和回路から構成されてなる
ことを特徴とするレベル保証回路。 ２ 上記レベル保証回路は、CMOS半導体集積
回路内に形成されるものであることを特徴とする
特許請求の範囲第１項記載のレベル保証回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127539A JPS5919434A (ja) | 1982-07-23 | 1982-07-23 | レベル保証回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127539A JPS5919434A (ja) | 1982-07-23 | 1982-07-23 | レベル保証回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919434A JPS5919434A (ja) | 1984-01-31 |
| JPH05890B2 true JPH05890B2 (ja) | 1993-01-07 |
Family
ID=14962511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127539A Granted JPS5919434A (ja) | 1982-07-23 | 1982-07-23 | レベル保証回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919434A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3751608T2 (de) * | 1986-09-01 | 1996-06-27 | Nippon Electric Co | Serielles Busschnittstellensystem zur Datenübertragung mit einer Zweidrahtleitung als Taktbus und Datenbus. |
| JPS63128813A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | 半導体集積回路装置 |
| JPS63131614A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 半導体集積回路装置 |
| JPS6467654A (en) * | 1987-09-08 | 1989-03-14 | Nec Corp | Cache memory control circuit |
| JP2568698B2 (ja) * | 1989-07-13 | 1997-01-08 | 富士通株式会社 | バス制御方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141826A (en) * | 1979-04-24 | 1980-11-06 | Seiko Epson Corp | Input circuit for integrated circuit |
| JPS5750032A (en) * | 1980-09-09 | 1982-03-24 | Matsushita Electric Ind Co Ltd | Integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 |
-
1982
- 1982-07-23 JP JP57127539A patent/JPS5919434A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141826A (en) * | 1979-04-24 | 1980-11-06 | Seiko Epson Corp | Input circuit for integrated circuit |
| JPS5750032A (en) * | 1980-09-09 | 1982-03-24 | Matsushita Electric Ind Co Ltd | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5919434A (ja) | 1984-01-31 |
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