JPS5919434A - レベル保証回路 - Google Patents
レベル保証回路Info
- Publication number
- JPS5919434A JPS5919434A JP57127539A JP12753982A JPS5919434A JP S5919434 A JPS5919434 A JP S5919434A JP 57127539 A JP57127539 A JP 57127539A JP 12753982 A JP12753982 A JP 12753982A JP S5919434 A JPS5919434 A JP S5919434A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- bus
- output
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、レベル保証回路に関する。
本願発明者は、この発明に先立って、０Ｍ０８（相補型
金属絶縁物半導体）で構成さｔＮた論理集積回路装置に
おいて、３状態（トライステート）出力回路を用すで、
複数種類のデータをバス（Ｂｔｙｓ ）２介して授受す
ることｋＪええ。
金属絶縁物半導体）で構成さｔＮた論理集積回路装置に
おいて、３状態（トライステート）出力回路を用すで、
複数種類のデータをバス（Ｂｔｙｓ ）２介して授受す
ることｋＪええ。
しかし、この場合、ｂずれの３状態出力回路も非選択と
され、その出力がハイインピーダンスの時、バスの電位
が中間電位になることがある友め、このバスに接続さｎ
たインバータ等に大きな貫通電流が流れて消費電ｉｋ増
大させてしまう。また、上記貫通電流により電源緋、接
地ｉにノイズが発生して、誤動作の原因にもなる。
され、その出力がハイインピーダンスの時、バスの電位
が中間電位になることがある友め、このバスに接続さｎ
たインバータ等に大きな貫通電流が流れて消費電ｉｋ増
大させてしまう。また、上記貫通電流により電源緋、接
地ｉにノイズが発生して、誤動作の原因にもなる。
この発明の目的は、比較的簡単な回路構成により、上記
貫通′ｔＩＬｌｌｆｔの発生全防止したレベル保証回路
全提供することにある。
貫通′ｔＩＬｌｌｆｔの発生全防止したレベル保証回路
全提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明全実施例とともに詳細に説明する。
第１図には、この発明の一実施例の回路図が示さｎて（
へる。
へる。
この実施例において、図示の回路は、時に制限されない
が、公知の０ＭＯ８集積回路装置の製造技術によって形
成はれた論理集積回路に内蔵式れるものである。
が、公知の０ＭＯ８集積回路装置の製造技術によって形
成はれた論理集積回路に内蔵式れるものである。
回路記号ＴＢ、ないしＴＢｌｌで示さｎているのは、５
棟類のデータＤ凰ないしＤｌｌを受けてイ＝号ＢＵＳに
選択的に伝える３状態出力回路である。
棟類のデータＤ凰ないしＤｌｌを受けてイ＝号ＢＵＳに
選択的に伝える３状態出力回路である。
これらの３状態出力回路のうち、ＴＢ、がその代表とし
て示されている。この回路に、一方の人力に伝達下べき
データＤ＋に受け、他方の人力に選択信号？受けるＷＡ
ＮＤグー）Ｇｌ 、ＮＯＲゲートＧ、と、上記ＨＡＮ
ＤゲートＧＩに反転した選択信号を伝えるインバータエ
Ｖ、と、上記ＮＡＮＤゲートＧＩの出力信号を受けるｐ
チャンネルＭＯ８ＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）Ｑｉ及び上記ＮＯＲゲートＧ２の出力信号ケ受
けるｎチャンネルＭ ＯＳ Ｆ Ｆ！ Ｔ Ｑ、とで構
成されている。
て示されている。この回路に、一方の人力に伝達下べき
データＤ＋に受け、他方の人力に選択信号？受けるＷＡ
ＮＤグー）Ｇｌ 、ＮＯＲゲートＧ、と、上記ＨＡＮ
ＤゲートＧＩに反転した選択信号を伝えるインバータエ
Ｖ、と、上記ＮＡＮＤゲートＧＩの出力信号を受けるｐ
チャンネルＭＯ８ＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）Ｑｉ及び上記ＮＯＲゲートＧ２の出力信号ケ受
けるｎチャンネルＭ ＯＳ Ｆ Ｆ！ Ｔ Ｑ、とで構
成されている。
回路記号工ＮＶで示されている回路は、信号ＢＵＳから
の信号？受けて図示しない適当な論理回路にその信号に
対応した信号全仏えるための回路である。
の信号？受けて図示しない適当な論理回路にその信号に
対応した信号全仏えるための回路である。
ブランクボックスＤＯＲで示されている回路は、上記い
ずれかの３状態出力回路ＴＢ、ないしＴＢ５のいずｎか
全選択するための選択信号？形成するデコーダである。
ずれかの３状態出力回路ＴＢ、ないしＴＢ５のいずｎか
全選択するための選択信号？形成するデコーダである。
例えば、３ビツトの人力選択信号ＡｏないしＡｍ ｋ受
け３状態出力回路ＴＢ、ないしＴＢＩＩ’ｉ択一的に選
択する５通りの上記選択信号ＥＮ、ないしＩＩＩＮＩＩ
を形成する。
け３状態出力回路ＴＢ、ないしＴＢＩＩ’ｉ択一的に選
択する５通りの上記選択信号ＥＮ、ないしＩＩＩＮＩＩ
を形成する。
以上の各回路は、所望のデータ処理機能會持つ論理集積
回路の一部として構成される。
回路の一部として構成される。
この実施例においては、上Ｓ己３状態出力回路ＴＢ１な
いしＴＢｌｌがいずれも非選択とさｎｌその出力がハイ
インピーダンスのとき、イぎ号ＢＵＳが中間レベルにな
るのを防止するため、次の各回路が設けらｎる。
いしＴＢｌｌがいずれも非選択とさｎｌその出力がハイ
インピーダンスのとき、イぎ号ＢＵＳが中間レベルにな
るのを防止するため、次の各回路が設けらｎる。
ＭＯ８Ｆ）ＩＩＴＱ、とＭＯ８ＦＦｉＴＱ６及びＭＯ１
３ＦＦｉＴＱ、とＭＯ８ＦＥＩＴＱ、ｌｌで構成され７
ｔ２つのＣＭＯＳインバータの入出力端子が互いに交差
結線されてフリップフロップＰＦが形ｇさｎる。
３ＦＦｉＴＱ、とＭＯ８ＦＥＩＴＱ、ｌｌで構成され７
ｔ２つのＣＭＯＳインバータの入出力端子が互いに交差
結線されてフリップフロップＰＦが形ｇさｎる。
このスリップフロップＦＦの一方の入出力端子は、信号
ＢＵＳに接続される。このフリップ７０ツブＦＰは、信
号ＢＴＪＳがハイレベルの状態でハイインピーダンスに
芒ｎたとき、信号ＢＵＳに接続されたＭＯ８Ｆ］１ｉｌ
Ｔのソース、ドレインでの寄生ダイオードによるリーク
電流によって中間レベルに低下するこトを防止する。し
たがって、ＭＯ８ＦＥＩＴＱ、とＭＯ８ＦＢＩＴＱ、及
びＭＯ８ＩＦＦＩＴＱ、ｙとＭＯ８Ｆ］ｎＴＱ、は、上
記リーク′＃Ｌ流全補うだけのｍ光供給能力しか持って
囚ない。この理由は、３状態出力回路ＴＢ、々いしＴＢ
ｓが選択されて信号ＢＵｓのレベル全ハイレベルからロ
ウレベルに、又はロウレベルからハイレベルに変化させ
るとき、上記フリップフロップ］ｌｌ’Ｆが七のきまた
げにならないようにするためである。
ＢＵＳに接続される。このフリップ７０ツブＦＰは、信
号ＢＴＪＳがハイレベルの状態でハイインピーダンスに
芒ｎたとき、信号ＢＵＳに接続されたＭＯ８Ｆ］１ｉｌ
Ｔのソース、ドレインでの寄生ダイオードによるリーク
電流によって中間レベルに低下するこトを防止する。し
たがって、ＭＯ８ＦＥＩＴＱ、とＭＯ８ＦＢＩＴＱ、及
びＭＯ８ＩＦＦＩＴＱ、ｙとＭＯ８Ｆ］ｎＴＱ、は、上
記リーク′＃Ｌ流全補うだけのｍ光供給能力しか持って
囚ない。この理由は、３状態出力回路ＴＢ、々いしＴＢ
ｓが選択されて信号ＢＵｓのレベル全ハイレベルからロ
ウレベルに、又はロウレベルからハイレベルに変化させ
るとき、上記フリップフロップ］ｌｌ’Ｆが七のきまた
げにならないようにするためである。
したがって、上記スリップフロップＦＦの出力インピー
ダンスは、３状態出力回路ＴＢ、なりしＴＢ、の出力イ
ンピーダンスに比べて十分大きく設定されている。
ダンスは、３状態出力回路ＴＢ、なりしＴＢ、の出力イ
ンピーダンスに比べて十分大きく設定されている。
また、第２区に示すように、例えば、データ勇が実線で
示すようにハイレベルからロウレベルに１（又は点線で
示すようにロウレベルからハイレベルに）変化しようと
するときが３状態出力回路ＴＢ、の非選択状態への移行
と重なった場合、信号ＢＵＳのレベルｖＢＩＩＢが中間
レベルに留１ってしまう。
示すようにハイレベルからロウレベルに１（又は点線で
示すようにロウレベルからハイレベルに）変化しようと
するときが３状態出力回路ＴＢ、の非選択状態への移行
と重なった場合、信号ＢＵＳのレベルｖＢＩＩＢが中間
レベルに留１ってしまう。
このような状態になると、上記フリッグフロンプｙｖｘ
つて上記中間レベル全ハイレベル又はロウレベルに回復
させるのＫは長時間を費やしてしまうことになるので、
この実施例では、次の回路が設けられる。
つて上記中間レベル全ハイレベル又はロウレベルに回復
させるのＫは長時間を費やしてしまうことになるので、
この実施例では、次の回路が設けられる。
回路記号ＬＤＥＴで示されているのは、上記中間レベル
を検出するレベル検出回路である。
を検出するレベル検出回路である。
このレベル検出回路ＬＤＢＴ［、特に制限さｎないが、
次の各回路によって構成さｎる。
次の各回路によって構成さｎる。
ＭＯ８ＦＦｔＴＱ、ないしＭＯ８１ＦＢ！ＴＱ目及びＭ
ＯＥＩＦＢ！ＴＱ、＋ｉな−Ｌ、Ｍ ＯＳ ＦＢＴ （
ｌｈ。は、そｎぞｎ第１．第２の０Ｍ０Ｂインバータを
構成する。第１のＣＭＯＳインバータに、ｐチャンネル
ＭＯ８ＦＩＴＱ９ないしＭＯ８ＦＩ！！ＴＱ目を並列形
態として合成コンダクタンス＝＜ｎチャンネルＭ０８Ｆ
ＥＴＱ１４に比べて十分大きくして、そのロジックスレ
ッショルド電圧が第３図に一点＠線で示した電圧ｖＬＨ
のように論理ハイレベル側に偏倚している。
ＯＥＩＦＢ！ＴＱ、＋ｉな−Ｌ、Ｍ ＯＳ ＦＢＴ （
ｌｈ。は、そｎぞｎ第１．第２の０Ｍ０Ｂインバータを
構成する。第１のＣＭＯＳインバータに、ｐチャンネル
ＭＯ８ＦＩＴＱ９ないしＭＯ８ＦＩ！！ＴＱ目を並列形
態として合成コンダクタンス＝＜ｎチャンネルＭ０８Ｆ
ＥＴＱ１４に比べて十分大きくして、そのロジックスレ
ッショルド電圧が第３図に一点＠線で示した電圧ｖＬＨ
のように論理ハイレベル側に偏倚している。
一方、第２の０Ｍ０Ｓインバータｉ、ｎチャンネルＭＯ
ｆＩＦＦｉＴＱｉｇないしＭ Ｏ８７ＢＴ Ｑ！＠ｋｍ
列形態と列形台成コンダクタンスｋｐチャンネルＭＯ１
３Ｆ１！！ＴＱ、ｔｓに比べて十分大きくして、そのロ
ジックスレッショルド電圧が第３図に一点鎖線で示した
電圧ｖＬＬのように論理ロウレベル側に偏倚してｂる。
ｆＩＦＦｉＴＱｉｇないしＭ Ｏ８７ＢＴ Ｑ！＠ｋｍ
列形態と列形台成コンダクタンスｋｐチャンネルＭＯ１
３Ｆ１！！ＴＱ、ｔｓに比べて十分大きくして、そのロ
ジックスレッショルド電圧が第３図に一点鎖線で示した
電圧ｖＬＬのように論理ロウレベル側に偏倚してｂる。
これらのＣＭＯＳインバータは、上記信号ＢＵＩ３の電
圧ヶうけ、上記ロジックスレッショルド電圧ｖ 、■
の下でハイ又はロウＬＨＬＬ レベルの出力信号を形成する。
圧ヶうけ、上記ロジックスレッショルド電圧ｖ 、■
の下でハイ又はロウＬＨＬＬ レベルの出力信号を形成する。
回路記号］１１ｔＸＯＲで示されている回路は、排他的
論理和回路であり、上記２つのＯＭＯＢインバータから
の出力信号を受け、ｖＬＬ＜ｖ＜ｖＬＦｉの中間電圧ｖ
ｙ検出する。この検出出力は、インバータエＶｓＫよっ
て反転さｎ、次の３状態出力回路ＴＢ、の選択信号ＩＮ
、とされる。
論理和回路であり、上記２つのＯＭＯＢインバータから
の出力信号を受け、ｖＬＬ＜ｖ＜ｖＬＦｉの中間電圧ｖ
ｙ検出する。この検出出力は、インバータエＶｓＫよっ
て反転さｎ、次の３状態出力回路ＴＢ、の選択信号ＩＮ
、とされる。
３状態出力回路ＴＢ、は、上記の３状態出力回路ＴＢ、
ないしＴＢ、と同様ｆｉＮＡＮＤゲートＧ３ 。
ないしＴＢ、と同様ｆｉＮＡＮＤゲートＧ３ 。
ＮＯＲゲートＧ４ 、インバータエｖ２及び出力ＭＯＢ
ＦＥＴＱＢ 、Ｑ４ とで構成ｆｆｌ”ｒｔｎル。
ＦＥＴＱＢ 、Ｑ４ とで構成ｆｆｌ”ｒｔｎル。
上記ＮＡＮＤゲートＧ３及びＮＯＲゲートＧ４の一方の
入力には、上記フリップフロップｙｙの他方の出力信号
がインバータエＶ４に通して印加さｎる。ＮＯＲゲート
Ｇ４の他方の入力には、上記選択信号ＦＩＮ−が印加さ
れ、ＮＡＮＤゲート（）ｓの他方の入力には、上記選択
信号ＷＮ６がインバータエＶｌにより反転されて印加さ
ｎる。
入力には、上記フリップフロップｙｙの他方の出力信号
がインバータエＶ４に通して印加さｎる。ＮＯＲゲート
Ｇ４の他方の入力には、上記選択信号ＦＩＮ−が印加さ
れ、ＮＡＮＤゲート（）ｓの他方の入力には、上記選択
信号ＷＮ６がインバータエＶｌにより反転されて印加さ
ｎる。
次に、この実施例回路の動作全第３図に従って説明する
。
。
今、信号ＢＵＳの電圧が、上記の３状態出力回路ＴＢ、
ないしＴＢＩが非選択状態で、電圧ｖＢＵ［］□のよう
に中間電圧Ｖの範囲に入ると、第１の０Ｍ０Ｓインバー
タの出力がロウレベル（’Ｏ’）、第２のＣＭＯＳイン
バータの出力がハイレベル（“ｔ’）となるので、ＫＸ
ＯＲの出力はハイレベル（ゝｔ’）となって３状態出力
回路ＴＢｓｉ選択状態にする。
ないしＴＢＩが非選択状態で、電圧ｖＢＵ［］□のよう
に中間電圧Ｖの範囲に入ると、第１の０Ｍ０Ｓインバー
タの出力がロウレベル（’Ｏ’）、第２のＣＭＯＳイン
バータの出力がハイレベル（“ｔ’）となるので、ＫＸ
ＯＲの出力はハイレベル（ゝｔ’）となって３状態出力
回路ＴＢｓｉ選択状態にする。
このとき、通常のロジックスレッショルドを圧Ｖ。
を有するフリップフロップＦＦからは、インハータエＶ
＜ｋ通してハイレベル（’１’）が伝えらｎるので上記
ＮＡＮＤゲートＧｓ及びＮＯＲゲートＧ４の出力がそれ
ぞれロウレベル（’ｏ’）となってＭＯ８７ＥＴＱ、ｓ
ｔ−オン、ＧＬｊをオフにする。したかって、このとき
の信号ＢＵＳの電圧■ＢＵｓ１は、論理ハイレベル（ｖ
ｏ。）に急回復する。
＜ｋ通してハイレベル（’１’）が伝えらｎるので上記
ＮＡＮＤゲートＧｓ及びＮＯＲゲートＧ４の出力がそれ
ぞれロウレベル（’ｏ’）となってＭＯ８７ＥＴＱ、ｓ
ｔ−オン、ＧＬｊをオフにする。したかって、このとき
の信号ＢＵＳの電圧■ＢＵｓ１は、論理ハイレベル（ｖ
ｏ。）に急回復する。
また、信号ＢＵＳの電圧が、上記の３状態出力回路ＴＢ
、ないしＴＢ、が非選択状態で、電圧ＶＢＵＳ□のよう
に中間電圧Ｖの範囲に入ると、第１のＣＭＯＳインバー
タの出方がロウレベル（ゝ０’）、＠２の０Ｍ０Ｅ＋（
ンバータの出方がハイレベル（’ｔ’）となるので、Ｅ
ＸＯＨの出方はハイレベル（ゝ１“）となって３状態出
力回路ＴＢ、を選択状態にする。
、ないしＴＢ、が非選択状態で、電圧ＶＢＵＳ□のよう
に中間電圧Ｖの範囲に入ると、第１のＣＭＯＳインバー
タの出方がロウレベル（ゝ０’）、＠２の０Ｍ０Ｅ＋（
ンバータの出方がハイレベル（’ｔ’）となるので、Ｅ
ＸＯＨの出方はハイレベル（ゝ１“）となって３状態出
力回路ＴＢ、を選択状態にする。
このとき、通常のロジックスレッショルド電圧ｖＬｔ［
するフリップ７ａツブ］ｌＩ’ＦがうｔＸｌ イ７ハー
タエｖ４全通してロウレベル（’０’ ）が伝えラレル
ので上記ＨＡＮＤゲートＧ３及びＮＯＲゲーグー４の出
力がそれぞｎハイレベル（ゝゝｌ′）となってＭＯ８Ｆ
ＩＴＱ＜ ’！ｉ？オン、Ｑｓ ｋオフＫＴる。Ｌ７ｊ
がって、このときの信号ＢＵ８の電圧ｖＢＵ８□は、論
理ロウレベル（Ｏｖ）に急回装丁ル。
するフリップ７ａツブ］ｌＩ’ＦがうｔＸｌ イ７ハー
タエｖ４全通してロウレベル（’０’ ）が伝えラレル
ので上記ＨＡＮＤゲートＧ３及びＮＯＲゲーグー４の出
力がそれぞｎハイレベル（ゝゝｌ′）となってＭＯ８Ｆ
ＩＴＱ＜ ’！ｉ？オン、Ｑｓ ｋオフＫＴる。Ｌ７ｊ
がって、このときの信号ＢＵ８の電圧ｖＢＵ８□は、論
理ロウレベル（Ｏｖ）に急回装丁ル。
なお、上述のように信号ＢＵＥＩの電圧が論理ハイレベ
ル（ｖｏ。）又は論理ロウレベル（ＯＶ）のようにｔｇ
ｌ復すると、第１の０Ｍ０Ｓインバータの出力及び第２
の０Ｍ０Ｓインバータの出力が共にハイレベル又はロウ
レベルになるのでＥＸＯＲの出力がロウレベル（′０”
）となって３状態出力回路ＴＢ６に非選択状態にするも
のでおる。
ル（ｖｏ。）又は論理ロウレベル（ＯＶ）のようにｔｇ
ｌ復すると、第１の０Ｍ０Ｓインバータの出力及び第２
の０Ｍ０Ｓインバータの出力が共にハイレベル又はロウ
レベルになるのでＥＸＯＲの出力がロウレベル（′０”
）となって３状態出力回路ＴＢ６に非選択状態にするも
のでおる。
また、３状態出力回路１”Ｂ、ないしＴＢＢが選択され
て信号ＢＵＳのレベル全例えば、図示の電圧ｖＢＵＢ３
のようにハイレベルからロウレベルＫｉ化させるとき、
レベル検出回路ＬＤＦｉＴが動作して３状態出力回路Ｔ
Ｂ、ｉ選択状態にする１での間に遅延時間ｔｄｋ有する
ので、こｎらの１白路が電圧ｖＢＵＢ３のハイレベルか
らロウレベルへノ変化の芒またげになることにならない
。
て信号ＢＵＳのレベル全例えば、図示の電圧ｖＢＵＢ３
のようにハイレベルからロウレベルＫｉ化させるとき、
レベル検出回路ＬＤＦｉＴが動作して３状態出力回路Ｔ
Ｂ、ｉ選択状態にする１での間に遅延時間ｔｄｋ有する
ので、こｎらの１白路が電圧ｖＢＵＢ３のハイレベルか
らロウレベルへノ変化の芒またげになることにならない
。
このことは、信号ＢＵＳのレベル全通にハイレベルカラ
ロウレベルに変化させるときにも同様である。
ロウレベルに変化させるときにも同様である。
以上説明し友この実施例に工ｎば、信号ＢＵ８のフロー
ティング状態での中間レベル全検出して自動的に通常の
８！ｉｉｌ理レベルに回後きせることによって、インバ
ータエＮＶでの大きな貫通電流が長時間にわたって流れ
つづけること全防止できるので０ＭＯ８集積回路の低消
費電力性を維持することかできる。また、上記大きな貫
通電流が流ｎることにエリを源線、接地線に発生するス
イッチングノイズを低減でせることによって誤動作の虞
ｎも低減させることができる。
ティング状態での中間レベル全検出して自動的に通常の
８！ｉｉｌ理レベルに回後きせることによって、インバ
ータエＮＶでの大きな貫通電流が長時間にわたって流れ
つづけること全防止できるので０ＭＯ８集積回路の低消
費電力性を維持することかできる。また、上記大きな貫
通電流が流ｎることにエリを源線、接地線に発生するス
イッチングノイズを低減でせることによって誤動作の虞
ｎも低減させることができる。
さらに、１つの信号ＢＵＳに対して上記の回路ｔ１つず
つ設ければよいので比較的簡単な回路構成とすることが
できるとともに、３状態出力回路ＴＢ、ないしＴＢ５が
いずれも非選択状態であることをその選択信号ＥＮ、な
込しＩＮ、に工って調べる必要が々いので論理設計が簡
単になる。
つ設ければよいので比較的簡単な回路構成とすることが
できるとともに、３状態出力回路ＴＢ、ないしＴＢ５が
いずれも非選択状態であることをその選択信号ＥＮ、な
込しＩＮ、に工って調べる必要が々いので論理設計が簡
単になる。
この発明は、前記実施例に限定されな−。
第１図の実施例回路において、フリツプフロップＦＦと
インバータエｖ４と全省略して３状態出力回路ＴＢ、に
直接（ｇ号ＢＵＳのレベルを伝えるもの、あるいは２つ
のインバータ全通して伝えるものであってもよい。
インバータエｖ４と全省略して３状態出力回路ＴＢ、に
直接（ｇ号ＢＵＳのレベルを伝えるもの、あるいは２つ
のインバータ全通して伝えるものであってもよい。
また、レベル検出回路ＬＤＥＴｉ構成する第１第２のＣ
ＭＯＳインバータは、２つの電圧比較回路に置き換える
ものであってもより０ また５必要であれば、上記遅延時間ｔｄ（ｒ確保するた
め、レベル検出回路ＬＤＥＩＴと３状態出力回路ＴＢ、
との間にインバータ等の遅延回路を設けるものとしても
よ−。
ＭＯＳインバータは、２つの電圧比較回路に置き換える
ものであってもより０ また５必要であれば、上記遅延時間ｔｄ（ｒ確保するた
め、レベル検出回路ＬＤＥＩＴと３状態出力回路ＴＢ、
との間にインバータ等の遅延回路を設けるものとしても
よ−。
さらに、３状態出力回路ＴＢ、ないしＴＢ、及び／又は
３状態出力回路ＴＢ、は、第４図に示したように、直列
形態のｐチャンネルＭＯ８ＦＢＴＱ＊ｔ 、 Ｑｔ鵞
及びｎチャンネ＃Ｍ０８Ｆ’ＥＴＱ１１゜Ｑ１０とイン
バータエｖ６ とで構成したものを用いるものであって
もよい。
３状態出力回路ＴＢ、は、第４図に示したように、直列
形態のｐチャンネルＭＯ８ＦＢＴＱ＊ｔ 、 Ｑｔ鵞
及びｎチャンネ＃Ｍ０８Ｆ’ＥＴＱ１１゜Ｑ１０とイン
バータエｖ６ とで構成したものを用いるものであって
もよい。
ま７ｊ、信号ＢＵ８は、０ＭＯ８集積回路装置の外部に
設けられるものであってもよい。この場合上記レベル保
証回路１０Ｍ０Ｂ集積回路装置に内蔵させるものの他、
第５図の実施例に示すように、上記レベル保証回路を別
チップの牛導体粟積回路装置として用意し、０Ｍ０Ｂ体
集積回路装置間でのデータの授受を行うデータバス１３
０Ｓに接続するものとしても工い。
設けられるものであってもよい。この場合上記レベル保
証回路１０Ｍ０Ｂ集積回路装置に内蔵させるものの他、
第５図の実施例に示すように、上記レベル保証回路を別
チップの牛導体粟積回路装置として用意し、０Ｍ０Ｂ体
集積回路装置間でのデータの授受を行うデータバス１３
０Ｓに接続するものとしても工い。
この発明に、上述のようなトライステートバス構造全内
蔵又は外部に有するｏ Ｍｏｓ体集積回路装置に広く利
用することができる。
蔵又は外部に有するｏ Ｍｏｓ体集積回路装置に広く利
用することができる。
第１図は、この発明の一実施例全示す回路図、第２図は
、この発明全説明するための波形図、第３図は、この発
明全説明する友めの動作波形図、 第４図は、この発明に用すられる３状態出力回路の他の
一実施例を示す回路図、 第５図は、この発明の他の一実施例を示すブロック図で
ある。 代理人 弁理士 薄 １）利 辛 ５．４〜 第 １ 図 ／Ａ／ｌ／ 第 ２ 図 Ｖ６昭 ｒ −−−−−−第 ３ 図 第 ４ 図 第 ５ 図 □ １６５−
、この発明全説明するための波形図、第３図は、この発
明全説明する友めの動作波形図、 第４図は、この発明に用すられる３状態出力回路の他の
一実施例を示す回路図、 第５図は、この発明の他の一実施例を示すブロック図で
ある。 代理人 弁理士 薄 １）利 辛 ５．４〜 第 １ 図 ／Ａ／ｌ／ 第 ２ 図 Ｖ６昭 ｒ −−−−−−第 ３ 図 第 ４ 図 第 ５ 図 □ １６５−
Claims (1)
- 【特許請求の範囲】 １、複数の３状態出力回路の出力端子と０Ｍ０Ｓインバ
ータの入力端子とが共通に接続される信号バスと、この
信号バスの所定の範囲の中間レベルを検出するレベル検
出回路と、この中間レベル検出出力にエリ選択状態とさ
れ、上記信号バスにおける論理レベルを増幅してその信
号バスに伝える３状態出力回路とを含むことｔ特徴とす
るレベル保証回路。 ２、上記イぎ号バスは、０ＭＯ８半導体集積回路内に形
成されるものであること′ｆ：特徴とする特許請求の範
囲第１項記載のレベル保証回路。 ３、上記レベル検出回路は、そのコンダクタンス比の設
定により論理ハイレベル側に偏倚したロジックスレッシ
ョルド電圧を持つ第１の０Ｍ０Ｂインバータと、論理ロ
ウレベル側に偏倚し友ロジックスレッショルド電圧を持
つ第２の０Ｍ０Ｓインバータと、こｎらのインバータの
出力？受ける排他的論理和回路とを含むものであること
を特徴とする特許請求の範囲第１．又は第２項記載のレ
ベル保証回路。 ４、上記信号バスには、上記複数の３状態出力回路に比
べて大きな出力インピーダンスのフリップフロップが接
続され、このフリップフロップを通して信号バスにおけ
る論理レベルが上記３状態出力回路の入力端子に伝えら
れるものであることを特徴とする特許請求の範囲第１．
第２．又は第３項記載のレベル保証回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127539A JPS5919434A (ja) | 1982-07-23 | 1982-07-23 | レベル保証回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127539A JPS5919434A (ja) | 1982-07-23 | 1982-07-23 | レベル保証回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919434A true JPS5919434A (ja) | 1984-01-31 |
| JPH05890B2 JPH05890B2 (ja) | 1993-01-07 |
Family
ID=14962511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127539A Granted JPS5919434A (ja) | 1982-07-23 | 1982-07-23 | レベル保証回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919434A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0258873A2 (en) * | 1986-09-01 | 1988-03-09 | Nec Corporation | Serial bus interface system for data communication using two-wire line as clock bus and data bus |
| JPS63128813A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | 半導体集積回路装置 |
| JPS63131614A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 半導体集積回路装置 |
| EP0306953A2 (en) * | 1987-09-08 | 1989-03-15 | Nec Corporation | Address/control signal input circuit for cache controller |
| JPH0346016A (ja) * | 1989-07-13 | 1991-02-27 | Fujitsu Ltd | バス制御方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141826A (en) * | 1979-04-24 | 1980-11-06 | Seiko Epson Corp | Input circuit for integrated circuit |
| JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 | ||
| JPS5750032A (en) * | 1980-09-09 | 1982-03-24 | Matsushita Electric Ind Co Ltd | Integrated circuit |
-
1982
- 1982-07-23 JP JP57127539A patent/JPS5919434A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141826A (en) * | 1979-04-24 | 1980-11-06 | Seiko Epson Corp | Input circuit for integrated circuit |
| JPS56172126U (ja) * | 1980-05-23 | 1981-12-19 | ||
| JPS5750032A (en) * | 1980-09-09 | 1982-03-24 | Matsushita Electric Ind Co Ltd | Integrated circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0258873A2 (en) * | 1986-09-01 | 1988-03-09 | Nec Corporation | Serial bus interface system for data communication using two-wire line as clock bus and data bus |
| JPS63128813A (ja) * | 1986-11-18 | 1988-06-01 | Nec Corp | 半導体集積回路装置 |
| JPS63131614A (ja) * | 1986-11-20 | 1988-06-03 | Nec Corp | 半導体集積回路装置 |
| EP0306953A2 (en) * | 1987-09-08 | 1989-03-15 | Nec Corporation | Address/control signal input circuit for cache controller |
| JPH0346016A (ja) * | 1989-07-13 | 1991-02-27 | Fujitsu Ltd | バス制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05890B2 (ja) | 1993-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5578941A (en) | Voltage compensating CMOS input buffer circuit | |
| KR0185460B1 (ko) | 저전압 cmos 공정을 사용하는 고전압 cmos 논리회로 | |
| US8385036B2 (en) | System and method for negative voltage protection | |
| US7245152B2 (en) | Voltage-level shifter | |
| US6084459A (en) | Voltage level shifting circuit | |
| US4540904A (en) | Tri-state type driver circuit | |
| JPH0241838B2 (ja) | ||
| JPS61202523A (ja) | 半導体集積回路 | |
| KR0176326B1 (ko) | 배타적 오아/노아게이트 회로 | |
| JPS5919434A (ja) | レベル保証回路 | |
| GB2248988A (en) | Interface circuits | |
| US4568844A (en) | Field effect transistor inverter-level shifter circuitry | |
| US7768336B2 (en) | Level shifting circuit | |
| JPH10163852A (ja) | 半導体装置の入出力回路 | |
| US5005156A (en) | Semiconductor device having output buffer circuit controlled by output control signal | |
| JP3016993B2 (ja) | 半導体集積回路 | |
| US4469960A (en) | Voltage translating circuit | |
| US20030137331A1 (en) | Schmitt trigger circuit consuming low power | |
| JP2540765B2 (ja) | 誤動作防止テスト回路 | |
| US6801069B1 (en) | Receiving latch with hysteresis | |
| JP2531834B2 (ja) | 低インピ―ダンス出力回路 | |
| EP0821484A1 (en) | High voltage tolerance output stage | |
| JPH01304518A (ja) | 差動増幅型高速バス | |
| JP3638167B2 (ja) | 小振幅信号インタフェイス用双方向バッファ回路 | |
| US6700406B1 (en) | Multi-valued logical circuit with less latch-up |