JPH10163852A - 半導体装置の入出力回路 - Google Patents
半導体装置の入出力回路Info
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- JPH10163852A JPH10163852A JP9326251A JP32625197A JPH10163852A JP H10163852 A JPH10163852 A JP H10163852A JP 9326251 A JP9326251 A JP 9326251A JP 32625197 A JP32625197 A JP 32625197A JP H10163852 A JPH10163852 A JP H10163852A
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Abstract
(57)【要約】
【課題】本発明は、ＭＯＳデバイスの小型化に従い低電
圧用チップに高電圧を印加した時効果的に対処し得る５
Ｖトレラント入出力回路を提供しようとするものであ
る。 【解決手段】従来入出力回路におけるインバータ５を５
Ｖトレラント回路２０で代替し、５Ｖトレラント回路２
０の出力ＰＧをＰＭＯＳトランジスタ７のゲートに入力
させると共に、ＰＭＯＳトランジスタ７の基板とバルク
とを接続して構成し、前記ＰＭＯＳトランジスタ７とＮ
ＭＯＳトランジスタ間に電源電圧Ｖｃｃにより恒常ター
ンオンされるＮＭＯＳトランジスタが備えられてなって
いる。
圧用チップに高電圧を印加した時効果的に対処し得る５
Ｖトレラント入出力回路を提供しようとするものであ
る。 【解決手段】従来入出力回路におけるインバータ５を５
Ｖトレラント回路２０で代替し、５Ｖトレラント回路２
０の出力ＰＧをＰＭＯＳトランジスタ７のゲートに入力
させると共に、ＰＭＯＳトランジスタ７の基板とバルク
とを接続して構成し、前記ＰＭＯＳトランジスタ７とＮ
ＭＯＳトランジスタ間に電源電圧Ｖｃｃにより恒常ター
ンオンされるＮＭＯＳトランジスタが備えられてなって
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の入出
力（Ｉ／Ｏ）回路に係るもので、特に、ＭＯＳデバイス
の小型化に伴い、低電圧用チップに高電圧が印加された
ときに効果的に対処し得るトレラント(tolerant)入出力
回路の技術に関する。
力（Ｉ／Ｏ）回路に係るもので、特に、ＭＯＳデバイス
の小型化に伴い、低電圧用チップに高電圧が印加された
ときに効果的に対処し得るトレラント(tolerant)入出力
回路の技術に関する。
【０００２】
【従来の技術】従来より、半導体装置において、入出力
モードに応じてデータ信号Ｄ又はパッド端子の信号を選
択的に出力する入出力回路が知られている。従来の半導
体装置の入出力回路では、図５に示すように、イネーブ
ル信号ＥＮ及びデータ信号Ｄを夫々反転するインバータ
１、２と、インバータ１、２の各出力を否定論理和する
ＮＯＲゲート３と、インバータ２の出力とイネーブル信
号ＥＮとを否定論理積するＮＡＮＤゲート４と、ＮＯＲ
ゲート３、ＮＡＮＤゲート４の各出力を反転して、夫
々、ＰＭＯＳゲート信号ＰＧ、ＮＭＯＳゲート信号ＮＧ
を出力するインバータ５、６と、電源端子Ｖｃｃと接地
間に直列接続されて、夫々、インバータ５、６から出力
されたＰＭＯＳゲート信号ＰＧ、ＮＭＯＳゲート信号Ｎ
Ｇをゲートに受けるＰＭＯＳトランジスタ７、ＮＭＯＳ
トランジスタ８と、パッド端子ＰＡＤから出力端子ＤＩ
Ｎまで、順次接続されたインバータ９、１０と、を備え
て構成されている。
モードに応じてデータ信号Ｄ又はパッド端子の信号を選
択的に出力する入出力回路が知られている。従来の半導
体装置の入出力回路では、図５に示すように、イネーブ
ル信号ＥＮ及びデータ信号Ｄを夫々反転するインバータ
１、２と、インバータ１、２の各出力を否定論理和する
ＮＯＲゲート３と、インバータ２の出力とイネーブル信
号ＥＮとを否定論理積するＮＡＮＤゲート４と、ＮＯＲ
ゲート３、ＮＡＮＤゲート４の各出力を反転して、夫
々、ＰＭＯＳゲート信号ＰＧ、ＮＭＯＳゲート信号ＮＧ
を出力するインバータ５、６と、電源端子Ｖｃｃと接地
間に直列接続されて、夫々、インバータ５、６から出力
されたＰＭＯＳゲート信号ＰＧ、ＮＭＯＳゲート信号Ｎ
Ｇをゲートに受けるＰＭＯＳトランジスタ７、ＮＭＯＳ
トランジスタ８と、パッド端子ＰＡＤから出力端子ＤＩ
Ｎまで、順次接続されたインバータ９、１０と、を備え
て構成されている。
【０００３】かかる従来の半導体装置の入出力回路は、
ＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ８
が、断面図である図６に示すように構成されている。次
に、動作を説明する。先ず、イネーブル信号ＥＮはＮＡ
ＮＤゲート４の一方の端子に入力されると共にインバー
タ１で反転されてＮＯＲゲート３の一方の端子に入力さ
れる。
ＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ８
が、断面図である図６に示すように構成されている。次
に、動作を説明する。先ず、イネーブル信号ＥＮはＮＡ
ＮＤゲート４の一方の端子に入力されると共にインバー
タ１で反転されてＮＯＲゲート３の一方の端子に入力さ
れる。
【０００４】出力モードのときは、イネーブル信号ＥＮ
はハイレベルとなる。データ信号Ｄがハイレベルのとき
は、該データ信号Ｄは、インバータ２で反転され、夫
々、ＮＯＲゲート３及びＮＡＮＤゲート４に入力され、
ＮＯＲゲート３、ＮＡＮＤゲート４から、夫々、ハイレ
ベルの信号が出力され、インバータ５、６により反転さ
れてＰＭＯＳトランジスタ７のゲート信号ＰＧ、ＮＭＯ
Ｓトランジスタ８のゲート信号ＮＧは、夫々、ハイレベ
ルとなる。従って、ＰＭＯＳトランジスタ７はターンオ
ンし、ＮＭＯＳトランジスタ８はターンオフしてパッド
端子ＰＡＤには、データ信号Ｄと同じハイレベルの信号
が出力される。
はハイレベルとなる。データ信号Ｄがハイレベルのとき
は、該データ信号Ｄは、インバータ２で反転され、夫
々、ＮＯＲゲート３及びＮＡＮＤゲート４に入力され、
ＮＯＲゲート３、ＮＡＮＤゲート４から、夫々、ハイレ
ベルの信号が出力され、インバータ５、６により反転さ
れてＰＭＯＳトランジスタ７のゲート信号ＰＧ、ＮＭＯ
Ｓトランジスタ８のゲート信号ＮＧは、夫々、ハイレベ
ルとなる。従って、ＰＭＯＳトランジスタ７はターンオ
ンし、ＮＭＯＳトランジスタ８はターンオフしてパッド
端子ＰＡＤには、データ信号Ｄと同じハイレベルの信号
が出力される。
【０００５】次に、イネーブル信号ＥＮがハイレベルの
状態でデータ信号Ｄがローレベルになったときは、ＮＯ
Ｒゲート３及びＮＡＮＤゲート４の各出力の全てはロー
レベルとなって、ＰＭＯＳトランジスタ７のゲート信号
ＰＧ及びＮＭＯＳトランジスタ８のゲート信号ＮＧはハ
イレベルになる。従って、ＰＭＯＳトランジスタ７、Ｎ
ＭＯＳトランジスタ８が、夫々、ターンオフ、ターンオ
ンして、パッド端子ＰＡＤには、データ信号Ｄと同じロ
ーレベルの信号が出力される。
状態でデータ信号Ｄがローレベルになったときは、ＮＯ
Ｒゲート３及びＮＡＮＤゲート４の各出力の全てはロー
レベルとなって、ＰＭＯＳトランジスタ７のゲート信号
ＰＧ及びＮＭＯＳトランジスタ８のゲート信号ＮＧはハ
イレベルになる。従って、ＰＭＯＳトランジスタ７、Ｎ
ＭＯＳトランジスタ８が、夫々、ターンオフ、ターンオ
ンして、パッド端子ＰＡＤには、データ信号Ｄと同じロ
ーレベルの信号が出力される。
【０００６】一方、入力モードのときは、イネーブル信
号ＥＮがローレベルとなる。このときは、データ信号Ｄ
のレベルに拘わらず、ＮＯＲゲート３からはローレベル
の信号が出力され、ＮＡＮＤゲート４からはハイレベル
の信号が出力されて、ゲート信号ＰＧ、ゲート信号ＮＧ
は、夫々、ハイレベル、ローレベルになる。従って、Ｐ
ＭＯＳトランジスタ７及びＮＭＯＳトランジスタ８はと
もにターンオフし、パッド端子ＰＡＤにハイレベルの信
号が入力されたときは、このハイレベルの信号がインバ
ータ９、１０を通って出力端子ＤＩＮに出力され、パッ
ド端子ＰＡＤにローレベルの信号が入力されたときは、
出力端子ＤＩＮからローレベルの信号が出力される。
号ＥＮがローレベルとなる。このときは、データ信号Ｄ
のレベルに拘わらず、ＮＯＲゲート３からはローレベル
の信号が出力され、ＮＡＮＤゲート４からはハイレベル
の信号が出力されて、ゲート信号ＰＧ、ゲート信号ＮＧ
は、夫々、ハイレベル、ローレベルになる。従って、Ｐ
ＭＯＳトランジスタ７及びＮＭＯＳトランジスタ８はと
もにターンオフし、パッド端子ＰＡＤにハイレベルの信
号が入力されたときは、このハイレベルの信号がインバ
ータ９、１０を通って出力端子ＤＩＮに出力され、パッ
ド端子ＰＡＤにローレベルの信号が入力されたときは、
出力端子ＤＩＮからローレベルの信号が出力される。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来の半導体装置の入出力回路において、パッド端子ＰＡ
Ｄには、図６に示すように、ＰＭＯＳトランジスタ７の
ドレインであるＰ+ アクティブ領域とＮＭＯＳトランジ
スタ８のドレインであるＮ+ アクティブ領域とが接続さ
れていて、電源電圧Ｖｃｃが、例えば、中間レベルであ
る３．３Ｖになったとき、ＰＭＯＳトランジスタ７のソ
ース領域Ｐ+ と基板になっているＮ−Ｗｅｌｌ領域とが
ともに３．３Ｖとなる。このとき、パッド端子ＰＡＤに
５Ｖが印加されると、ＰＭＯＳトランジスタ７のドレイ
ン領域Ｐ+ は５Ｖになり、ドレイン領域Ｐ+ 、Ｎ−Ｗｅ
ｌｌ領域にＰＮダイオードが形成されてＰＮダイオード
は正方向にターンオンする。
来の半導体装置の入出力回路において、パッド端子ＰＡ
Ｄには、図６に示すように、ＰＭＯＳトランジスタ７の
ドレインであるＰ+ アクティブ領域とＮＭＯＳトランジ
スタ８のドレインであるＮ+ アクティブ領域とが接続さ
れていて、電源電圧Ｖｃｃが、例えば、中間レベルであ
る３．３Ｖになったとき、ＰＭＯＳトランジスタ７のソ
ース領域Ｐ+ と基板になっているＮ−Ｗｅｌｌ領域とが
ともに３．３Ｖとなる。このとき、パッド端子ＰＡＤに
５Ｖが印加されると、ＰＭＯＳトランジスタ７のドレイ
ン領域Ｐ+ は５Ｖになり、ドレイン領域Ｐ+ 、Ｎ−Ｗｅ
ｌｌ領域にＰＮダイオードが形成されてＰＮダイオード
は正方向にターンオンする。
【０００８】よって、該ターンオンしたＰＮダイオード
によりＮ−Ｗｅｌｌ領域は５Ｖとなり、Ｎウェルプラグ
(N Well Plug）を通って電源電圧Ｖｃｃに接続されて、
５Ｖのパッド端子ＰＡＤの入力と３．３Ｖの電源電圧Ｖ
ｃｃがショートし、内部ＭＯＳトランジスタの誤動作が
誘発される。即ち、パッド端子ＰＡＤの電圧が電源電圧
Ｖｃｃよりも高くなるときに問題が発生するという不都
合な点があった。
によりＮ−Ｗｅｌｌ領域は５Ｖとなり、Ｎウェルプラグ
(N Well Plug）を通って電源電圧Ｖｃｃに接続されて、
５Ｖのパッド端子ＰＡＤの入力と３．３Ｖの電源電圧Ｖ
ｃｃがショートし、内部ＭＯＳトランジスタの誤動作が
誘発される。即ち、パッド端子ＰＡＤの電圧が電源電圧
Ｖｃｃよりも高くなるときに問題が発生するという不都
合な点があった。
【０００９】本発明は、このような従来の課題に鑑みて
なされたもので、電源電圧が低下しても出力端子と電源
間のショートを防止し得る半導体装置の入出力回路を提
供することを目的とする。
なされたもので、電源電圧が低下しても出力端子と電源
間のショートを防止し得る半導体装置の入出力回路を提
供することを目的とする。
【００１０】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体装置の入出力回路は、電源と接地間に
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを順次
接続し、両トランジスタの接続点をパッド端子とし、イ
ネーブル信号に基づいて出力モードになったとき、デー
タ信号が出力されるように両トランジスタがオン、オフ
し、入力モードになったとき、パッド端子に入力された
信号が出力されるように両トランジスタがオフするよう
に構成された半導体装置の入出力回路において、前記Ｐ
ＭＯＳトランジスタのチャンネル領域をバルクに接続
し、該トランジスタのゲートに、パッド端子の入力電圧
が電源電圧よりも高くなったとき、パッド端子と電源間
の電流経路を遮断する５Ｖトレラント回路を接続した。
明にかかる半導体装置の入出力回路は、電源と接地間に
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを順次
接続し、両トランジスタの接続点をパッド端子とし、イ
ネーブル信号に基づいて出力モードになったとき、デー
タ信号が出力されるように両トランジスタがオン、オフ
し、入力モードになったとき、パッド端子に入力された
信号が出力されるように両トランジスタがオフするよう
に構成された半導体装置の入出力回路において、前記Ｐ
ＭＯＳトランジスタのチャンネル領域をバルクに接続
し、該トランジスタのゲートに、パッド端子の入力電圧
が電源電圧よりも高くなったとき、パッド端子と電源間
の電流経路を遮断する５Ｖトレラント回路を接続した。
【００１１】請求項２の発明にかかる半導体装置の入出
力回路では、前記トレラント回路は、ソースは電源電圧
端子に、ゲートがパッド端子に、ドレイン及び基板はバ
ルクに夫々接続されたＰＭＯＳトランジスタと、ソース
はパッド端子に、ゲートが電源電圧端子に、ドレイン及
び基板はバルクに夫々接続されたＰＭＯＳトランジスタ
と、ソースはバルクに、ゲートがＮＯＲゲートの出力端
子に、ドレインは当該回路の出力端子に夫々接続された
ＰＭＯＳトランジスタと、ドレインは当該回路の出力端
子に、ゲートが電源電圧端子に接続されたＮＭＯＳトラ
ンジスタと、ドレインはＮＭＯＳトランジスタのソース
に、ゲートがＮＯＲゲートの出力端子に、ソースは接地
端子に接続されたＮＭＯＳトランジスタと、を備えて構
成されている。
力回路では、前記トレラント回路は、ソースは電源電圧
端子に、ゲートがパッド端子に、ドレイン及び基板はバ
ルクに夫々接続されたＰＭＯＳトランジスタと、ソース
はパッド端子に、ゲートが電源電圧端子に、ドレイン及
び基板はバルクに夫々接続されたＰＭＯＳトランジスタ
と、ソースはバルクに、ゲートがＮＯＲゲートの出力端
子に、ドレインは当該回路の出力端子に夫々接続された
ＰＭＯＳトランジスタと、ドレインは当該回路の出力端
子に、ゲートが電源電圧端子に接続されたＮＭＯＳトラ
ンジスタと、ドレインはＮＭＯＳトランジスタのソース
に、ゲートがＮＯＲゲートの出力端子に、ソースは接地
端子に接続されたＮＭＯＳトランジスタと、を備えて構
成されている。
【００１２】請求項３の発明にかかる半導体装置の入出
力回路では、前記トレラント回路は、イネーブル信号と
パッド端子の信号を受けてモードを感知するモード感知
器と、ソースは電源電圧端子に、ゲートが該モード感知
器の出力端子に、ドレイン及び基板がバルクに夫々接続
されたＰＭＯＳトランジスタと、をさらに備え、前記Ｐ
ＭＯＳトランジスタがターンオフしてバルクがフローテ
ィング状態になるのを阻止するように構成されている。
力回路では、前記トレラント回路は、イネーブル信号と
パッド端子の信号を受けてモードを感知するモード感知
器と、ソースは電源電圧端子に、ゲートが該モード感知
器の出力端子に、ドレイン及び基板がバルクに夫々接続
されたＰＭＯＳトランジスタと、をさらに備え、前記Ｐ
ＭＯＳトランジスタがターンオフしてバルクがフローテ
ィング状態になるのを阻止するように構成されている。
【００１３】請求項４の発明にかかる半導体装置の入出
力回路では、前記モード感知器は、パッド端子の信号が
一方側端に入力されるＮＡＮＤゲートと、イネーブル信
号とＮＡＮＤゲートの出力信号とを入力して否定論理積
演算を行うＮＡＮＤゲートと、該ＮＡＮＤゲートの出力
信号を反転するインバータと、ゲートは電源電圧端子Ｖ
ｃｃに、ソースがパッド端子に、ドレインが当該モード
感知器の出力端子に、基板がバルクに夫々接続されたＰ
ＭＯＳトランジスタと、ゲートは電源電圧端子に、ドレ
インが当該モード感知器の出力端子に夫々接続されたＮ
ＭＯＳトランジスタと、ドレインは該ＮＭＯＳトランジ
スタのソースに、ゲートが前記インバータの出力に、ソ
ースは接地されたＮＭＯＳトランジスタと、を備えて構
成されている。
力回路では、前記モード感知器は、パッド端子の信号が
一方側端に入力されるＮＡＮＤゲートと、イネーブル信
号とＮＡＮＤゲートの出力信号とを入力して否定論理積
演算を行うＮＡＮＤゲートと、該ＮＡＮＤゲートの出力
信号を反転するインバータと、ゲートは電源電圧端子Ｖ
ｃｃに、ソースがパッド端子に、ドレインが当該モード
感知器の出力端子に、基板がバルクに夫々接続されたＰ
ＭＯＳトランジスタと、ゲートは電源電圧端子に、ドレ
インが当該モード感知器の出力端子に夫々接続されたＮ
ＭＯＳトランジスタと、ドレインは該ＮＭＯＳトランジ
スタのソースに、ゲートが前記インバータの出力に、ソ
ースは接地されたＮＭＯＳトランジスタと、を備えて構
成されている。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図４に基づいて説明する。尚、図５と同一要素のもの
については同一符号を付して説明は省略する。本実施の
形態の入出力回路では、図１に示すように、ＰＭＯＳト
ランジスタ７の基板とバルク（図６におけるＮ−ＷＥＬ
Ｌ）とが接続され、ＮＯＲゲート３とＰＭＯＳトランジ
スタ７との間に、従来のインバータの代わりに、パッド
端子ＰＡＤの信号レベルが電源電圧よりも高くなったと
き、パッド端子ＰＡＤと電源電圧Ｖｃｃ間のショートを
防止するための５Ｖトレラント回路２０が接続されてい
る。
〜図４に基づいて説明する。尚、図５と同一要素のもの
については同一符号を付して説明は省略する。本実施の
形態の入出力回路では、図１に示すように、ＰＭＯＳト
ランジスタ７の基板とバルク（図６におけるＮ−ＷＥＬ
Ｌ）とが接続され、ＮＯＲゲート３とＰＭＯＳトランジ
スタ７との間に、従来のインバータの代わりに、パッド
端子ＰＡＤの信号レベルが電源電圧よりも高くなったと
き、パッド端子ＰＡＤと電源電圧Ｖｃｃ間のショートを
防止するための５Ｖトレラント回路２０が接続されてい
る。
【００１５】また、ＰＭＯＳトランジスタ７とＮＭＯＳ
トランジスタ８との間には、ＮＭＯＳトランジスタ１１
が接続され、ゲートに電源電圧Ｖccが印加される。この
ＮＭＯＳトランジスタ１１は、緩衝機能を有し、ＮＭＯ
Ｓトランジスタ８に過電圧が印加されてＮＭＯＳトラン
ジスタ８が破壊されることを防止している。この５Ｖト
レラント回路２０の一例を図２に示す。
トランジスタ８との間には、ＮＭＯＳトランジスタ１１
が接続され、ゲートに電源電圧Ｖccが印加される。この
ＮＭＯＳトランジスタ１１は、緩衝機能を有し、ＮＭＯ
Ｓトランジスタ８に過電圧が印加されてＮＭＯＳトラン
ジスタ８が破壊されることを防止している。この５Ｖト
レラント回路２０の一例を図２に示す。
【００１６】この図に示すように、５Ｖトレラント回路
２０は、ソースは電源電圧端子Ｖｃｃに、ゲートがパッ
ド端子ＰＡＤに、ドレイン及び基板はバルクに夫々接続
されたＰＭＯＳトランジスタ２１と、ソースはパッド端
子ＰＡＤに、ゲートが電源電圧端子に、ドレイン及び基
板はバルクに夫々接続されたＰＭＯＳトランジスタ２２
と、ソースはバルクに、ゲートがＮＯＲゲート３の出力
端子に、ドレインがＰＭＯＳトランジスタ７のゲートに
夫々接続されたＰＭＯＳトランジスタ２３と、ドレイン
はＰＭＯＳトランジスタ７のゲートに、ゲートが電源電
圧端子に接続されたＮＭＯＳトランジスタ２４と、ドレ
インはＮＭＯＳトランジスタ２４のソースに、ゲートが
ＮＯＲゲート３の出力端子に、ソースは接地端子Ｖｓｓ
に接続されたＮＭＯＳトランジスタ２５と、を備えて構
成されている。
２０は、ソースは電源電圧端子Ｖｃｃに、ゲートがパッ
ド端子ＰＡＤに、ドレイン及び基板はバルクに夫々接続
されたＰＭＯＳトランジスタ２１と、ソースはパッド端
子ＰＡＤに、ゲートが電源電圧端子に、ドレイン及び基
板はバルクに夫々接続されたＰＭＯＳトランジスタ２２
と、ソースはバルクに、ゲートがＮＯＲゲート３の出力
端子に、ドレインがＰＭＯＳトランジスタ７のゲートに
夫々接続されたＰＭＯＳトランジスタ２３と、ドレイン
はＰＭＯＳトランジスタ７のゲートに、ゲートが電源電
圧端子に接続されたＮＭＯＳトランジスタ２４と、ドレ
インはＮＭＯＳトランジスタ２４のソースに、ゲートが
ＮＯＲゲート３の出力端子に、ソースは接地端子Ｖｓｓ
に接続されたＮＭＯＳトランジスタ２５と、を備えて構
成されている。
【００１７】次に、動作を説明する。先ず、出力モード
のときは、イネーブル信号ＥＮがハイレベルとなり、こ
のときにデータ信号Ｄがハイレベル、パッド端子ＰＡＤ
の信号がローレベルであるときは、ＮＯＲゲート３の出
力信号ＮＲはハイレベルとなり、このハイレベルの出力
信号ＮＲにより５Ｖトレラント回路２０のＰＭＯＳトラ
ンジスタ２３はターンオフし、ＮＭＯＳトランジスタ２
５はターンオンして、出力端子を通してローレベルの信
号がＰＭＯＳトランジスタ７のゲート信号ＰＧとして出
力される。
のときは、イネーブル信号ＥＮがハイレベルとなり、こ
のときにデータ信号Ｄがハイレベル、パッド端子ＰＡＤ
の信号がローレベルであるときは、ＮＯＲゲート３の出
力信号ＮＲはハイレベルとなり、このハイレベルの出力
信号ＮＲにより５Ｖトレラント回路２０のＰＭＯＳトラ
ンジスタ２３はターンオフし、ＮＭＯＳトランジスタ２
５はターンオンして、出力端子を通してローレベルの信
号がＰＭＯＳトランジスタ７のゲート信号ＰＧとして出
力される。
【００１８】また、出力モードにおいて、データ信号Ｄ
がローレベルであり、ＮＯＲゲート３の出力信号ＮＲは
ローレベルとなり、５Ｖトレラント回路２０のＰＭＯＳ
トランジスタ２３がターンオンし、ＰＭＯＳトランジス
タ２１、２３及び出力端子を通してハイレベルの信号が
ＰＭＯＳトランジスタ７のゲート信号ＰＧとして出力さ
れる。即ち、５Ｖトレラント回路２０は、このとき、イ
ンバータとして動作する。
がローレベルであり、ＮＯＲゲート３の出力信号ＮＲは
ローレベルとなり、５Ｖトレラント回路２０のＰＭＯＳ
トランジスタ２３がターンオンし、ＰＭＯＳトランジス
タ２１、２３及び出力端子を通してハイレベルの信号が
ＰＭＯＳトランジスタ７のゲート信号ＰＧとして出力さ
れる。即ち、５Ｖトレラント回路２０は、このとき、イ
ンバータとして動作する。
【００１９】一方、出力モードにおいてパッド端子ＰＡ
Ｄの信号が電源電圧Ｖｃｃ程度にハイレベルであるとき
は、ＰＭＯＳトランジスタ２１がターンオフしてバルク
がフローティング状態となり、ＰＭＯＳトランジスタ７
の基板とパッド端子ＰＡＤ間には電流が流れない。次
に、入力モードのときは、イネーブル信号ＥＮがローレ
ベルになり、このときは、データ信号Ｄのレベルに拘わ
らず、ＮＯＲゲート３からは、ローレベルの出力信号Ｎ
Ｒが出力されて、５Ｖトレラント回路２０から出力され
たゲート信号ＰＧはハイレベルになる。
Ｄの信号が電源電圧Ｖｃｃ程度にハイレベルであるとき
は、ＰＭＯＳトランジスタ２１がターンオフしてバルク
がフローティング状態となり、ＰＭＯＳトランジスタ７
の基板とパッド端子ＰＡＤ間には電流が流れない。次
に、入力モードのときは、イネーブル信号ＥＮがローレ
ベルになり、このときは、データ信号Ｄのレベルに拘わ
らず、ＮＯＲゲート３からは、ローレベルの出力信号Ｎ
Ｒが出力されて、５Ｖトレラント回路２０から出力され
たゲート信号ＰＧはハイレベルになる。
【００２０】このとき、パッド端子ＰＡＤの入力電圧が
電源電圧Ｖｃｃよりも低いときは、ＰＭＯＳトランジス
タ２２はターンオフし、ＰＭＯＳトランジスタ２１はタ
ーンオンするが、ＰＭＯＳトランジスタ２３はローレベ
ルのＮＯＲゲート３の出力信号ＮＲによりターンオンす
るため、５Ｖトレラント回路２０から出力されたゲート
信号ＰＧは電源電圧Ｖｃｃと略同じレベルになる。
電源電圧Ｖｃｃよりも低いときは、ＰＭＯＳトランジス
タ２２はターンオフし、ＰＭＯＳトランジスタ２１はタ
ーンオンするが、ＰＭＯＳトランジスタ２３はローレベ
ルのＮＯＲゲート３の出力信号ＮＲによりターンオンす
るため、５Ｖトレラント回路２０から出力されたゲート
信号ＰＧは電源電圧Ｖｃｃと略同じレベルになる。
【００２１】そして、ＰＭＯＳトランジスタ２２のしき
い電圧をＶｔｐとして、パッド端子ＰＡＤの入力電圧が
電源電圧Ｖｃｃよりも高い５Ｖであり、該パッド端子Ｐ
ＡＤの電圧がＶｃｃ＋Ｖｔｐよりも高いときは、ＰＭＯ
Ｓトランジスタ２２はターンオンしてバルクにパッド端
子ＰＡＤの電圧が印加されることになる。従って、ＰＭ
ＯＳトランジスタ２３はターンオンの状態であるため、
パッド端子ＰＡＤの電圧と同じ電圧のバルク電圧がゲー
ト信号ＰＧとして５Ｖトレラント回路２０から出力され
る。
い電圧をＶｔｐとして、パッド端子ＰＡＤの入力電圧が
電源電圧Ｖｃｃよりも高い５Ｖであり、該パッド端子Ｐ
ＡＤの電圧がＶｃｃ＋Ｖｔｐよりも高いときは、ＰＭＯ
Ｓトランジスタ２２はターンオンしてバルクにパッド端
子ＰＡＤの電圧が印加されることになる。従って、ＰＭ
ＯＳトランジスタ２３はターンオンの状態であるため、
パッド端子ＰＡＤの電圧と同じ電圧のバルク電圧がゲー
ト信号ＰＧとして５Ｖトレラント回路２０から出力され
る。
【００２２】結局、ＰＭＯＳトランジスタ７がターンオ
フし、このとき、ＰＭＯＳトランジスタ７の基板もバル
クに接続されているから、ＰＭＯＳトランジスタ７の基
板とパッド端子ＰＡＤ間に電流が流れないようになる。
次に、図３に５Ｖトレラント回路の別の構成を示す。こ
の５Ｖトレラント回路２０は、図２に示すＰＭＯＳトラ
ンジスタ２１がターンオフしてバルクがフローティング
状態に置かれることを克服するようにしたものであり、
図２の構成に加え、イネーブル信号ＥＮとパッド端子Ｐ
ＡＤの信号を受けてモードを感知するモード感知器３０
と、ソースは電圧Ｖｃｃの電源に、ゲートが該モード感
知器３０の出力端子に、ドレイン及び基板がバルクに夫
々接続されたＰＭＯＳトランジスタ２６と、が備えられ
ている。
フし、このとき、ＰＭＯＳトランジスタ７の基板もバル
クに接続されているから、ＰＭＯＳトランジスタ７の基
板とパッド端子ＰＡＤ間に電流が流れないようになる。
次に、図３に５Ｖトレラント回路の別の構成を示す。こ
の５Ｖトレラント回路２０は、図２に示すＰＭＯＳトラ
ンジスタ２１がターンオフしてバルクがフローティング
状態に置かれることを克服するようにしたものであり、
図２の構成に加え、イネーブル信号ＥＮとパッド端子Ｐ
ＡＤの信号を受けてモードを感知するモード感知器３０
と、ソースは電圧Ｖｃｃの電源に、ゲートが該モード感
知器３０の出力端子に、ドレイン及び基板がバルクに夫
々接続されたＰＭＯＳトランジスタ２６と、が備えられ
ている。
【００２３】また、モード感知器３０においては、図４
に示すように、パッド端子ＰＡＤの信号とＮＡＮＤゲー
ト３２の出力信号とが入力されるＮＡＮＤゲート３１
と、イネーブル信号ＥＮとＮＡＮＤゲート３１の出力信
号とが入力されるＮＡＮＤゲート３２と、該ＮＡＮＤゲ
ート３１、３２の出力信号を反転するインバータ３３
と、ゲートは電圧Ｖｃｃの電源に、ソースがパッド端子
ＰＡＤに、ドレインがＰＭＯＳトランジスタ２６のゲー
トに、基板がバルクに夫々接続されたＰＭＯＳトランジ
スタ３４と、ゲートは電圧Ｖｃｃの電源に、ドレインが
ＰＭＯＳトランジスタ２６のゲートに夫々接続されたＮ
ＭＯＳトランジスタ３５と、ドレインは該ＮＭＯＳトラ
ンジスタ３５のソースに、ゲートがインバータ３３の出
力端子に、ソースは接地されたＮＭＯＳトランジスタ３
６と、を備えて構成されている。
に示すように、パッド端子ＰＡＤの信号とＮＡＮＤゲー
ト３２の出力信号とが入力されるＮＡＮＤゲート３１
と、イネーブル信号ＥＮとＮＡＮＤゲート３１の出力信
号とが入力されるＮＡＮＤゲート３２と、該ＮＡＮＤゲ
ート３１、３２の出力信号を反転するインバータ３３
と、ゲートは電圧Ｖｃｃの電源に、ソースがパッド端子
ＰＡＤに、ドレインがＰＭＯＳトランジスタ２６のゲー
トに、基板がバルクに夫々接続されたＰＭＯＳトランジ
スタ３４と、ゲートは電圧Ｖｃｃの電源に、ドレインが
ＰＭＯＳトランジスタ２６のゲートに夫々接続されたＮ
ＭＯＳトランジスタ３５と、ドレインは該ＮＭＯＳトラ
ンジスタ３５のソースに、ゲートがインバータ３３の出
力端子に、ソースは接地されたＮＭＯＳトランジスタ３
６と、を備えて構成されている。
【００２４】次に、動作を説明する。イネーブル信号Ｅ
Ｎがハイレベルの出力モードにおいて、トレラント回路
２０からローレベルの信号が出力されたとき、ＰＭＯＳ
トランジスタ７がターンオンし、ソースに印加された電
源電圧Ｖｃｃによりハイレベルの信号がパッド端子ＰＡ
Ｄに出力され、該ハイレベルの出力信号が５Ｖトレラン
ト回路２０のＰＭＯＳトランジスタ２１のゲートに印加
される。この信号は、電源電圧Ｖｃｃ程度のハイレベル
であり、ＰＭＯＳトランジスタ２１はターンオフしてバ
ルクはフローティング状態になる。また、パッド端子Ｐ
ＡＤの信号が電源電圧Ｖｃｃ程度になったとき、モード
感知器３０のＰＭＯＳトランジスタ３４はターンオフし
て、ＮＡＮＤゲート３１の出力信号はハイレベル、ＮＡ
ＮＤゲート３２の出力信号はローレベルとなって、ＮＭ
ＯＳトランジスタ３６がターンオンし、モード感知器３
０の出力信号ＭＤはローレベルになる。
Ｎがハイレベルの出力モードにおいて、トレラント回路
２０からローレベルの信号が出力されたとき、ＰＭＯＳ
トランジスタ７がターンオンし、ソースに印加された電
源電圧Ｖｃｃによりハイレベルの信号がパッド端子ＰＡ
Ｄに出力され、該ハイレベルの出力信号が５Ｖトレラン
ト回路２０のＰＭＯＳトランジスタ２１のゲートに印加
される。この信号は、電源電圧Ｖｃｃ程度のハイレベル
であり、ＰＭＯＳトランジスタ２１はターンオフしてバ
ルクはフローティング状態になる。また、パッド端子Ｐ
ＡＤの信号が電源電圧Ｖｃｃ程度になったとき、モード
感知器３０のＰＭＯＳトランジスタ３４はターンオフし
て、ＮＡＮＤゲート３１の出力信号はハイレベル、ＮＡ
ＮＤゲート３２の出力信号はローレベルとなって、ＮＭ
ＯＳトランジスタ３６がターンオンし、モード感知器３
０の出力信号ＭＤはローレベルになる。
【００２５】従って、ＰＭＯＳトランジスタ２６がター
ンオンしてバルク電圧が安定化する。
ンオンしてバルク電圧が安定化する。
【００２６】
【発明の効果】以上説明したように、請求項１の発明に
かかる入出力回路によれば、電源電圧よりも高い電圧が
印加されたときでも、ＰＭＯＳトランジスタの基板及び
バルクをパッド端子の電圧と同様に維持して電流経路を
遮断することにより、ＭＯＳトランジスタの誤動作を防
止し、出力モードで出力駆動トランジスタの基板を電源
電圧により絞って正確な動作を行わせるという効果があ
る。
かかる入出力回路によれば、電源電圧よりも高い電圧が
印加されたときでも、ＰＭＯＳトランジスタの基板及び
バルクをパッド端子の電圧と同様に維持して電流経路を
遮断することにより、ＭＯＳトランジスタの誤動作を防
止し、出力モードで出力駆動トランジスタの基板を電源
電圧により絞って正確な動作を行わせるという効果があ
る。
【００２７】請求項２の発明にかかる入出力回路によれ
ば、電源とパッド端子との間の電流経路を遮断すること
ができる。請求項３の発明にかかる入出力回路によれ
ば、電源とパッド端子との間の電流経路を遮断するとと
もに、モードを感知してバルクがフローティング状態に
なることを阻止することができる。
ば、電源とパッド端子との間の電流経路を遮断すること
ができる。請求項３の発明にかかる入出力回路によれ
ば、電源とパッド端子との間の電流経路を遮断するとと
もに、モードを感知してバルクがフローティング状態に
なることを阻止することができる。
【００２８】請求項４の発明にかかる入出力回路によれ
ば、モードを感知することができる。
ば、モードを感知することができる。
【図１】本発明に係る第１の実施の形態の回路図。
【図２】図１の５Ｖトレラント回路の詳細回路図。
【図３】図１の５Ｖトレラント回路の別の構成を示す回
路図。
路図。
【図４】図３のモード感知器の詳細回路図。
【図５】従来の入出力回路図。
【図６】図５のトランジスタの断面図。
２０ ５Ｖトレラント回路 ３０ モード感知器
Claims (4)
- 【請求項１】電源と接地間にＰＭＯＳトランジスタ
（７）とＮＭＯＳトランジスタ（８）とを順次接続し、
両トランジスタの接続点をパッド端子とし、イネーブル
信号（ＥＮ）に基づいて出力モードになったとき、デー
タ信号（Ｄ）が出力されるように両トランジスタがオ
ン、オフし、入力モードになったとき、パッド端子に入
力された信号が出力されるように両トランジスタがオフ
するように構成された半導体装置の入出力回路におい
て、 前記ＰＭＯＳトランジスタ（７）のチャンネル領域をバ
ルクに接続し、該トランジスタのゲートに、パッド端子
の入力電圧が電源電圧よりも高くなったとき、パッド端
子と電源間の電流経路を遮断する５Ｖトレラント回路
（２０）を接続したことを特徴とする半導体装置の入出
力回路。 - 【請求項２】前記トレラント回路（２０）は、 ソースは電源電圧端子（Ｖｃｃ）に、ゲートがパッド端
子に、ドレイン及び基板はバルクに夫々接続されたＰＭ
ＯＳトランジスタ（２１）と、 ソースはパッド端子に、ゲートが電源電圧端子に、ドレ
イン及び基板はバルクに夫々接続されたＰＭＯＳトラン
ジスタ（２２）と、 ソースはバルクに、ゲートがＮＯＲゲート（３）の出力
端子に、ドレインは当該回路の出力端子に夫々接続され
たＰＭＯＳトランジスタ（２３）と、 ドレインは当該回路の出力端子に、ゲートが電源電圧端
子に接続されたＮＭＯＳトランジスタ（２４）と、 ドレインはＮＭＯＳトランジスタ（２４）のソースに、
ゲートがＮＯＲゲート（３）の出力端子に、ソースは接
地端子（Ｖｓｓ）に接続されたＮＭＯＳトランジスタ
（２５）と、を備えて構成されたことを特徴とする請求
項１記載の半導体装置の入出力回路。 - 【請求項３】前記トレラント回路（２０）は、 イネーブル信号（ＥＮ）とパッド端子の信号を受けてモ
ードを感知するモード感知器（３０）と、 ソースは電源電圧端子（Ｖｃｃ）に、ゲートが該モード
感知器（３０）の出力端子に、ドレイン及び基板がバル
クに夫々接続されたＰＭＯＳトランジスタ（２６）と、
をさらに備え、 前記ＰＭＯＳトランジスタ（２１）がターンオフしてバ
ルクがフローティング状態になるのを阻止するように構
成されたことを特徴とする請求項２記載の半導体装置の
入出力回路。 - 【請求項４】前記モード感知器（３０）は、 パッド端子の信号が一方側端に入力されるＮＡＮＤゲー
ト（３１）と、 イネーブル信号（ＥＮ）とＮＡＮＤゲート（３１）の出
力信号とを入力して否定論理積演算を行うＮＡＮＤゲー
ト（３２）と、 該ＮＡＮＤゲート（３２）の出力信号を反転するインバ
ータ（３３）と、 ゲートは電源電圧端子Ｖｃｃに、ソースがパッド端子
に、ドレインが当該モード感知器（３０）の出力端子
に、基板がバルクに夫々接続されたＰＭＯＳトランジス
タ（３４）と、 ゲートは電源電圧端子（Ｖｃｃ）に、ドレインが当該モ
ード感知器（３０）の出力端子に夫々接続されたＮＭＯ
Ｓトランジスタ（３５）と、 ドレインは該ＮＭＯＳトランジスタ（３５）のソース
に、ゲートが前記インバータ（３３）の出力に、ソース
は接地されたＮＭＯＳトランジスタ（３６）と、を備え
て構成されたことを特徴とする請求項３記載の半導体装
置の入出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR58086/1996 | 1996-11-27 | ||
| KR1019960058086A KR100242987B1 (ko) | 1996-11-27 | 1996-11-27 | 5v 톨러런트 입출력 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163852A true JPH10163852A (ja) | 1998-06-19 |
| JP3599542B2 JP3599542B2 (ja) | 2004-12-08 |
Family
ID=19483820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32625197A Expired - Fee Related JP3599542B2 (ja) | 1996-11-27 | 1997-11-27 | 半導体装置の入出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6282456B1 (ja) |
| JP (1) | JP3599542B2 (ja) |
| KR (1) | KR100242987B1 (ja) |
| CN (1) | CN1096749C (ja) |
| DE (1) | DE19710488C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049847B2 (en) | 2003-04-25 | 2006-05-23 | Nec Electronics Corporation | Semiconductor device |
| US7218149B2 (en) | 2004-03-11 | 2007-05-15 | Oki Electric Industry Co., Ltd. | Output or bidirectional buffer circuit which tolerates an external input voltage that is higher than an internal power supply voltage |
| JP2011258797A (ja) * | 2010-06-10 | 2011-12-22 | Fujitsu Semiconductor Ltd | 発光ダイオードの駆動制御回路およびバックライト照明装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060049001A1 (en) * | 2004-09-09 | 2006-03-09 | Mark Streitman | Driven pendulum apparatus and method of operation thereof |
| CN101206494B (zh) * | 2006-12-22 | 2010-12-01 | 上海贝岭股份有限公司 | 电压发生器电路 |
| JP2010197878A (ja) * | 2009-02-26 | 2010-09-09 | Panasonic Corp | 容量性負荷駆動装置及びｐｄｐ表示装置 |
| US9557755B2 (en) * | 2014-06-13 | 2017-01-31 | Gn Resound A/S | Interface circuit for a hearing aid and method |
| CN117176127B (zh) * | 2023-11-03 | 2024-02-02 | 苏州旗芯微半导体有限公司 | 采样开关电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825101A (en) * | 1988-02-11 | 1989-04-25 | Advanced Micro Devices, Inc. | Full-level, fast CMOS output buffer |
| GB2258100B (en) * | 1991-06-28 | 1995-02-15 | Digital Equipment Corp | Floating-well CMOS output driver |
| US5381061A (en) * | 1993-03-02 | 1995-01-10 | National Semiconductor Corporation | Overvoltage tolerant output buffer circuit |
| JP3190233B2 (ja) * | 1995-08-22 | 2001-07-23 | 株式会社東芝 | 出力バッファ回路 |
-
1996
- 1996-11-27 KR KR1019960058086A patent/KR100242987B1/ko not_active IP Right Cessation
-
1997
- 1997-03-13 DE DE19710488A patent/DE19710488C2/de not_active Expired - Lifetime
- 1997-03-20 CN CN97103623A patent/CN1096749C/zh not_active Expired - Lifetime
- 1997-07-08 US US08/889,193 patent/US6282456B1/en not_active Expired - Lifetime
- 1997-11-27 JP JP32625197A patent/JP3599542B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049847B2 (en) | 2003-04-25 | 2006-05-23 | Nec Electronics Corporation | Semiconductor device |
| US7218149B2 (en) | 2004-03-11 | 2007-05-15 | Oki Electric Industry Co., Ltd. | Output or bidirectional buffer circuit which tolerates an external input voltage that is higher than an internal power supply voltage |
| JP2011258797A (ja) * | 2010-06-10 | 2011-12-22 | Fujitsu Semiconductor Ltd | 発光ダイオードの駆動制御回路およびバックライト照明装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1183677A (zh) | 1998-06-03 |
| KR100242987B1 (ko) | 2000-02-01 |
| DE19710488A1 (de) | 1998-06-18 |
| KR19980039129A (ko) | 1998-08-17 |
| DE19710488C2 (de) | 1998-10-08 |
| US6282456B1 (en) | 2001-08-28 |
| CN1096749C (zh) | 2002-12-18 |
| JP3599542B2 (ja) | 2004-12-08 |
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