JP3254635B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、カレントミラー型ＣＭＯＳセンスアンプとその出
力信号を受けるＣＭＯＳ論理回路とを具備する高速論理
集積回路装置に利用して特に有効な技術に関するもので
ある。

【０００２】

【従来の技術】ＰチャンネルＭＯＳＦＥＴ（金属酸化物
半導体型電界効果トランジスタ。この明細書では、ＭＯ
ＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総
称とする）及びＮチャンネルＭＯＳＦＥＴからなるＣＭ
ＯＳ（相補型ＭＯＳ）論理回路がある。また、Ｎチャン
ネル型の差動ＭＯＳＦＥＴと、これらのＭＯＳＦＥＴの
ドレイン負荷として設けられ電流ミラー形態とされる一
対のＰチャンネルＭＯＳＦＥＴとを含むカレントミラー
型ＣＭＯＳセンスアンプがある。さらに、このカレント
ミラー型ＣＭＯＳセンスアンプと、ＣＭＯＳ論理回路か
らなりカレントミラー型ＣＭＯＳセンスアンプの出力信
号を受けるバッファゲートとを含むスタティック型ＲＡ
Ｍ（ランダムアクセスメモリ）があり、このようなスタ
ティック型ＲＡＭを内蔵する高速論理集積回路装置があ
る。

【０００３】カレントミラー型ＣＭＯＳセンスアンプを
備えるスタティック型ＲＡＭについては、例えば、特開
昭６２−０４６４８６号公報に記載されている。

【０００４】

【発明が解決しようとする課題】上記のようなスタティ
ック型ＲＡＭを内蔵する従来の高速論理集積回路装置等
において、カレントミラー型ＣＭＯＳセンスアンプＳＡ
の出力信号ＳＯを受けるバッファゲートＢＧ２は、例え
ば図６に示されるように、ＣＭＯＳインバータ形態とさ
れる一対のＰチャンネルＭＯＳＦＥＴＱ１及びＱ１１
と、その出力信号ｎ１を受けるもう一つのＣＭＯＳイン
バータＮ１とを含む。カレントミラーＣＭＯＳセンスア
ンプＳＡの出力信号ＳＯは、図７に示されるように、そ
のハイレベル及びロウレベルが原理的に＋５Ｖのような
電源電圧ＶＣＣと回路の接地電位すなわち電源電圧ＶＳ
Ｓとの間の中間レベルとされる。

【０００５】ところが、高速論理集積回路装置等の微細
化及び高集積化が進む中、上記のようなバッファゲート
ＢＧ２には次のような問題点があることが、本願発明者
等によって明らかとなった。すなわち、微細化された高
速論理集積回路装置等では、ホットキャリアによるＭＯ
ＳＦＥＴ等の劣化が問題となり、そのデバイス寿命が高
速論理集積回路装置等の信頼性を左右する。周知のよう
に、例えば上記ＣＭＯＳインバータを構成するＭＯＳＦ
ＥＴＱ１及びＱ１１等のホットキャリア劣化によるデバ
イス寿命は、図４に例示されるように、そのゲート電圧
Ｖｇがそのドレイン電圧Ｖｄすなわち電源電圧ＶＣＣの
二分の１のレベルにあるとき、最も短いものとなる。こ
のため、特に図６のバッファゲートＢＧ２のように、前
段にカレントミラー型ＣＭＯＳセンスアンプＳＡが設け
られその入力信号のハイレベル及びロウレベルが電源電
圧ＶＣＣ及びＶＳＳ間の中間レベルとされる場合には、
ハイレベル入力時においてＰチャンネルＭＯＳＦＥＴＱ
１のホットキャリア劣化が進行し、ロウレベル入力時に
おいてＮチャンネルＭＯＳＦＥＴＱ１１のホットキャリ
ア劣化が進行する。その結果、これらのＭＯＳＦＥＴの
デバイス寿命が短くなり、これによって高速論理集積回
路装置等の信頼性が低下する。

【０００６】この発明の目的は、ホットキャリア劣化を
抑制したＣＭＯＳ論理回路を提供することにある。この
発明の他の目的は、特にその入力信号が中間レベルとさ
れるＣＭＯＳ論理回路のデバイス寿命を改善し、ＣＭＯ
Ｓ論理回路を含む高速論理集積回路装置等の信頼性を高
めることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、そのハイレベル及びロウレベ
ルが中間レベルとされる入力信号を受けるＣＭＯＳ論理
回路において、ＰチャンネルＭＯＳＦＥＴのソースと高
電位側電源電圧との間ならびにＮチャンネルＭＯＳＦＥ
Ｔのソースと低電位側電源電圧との間に、比較的小さな
サイズのＭＯＳＦＥＴからなる一対の抵抗手段をそれぞ
れ設け、これらの抵抗手段と並列形態に、比較的大きな
サイズとされかつ対応するＰチャンネルＭＯＳＦＥＴ又
はＮチャンネルＭＯＳＦＥＴと相補的にオン状態とされ
る一対のバイパスＭＯＳＦＥＴをそれぞれ設ける。

【０００９】

【作用】上記手段によれば、ＰチャンネルＭＯＳＦＥＴ
又はＮチャンネルＭＯＳＦＥＴがオフ状態とされると
き、そのドレイン電圧を対応する抵抗手段による電圧降
下分だけ圧縮して、ホットキャリアによるＭＯＳＦＥＴ
の劣化を抑制することができる。また、ＰチャンネルＭ
ＯＳＦＥＴ又はＮチャンネルＭＯＳＦＥＴがオン状態と
されるとき、対応するバイパスＭＯＳＦＥＴによって対
応する抵抗手段を短絡し、これらの抵抗手段が設けられ
ることによるＣＭＯＳ論理回路の動作遅延を防止でき
る。これらの結果、その高速動作を妨げることなく、Ｃ
ＭＯＳ論理回路を構成するＭＯＳＦＥＴのデバイス寿命
を１桁以上改善し、ＣＭＯＳ論理回路を含む高速論理集
積回路装置等の信頼性を高めることができる。

【００１０】

【実施例】図１には、この発明が適用されたバッファゲ
ートＢＧ１（論理回路）の第１の実施例の回路図が示さ
れている。また、図２には、図１のバッファゲートＢＧ
１の信号波形図が示されている。さらに、図３及び図４
には、ＭＯＳＦＥＴのホットキャリア劣化によるデバイ
ス寿命とそのドレイン電圧Ｖｄ又はゲート電圧Ｖｇとの
関係を表す一般的な特性図がそれぞれ示されている。こ
れらの図をもとに、この実施例のバッファゲートＢＧ１
の構成と動作の概要ならびにその特徴について説明す
る。なお、この実施例のバッファゲートＢＧ１は、高速
論理集積回路装置に含まれる。高速論理集積回路装置
は、スタティック型ＲＡＭを内蔵し、スタティック型Ｒ
ＡＭは、バッファゲートＢＧ１と、その前段に設けられ
るカレントミラー型ＣＭＯＳセンスアンプＳＡとを備え
る。図１の各回路素子は、高速論理集積回路装置の図示
されない他の回路素子とともに、単結晶シリコンのよう
な１個の半導体基板上に形成される。以下の回路図にお
いて、そのチャンネル（バックゲート）部に矢印が付さ
れるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付
されないＮチャンネルＭＯＳＦＥＴと区別して示され
る。

【００１１】図１において、この実施例のバッファゲー
トＢＧ１は、実質的なＣＭＯＳ論理ゲート形態とされる
Ｐチャンネル型（第１導電型）のＭＯＳＦＥＴＱ１（第
１のＭＯＳＦＥＴ）ならびにＮチャンネル型（第２導電
型）のＭＯＳＦＥＴＱ１１（第２のＭＯＳＦＥＴ）を含
む。このうち、ＭＯＳＦＥＴＱ１のソースは、Ｐチャン
ネルＭＯＳＦＥＴＱ２（第５のＭＯＳＦＥＴ）を介して
高電位側の電源電圧ＶＣＣ（第１の電源電圧）に結合さ
れ、ＭＯＳＦＥＴＱ１１のソースは、ＮチャンネルＭＯ
ＳＦＥＴＱ１２（第６のＭＯＳＦＥＴ）を介して低電位
側の電源電圧ＶＳＳ（第２の電源電圧）すなわち回路の
接地電位に結合される。ＭＯＳＦＥＴＱ１及びＱ１１の
ゲートは共通結合され、カレントミラー型ＣＭＯＳセン
スアンプＳＡからその出力信号ＳＯが供給される。ま
た、ＭＯＳＦＥＴＱ２のゲートは、回路の接地電位に結
合され、ＭＯＳＦＥＴＱ１２のゲートは、電源電圧ＶＣ
Ｃに結合される。これにより、ＭＯＳＦＥＴＱ２及びＱ
１２は定常的にオン状態とされ、それぞれＭＯＳＦＥＴ
Ｑ１又はＱ１１に対する第１及び第２の抵抗手段として
作用する。この実施例において、ＭＯＳＦＥＴＱ２及び
Ｑ１２は、ＭＯＳＦＥＴＱ１及びＱ１１に比較して充分
に小さなサイズをもって形成される。また、電源電圧Ｖ
ＣＣは、＋５Ｖのような正の電源電圧とされる。

【００１２】カレントミラー型ＣＭＯＳセンスアンプＳ
Ａは、差動形態とされる一対のＮチャンネルＭＯＳＦＥ
ＴＱ１４及びＱ１５を含む。これらのＭＯＳＦＥＴ１４
及びＱ１５のドレインは、対応するＰチャンネルＭＯＳ
ＦＥＴＱ４又はＱ５を介して電源電圧ＶＣＣに結合さ
れ、その共通結合されたドレインは回路の接地電位に結
合される。ＭＯＳＦＥＴＱ５のゲートは、そのドレイン
に結合され、さらにＭＯＳＦＥＴＱ４のゲートに結合さ
れる。これにより、ＭＯＳＦＥＴＱ４及びＱ５はいわゆ
るカレントミラー形態とされ、差動ＭＯＳＦＥＴＱ１４
及びＱ１５に対するアクティブ負荷として作用する。

【００１３】差動ＭＯＳＦＥＴＱ１４及びＱ１５のゲー
トは、カレントミラー型ＣＭＯＳセンスアンプＳＡの反
転入力端子ＳＢ又は非反転入力端子ＳＴとされ、図示さ
れないスタティック型ＲＡＭのメモリアレイの選択され
たメモリセルから相補読み出し信号が供給される。ＭＯ
ＳＦＥＴＱ１４のドレイン電位は、カレントミラー型Ｃ
ＭＯＳセンスアンプＳＡの出力信号ＳＯとして、バッフ
ァゲートＢＧ１に供給される。これにより、カレントミ
ラー型ＣＭＯＳセンスアンプＳＡは、メモリアレイの選
択されたメモリセルから出力される相補読み出し信号を
増幅し、図２に示されるような中間レベルの出力信号Ｓ
Ｏを形成する。

【００１４】この実施例のバッファゲートＢＧ１は、さ
らにＭＯＳＦＥＴＱ２と並列形態に設けられるＰチャン
ネル型のバイパスＭＯＳＦＥＴＱ３（第３のＭＯＳＦＥ
Ｔ）と、ＭＯＳＦＥＴＱ１２と並列形態に設けられるＮ
チャンネル型のバイパスＭＯＳＦＥＴＱ１３（第４のＭ
ＯＳＦＥＴ）とを含む。ＭＯＳＦＥＴＱ３及びＱ１３の
ゲートは共通結合され、さらにＣＭＯＳインバータＮ２
の出力端子すなわち内部ノードｎ２に結合される。内部
ノードｎ２は、ＣＭＯＳインバータＮ１の出力端子に結
合され、ＣＭＯＳインバータＮ１の入力端子は、上記Ｍ
ＯＳＦＥＴＱ１及びＱ１１の共通結合されたドレインす
なわち内部ノードｎ１に結合される。これにより、バイ
パスＭＯＳＦＥＴＱ３及びＱ１３は、後述するように、
対応するＭＯＳＦＥＴＱ１及びＱ１１と相補的にオン状
態とされるものとなる。ＣＭＯＳインバータＮ１の出力
信号は、バッファゲートＢＧ１の出力信号ＧＯとして高
速論理集積回路装置の図示されない後段回路に供給され
る。なお、バイパスＭＯＳＦＥＴＱ３及びＱ１３は、Ｍ
ＯＳＦＥＴＱ２及びＱ１２に比較して充分に大きなサイ
ズをもって形成される。

【００１５】カレントミラー型ＣＭＯＳセンスアンプＳ
Ａの出力信号ＳＯが例えば＋２Ｖに近いロウレベルとさ
れるとき、バッファゲートＢＧ１では、ＭＯＳＦＥＴＱ
１がオン状態とされ、ＭＯＳＦＥＴＱ１１はオフ状態に
近いウィークリーなオン状態とされる。このため、ＭＯ
ＳＦＥＴＱ１及びＱ１１の共通結合されたドレイン電位
すなわち内部信号ｎ１は、電源電圧ＶＣＣに近いハイレ
ベルになろうとする。このとき、ＣＭＯＳインバータＮ
１すなわちバッファゲートＢＧ１の出力信号ＧＯは、ほ
ぼ回路の接地電位のようなロウレベルとされ、ＣＭＯＳ
インバータＮ２の出力信号すなわち内部信号ｎ２は、ほ
ぼ電源電圧ＶＣＣのようなハイレベルとされる。したが
って、バイパスＭＯＳＦＥＴＱ１３がオン状態とされ、
バイパスＭＯＳＦＥＴＱ３はオフ状態とされる。また、
ＭＯＳＦＥＴＱ２の両端には、その抵抗値とＭＯＳＦＥ
ＴＱ１及びＱ１１を介して流される貫通電流の値とによ
って決まる所定の電圧降下ΔＶが生じる。その結果、上
記内部信号ｎ１のハイレベルは、図２に示されるよう
に、電源電圧ＶＣＣからＭＯＳＦＥＴＱ２による電圧降
下ΔＶ分だけ低いレベルに設定される。

【００１６】次に、カレントミラー型ＣＭＯＳセンスア
ンプＳＡの出力信号ＳＯが例えば＋４Ｖに近いハイレベ
ルに変化されると、ＭＯＳＦＥＴＱ１がオフ状態に近い
ウィークリーなオン状態とされ、代わってＭＯＳＦＥＴ
Ｑ１１がオン状態とされる。このため、内部信号ｎ１
は、ＭＯＳＦＥＴＱ１３がオフ状態とされるまでの間、
回路の接地電位のようなロウレベルとされ、これによっ
て内部信号ｎ２が回路の接地電位のようなロウレベルと
される。したがって、バイパスＭＯＳＦＥＴＱ１３はオ
フ状態とされ、代わってバイパスＭＯＳＦＥＴＱ３がオ
ン状態とされる。これにより、ＭＯＳＦＥＴＱ１２の両
端には、その抵抗値とＭＯＳＦＥＴＱ１及びＱ１１を介
して流される貫通電流の値とによって決まる所定の電圧
降下ΔＶが生じ、内部信号ｎ１のロウレベルは回路の接
地電位よりＭＯＳＦＥＴＱ１２による電圧降下Δ分だけ
高いレベルに設定される。

【００１７】一方、カレントミラー型ＣＭＯＳセンスア
ンプＳＡの出力信号ＳＯが再度＋２Ｖに近いロウレベル
に変化されると、ＭＯＳＦＥＴＱ１１がオフ状態に近い
ウィークリーなオン状態とされ、代わってＭＯＳＦＥＴ
Ｑ１がオン状態とされる。このため、内部信号ｎ１は、
ＭＯＳＦＥＴＱ３がオン状態とされるまでの間、電源電
圧ＶＣＣのようなハイレベルとされ、これによって内部
信号ｎ２が電源電圧ＶＣＣのようなハイレベルとされ
る。したがって、バイパスＭＯＳＦＥＴＱ３はオフ状態
とされ、代わってバイパスＭＯＳＦＥＴＱ１３がオン状
態とされる。これにより、ＭＯＳＦＥＴＱ２の両端に
は、再びその抵抗値とＭＯＳＦＥＴＱ１及びＱ１１を介
して流される貫通電流の値とによって決まる所定の電圧
降下ΔＶが生じ、内部信号ｎ１のハイレベルは電源電圧
ＶＣＣよりＭＯＳＦＥＴＱ２による電圧降下Δ分だけ低
いレベルに設定される。

【００１８】つまり、この実施例のバッファゲートＢＧ
１では、その入力信号すなわちカレントミラー型ＣＭＯ
ＳセンスアンプＳＡの出力信号ＳＯのハイレベル及びロ
ウレベルが電源電圧ＶＣＣ及び回路の接地電位間の中間
レベルとされるにもかかわらず、レベル確定時における
ＭＯＳＦＥＴＱ１及びＱ１１のドレイン電圧は対応する
ＭＯＳＦＥＴＱ２又はＱ１２の電圧降下ΔＶ分だけそれ
ぞれ圧縮される。周知のように、ＣＭＯＳインバータを
構成するＭＯＳＦＥＴＱ１及びＱ１１等のホットキャリ
ア劣化によるデバイス寿命は、図３に例示されるよう
に、そのドレイン電圧Ｖｄが小さくされるに従って改善
される。このため、例えば電源電圧ＶＣＣを＋５Ｖと
し、ＭＯＳＦＥＴＱ２及びＱ１２による電圧降下ΔＶを
０．５Ｖと仮定しても、ＭＯＳＦＥＴＱ１及びＱ１１の
デバイス寿命は１桁以上改善され、これによって高速論
理集積回路装置の信頼性が高められる結果となる。

【００１９】ところで、カレントミラー型ＣＭＯＳセン
スアンプＳＡの出力信号ＳＯの論理レベルが変化されて
から内部信号ｎ１のレベルが確定されるまでのΔｔの
間、オン状態にあるＭＯＳＦＥＴＱ１及びＱ１１のドレ
インには、図２から明らかなように、電源電圧ＶＣＣの
絶対値に相当する５Ｖのドレイン電圧が一時的に与えら
れる。しかし、この間の時間が短いことや抵抗手段とな
るＭＯＳＦＥＴＱ２又はＱ１２により上記ドレイン電圧
が分圧されることもあって、実質的な問題は生じない。
一方、このとき、オフ状態にあるＭＯＳＦＥＴＱ１又は
Ｑ１１には、対応するバイパスＭＯＳＦＥＴＱ３又はＱ
１３がオン状態にあることから、電源電圧ＶＣＣの絶対
値に相当する５Ｖのドレイン電圧が与えられるととも
に、内部ノードｎ１に結合される負荷容量が各バイパス
ＭＯＳＦＥＴを介して急速にチャージ又はディスチャー
ジされる。このため、オフ状態にあるＭＯＳＦＥＴＱ１
又はＱ１１のオン状態への遷移は、ＭＯＳＦＥＴＱ２及
びＱ１２が追加されない従来のバッファゲートと同様に
高速裏に行われ、ＭＯＳＦＥＴＱ１及びＱ１１を含むＣ
ＭＯＳインバータのスイッチング動作も高速化される。

【００２０】以上の本実施例に示されるように、この発
明を高速論理集積回路装置等の半導体装置に適用するこ
とで、次のような作用効果が得られる。すなわち、 （１）そのハイレベル及びロウレベルが中間レベルとさ
れる入力信号を受けるＣＭＯＳ論理回路において、Ｐチ
ャンネルＭＯＳＦＥＴのソースと高電位側電源電圧との
間ならびにＮチャンネルＭＯＳＦＥＴのソースと低電位
側電源電圧との間に、比較的小さなサイズのＭＯＳＦＥ
Ｔからなる一対の抵抗手段をそれぞれ設けることで、Ｐ
チャンネルＭＯＳＦＥＴ又はＮチャンネルＭＯＳＦＥＴ
がオフ状態とされるとき、そのドレイン電圧を対応する
抵抗手段による電圧降下分だけ圧縮して、ホットキャリ
アによるＭＯＳＦＥＴの劣化を抑制することができると
いう効果が得られる。

【００２１】（２）上記（１）項において、一対の抵抗
手段と並列形態に、比較的大きなサイズとされかつ対応
するＰチャンネルＭＯＳＦＥＴ又はＮチャンネルＭＯＳ
ＦＥＴと相補的にオン状態とされる一対のバイパスＭＯ
ＳＦＥＴをそれぞれ設けることで、ＰチャンネルＭＯＳ
ＦＥＴ又はＮチャンネルＭＯＳＦＥＴがオン状態とされ
るとき、対応するバイパスＭＯＳＦＥＴによって対応す
る抵抗手段を短絡し、これらの抵抗手段が設けられるこ
とによるＣＭＯＳ論理回路の動作遅延を防止することが
できるという効果が得られる。 （３）上記（１）項及び（２）項により、その高速動作
を妨げることなく、ＣＭＯＳ論理回路を構成するＭＯＳ
ＦＥＴのデバイス寿命を１桁以上改善することができる
という効果が得られる。 （４）上記（１）項〜（３）項により、そのハイレベル
及びロウレベルが中間レベルとされるＣＭＯＳ論理回路
を含む高速論理集積回路装置等の信頼性を高めることが
できるという効果が得られる。

【００２２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、第１及び第２の抵抗手段となるＭＯ
ＳＦＥＴＱ２及びＱ１２は、その導電型を入れ換えて構
成してもよい。この場合、これらのＭＯＳＦＥＴのオン
状態となる論理条件は反転するが、それぞれの電圧効果
ΔＶには、各ＭＯＳＦＥＴのしきい値電圧が追加され
る。カレントミラー型ＣＭＯＳセンスアンプＳＡの出力
信号ＳＯのハイレベル又はロウレベルのいずれか一方だ
けが中間レベルとされる場合、ＭＯＳＦＥＴＱ２及びＱ
３あるいはＭＯＳＦＥＴＱ１２及びＱ１３のいずれかを
割愛することができる。また、バッファゲートＢＧ１
は、ＭＯＳＦＥＴＱ１又はＱ１１を直列形態又は並列形
態とされる複数のＰチャンネルＭＯＳＦＥＴ又はＮチャ
ンネルＭＯＳＦＥＴに置き換えることによって、例えば
複数入力のナンド（ＮＡＮＤ）ゲート又はノア（ＮＯ
Ｒ）ゲート形態とすることができる。バッファゲートＢ
Ｇ１の前段に設けられるカレントミラー型ＣＭＯＳセン
スアンプＳＡは、その出力信号のハイレベル及びロウレ
ベルが中間レベルとされることを条件に、種々のＣＭＯ
Ｓ回路に置き換えることができる。

【００２３】ＭＯＳＦＥＴＱ２及びＱ１２のゲートは、
図５に示されるように、ＭＯＳＦＥＴＱ１及びＱ１１の
ゲートと共通結合してもよい。この場合、ＭＯＳＦＥＴ
Ｑ２及びＱ１２は、対応するＭＯＳＦＥＴＱ１及びＱ１
１と同時にオン状態となり、第１及び第２の抵抗手段と
して作用する。図２において、カレントミラー型ＣＭＯ
ＳセンスアンプＳＡの出力信号ＳＯのハイレベル及びロ
ウレベルの絶対値は、この実施例による制約を受けな
い。さらに、図１及び図５に示されるバッファゲートＢ
Ｇ１の具体的な構成や電源電圧の極性及び絶対値ならび
にＭＯＳＦＥＴの導電型等は、種々の実施形態を採りう
る。

【００２４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭを内蔵する高速論理集積回路装置に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、スタティック型ＲＡＭとして単体で
形成されるものやカレントミラー型ＣＭＯＳセンスアン
プとその出力信号を受けるＣＭＯＳ論理回路とを含む各
種のディジタル集積回路装置にも適用できる。この発明
は、少なくともその出力信号のハイレベル又はロウレベ
ルが中間レベルとされるＣＭＯＳ回路とその出力信号を
受けるＣＭＯＳ論理回路とを含む半導体装置に広く適用
できる。

【００２５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、そのハイレベル及びロウレ
ベルが中間レベルとされる入力信号を受けるＣＭＯＳ論
理回路において、ＰチャンネルＭＯＳＦＥＴのソースと
高電位側電源電圧との間ならびにＮチャンネルＭＯＳＦ
ＥＴのソースと低電位側電源電圧との間に、比較的小さ
なサイズのＭＯＳＦＥＴからなる一対の抵抗手段をそれ
ぞれ設け、これらの抵抗手段と並列形態に、比較的大き
なサイズとされかつ対応するＰチャンネルＭＯＳＦＥＴ
又はＮチャンネルＭＯＳＦＥＴと相補的にオン状態とさ
れる一対のバイパスＭＯＳＦＥＴをそれぞれ設けること
で、ＰチャンネルＭＯＳＦＥＴ又はＮチャンネルＭＯＳ
ＦＥＴがオフ状態とされるとき、そのドレイン電圧を対
応する抵抗手段による電圧降下分だけ圧縮し、ホットキ
ャリアによるＭＯＳＦＥＴの劣化を抑制することができ
る。また、ＰチャンネルＭＯＳＦＥＴ又はＮチャンネル
ＭＯＳＦＥＴがオン状態とされるとき、対応するバイパ
スＭＯＳＦＥＴによって対応する抵抗手段を短絡し、こ
れらの抵抗手段が設けられることによるＣＭＯＳ論理回
路の動作遅延を防止できる。これらの結果、その高速動
作を妨げることなく、ＣＭＯＳ論理回路を構成するＭＯ
ＳＦＥＴのデバイス寿命を１桁以上改善し、ＣＭＯＳ論
理回路を含む高速論理集積回路装置等の信頼性を高める
ことができる。

【図面の簡単な説明】

【図１】この発明が適用されたバッファゲートの第１の
実施例を示す回路図である。

【図２】図１のバッファゲートの信号波形図である。

【図３】ＭＯＳＦＥＴのドレイン電圧とデバイス寿命と
の関係を表す特性図である。

【図４】ＭＯＳＦＥＴのゲート電圧とデバイス寿命との
関係を表す特性図である。

【図５】この発明が適用されたバッファゲートの第２の
実施例を示す回路図である。

【図６】従来のバッファゲートの一例を示す回路図であ
る。

【図７】図６のバッファゲートの信号波形図である。

【符号の説明】 ＢＧ１〜ＢＧ２・・・バッファゲート、ＳＡ・・・カレ
ントミラー型ＣＭＯＳセンスアンプ。Ｑ１〜Ｑ５・・・
ＰチャンネルＭＯＳＦＥＴ、Ｑ１１〜Ｑ１５・・・Ｎチ
ャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ２・・・ＣＭＯＳイン
バータ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0175 H01L 27/092

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 第１の電源電圧を供給する第１動作電圧
   点と、 第２の電源電圧を供給する第２の動作電圧点と、 それぞれ上記第１の動作電圧点と上記第２の動作電圧点
   との間にソース・ドレイン経路を有し、 実質的なＣＭＯ
   Ｓ論理ゲート形態とされる第１導電型の第１のＭＯＳＦ
   ＥＴ及び第２導電型の第２のＭＯＳＦＥＴと、上記第１の動作電圧点 と上記第１のＭＯＳＦＥＴのソー
   スとの間に設けられる第１の抵抗手段と、 上記第１の抵抗手段と並列形態に設けられ上記第１のＭ
   ＯＳＦＥＴと相補的にオン状態とされる第３のＭＯＳＦ
   ＥＴとを有し、 上記第１及び第２のＭＯＳＦＥＴのゲートに供給される
   入力信号は、その上記第１のＭＯＳＦＥＴをオフ状態と
   するレベルが上記第１及び第２の電源電圧間の中間レベ
   ルとされるものであることを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 上記第２の動作電圧点と上記第２のＭＯＳＦＥＴのソー
   スとの間に設けられる第２の抵抗手段と、 上記第２の抵抗手段と並列形態に設けられ上記２のＭＯ
   ＳＦＥＴと相補的にオン状態とされる第４のＭＯＳＦＥ
   Ｔとを有し、 上記第１及び第２のＭＯＳＦＥＴのゲートに供給される
   入力信号は、その上記第２のＭＯＳＦＥＴをオフ状態と
   するレベルが上記第１及び第２の電源電圧間の中間レベ
   ルとされるものであることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２において、 上記第１抵抗手段は、比較的小さなサイズをもって形成
   され、そのゲートが上記第２の動作電圧点または上記第
   １及び第２のＭＯＳＦＥＴのゲートに結合される第１導
   電型の第５のＭＯＳＦＥＴからなることを特徴とする半
   導体装置。
4. 【請求項４】 請求項２又は３において、 上記第２抵抗手段は、比較的小さなサイズをもって形成
   され、そのゲートが上記第１の動作電圧点または上記第
   １及び第２のＭＯＳＦＥＴのゲートに結合される第２導
   電型の第６のＭＯＳＦＥＴからなることを特徴とする半
   導体装置。
5. 【請求項５】 請求項１ないし４のいずれかにおいて、 上記入力信号は、上記論理回路の前段に設けられるカレ
   ントミラー型ＣＭＯＳセンスアンプの出力信号であるこ
   とを特徴とする半導体装置。