JPS6326027A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、プリチャージ式論理回路が多段接続されてなるドミ
ノ回路を含む半導体集積回路装置に利用して有効な技術
に関するものである。

〔従来の技術〕

１相のクロック信号により動作するプリチャージ式論理
回路については、例えば特開昭５４−８９５５８号公報
により公知である。第２図には、このプリチャージ式論
理回路の一例が示されている。この回路は、記憶ノード
ｎ１の負荷容量とされるＣＭＯ３（相補型ＭＯＳＦＥＴ
）出力インハータ回路Ｎ２の入力容量Ｃ３をクロック信
号φのロウレベルにおいてチャージするＰチャンネル型
のプリチャージＭＯＳＦＥＴＱ３と、記憶ノードｎｌと
回路の接地電位との間に直列形態に設けられる論理ブロ
ック回路り、Ｂｌ及びディスチャージＭＯ５ＦＥＴＱＩ
　Ｏと、記憶ノード′の電位を後段のプリチャージ式論
理回路に伝達するＣＭＯ３出力インバータ回路Ｎ２によ
り構成される。論理ブロックＬＢＩは、直並列接続され
たＮチャンネルＭＯ５ＦＥＴＱ６〜Ｑ９により構成され
、それぞれのゲートには論理入力信号ａ　−ｄが入力さ
れる。

またＣＭＯＳインバータ回路Ｎ２は、直列形態のＰチャ
ンネルＭＯＳＦＥＴＱ２及びＮチャンネルＭＯＳＦＥＴ
ＱＩ　１により構成される。上記同様な回路は多￥ｉ接
続され、いわゆるドミノ回路を構成する。

この回路では、クロック信号φがロウレベルの間におい
て、記憶ノードｎ１の負荷容量Ｃｓのプリチャージ動作
が行われる。すなわち、クロック信号のロウレベルによ
ってプリチャージＭＯＳＦＥＴＱ３がオン状態となり、
記憶ノードｎｌの負荷容ＮＣ３がほぼ電源電圧Ｖｃｃの
ようなハイレベルにチャージされる。クロック信号φが
ハイレベルになると、プリチャージＭＯＳＦＥＴＱ３は
オフ状態となり、代わってディスチャージＭＯ５ＦＥＴ
ＱＩＯがオン状態となる。ここで、論理ブロック回路Ｌ
ＢＩの論理条件が成立し、例えば前段からの論理入力信
号ａ　−ｄの組み合わせによって、Ｍ　ＯＳ　Ｆ　Ｅ　
ＴＱ　６がオン状態とされ、同時にＭＯＳＦＥＴＱ７と
Ｑ８又はＭＯＳＦＥＴＱ９のいずれかがオン状態にされ
るとディスチャージ経路が形成され、記憶ノードｎ１の
負荷容量のハイレベルが回路の接地電位のようなロウレ
ベルにディスチャージされる。

このように、各段のプリチャージ式論理回路において、
プリチャージＭＯＳ　Ｆ　ＥＴをクロック信号φのロウ
レベルでオン状態とし、またディスチャージＭＯＳＦＥ
Ｔをクロック信号のハイレベルでオン状態とすることに
よって、プリチャージ動作とディスチャージ動作を交互
に繰り返し、それぞれの論理入力信号に従った論理演算
を行うことができる。また、これらのプリチャージ式論
理回路を多段接続することによってドミノ回路を構成し
、高速論理回路を実現するものである。

〔発明が解決しようとす、る問題点〕

ところで、各プリチャージ式論理回路の記憶ノードとさ
れる負荷容量Ｃ３は、上記Ｐチャンネル型のプリチャー
ジＭＯ５ＦＥＴによって、そのしきい値電圧により低下
されることなく、はぼ電源電圧Ｖｃｃのレベルまでプリ
チャージされる。この時、負荷容量Ｃｓに蓄積される電
橋は、負荷容量Ｃ５の静電容量値と電源電圧Ｖｃｃの積
として求められ、そのプリチャージ及びディスチャージ
に要する時間は、その電荷の値が大きくなるほど長くな
る。

本願発明者等は、この負荷容量Ｃｓのプリチャージレベ
ルを下げることによって、その蓄積電荷を減らし、プリ
チャージ式論理回路の論理動作をさらに高速化すること
を考えた。

この発明の目的は、動作の高速化を図ったドミノ回路を
含む半導体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、プリチャージ式論理回路のプリチャージＭＯ
ＳＦＥＴをＮチャンネルＭＯＳＦＥＴとし、記憶ノード
の負荷容量のプリチャージレベルを上記ＮチャンネルＭ
ＯＳＦＥＴのしきい値電圧分低下させるものである。

〔作　　用〕

上記した手段によれば、負荷容量のプリチャージレベル
がＮチャンネル型のプリチャージＭＯＳＦＥＴによって
そのしきい値電圧分低下することで、そのプリチャージ
及びディスチャージ動作に要する時間が短縮され、プリ
チャージ式論理回路の論理動作を高速化できるものであ
る。

〔実施例〕

第１図には、この発明が通用されたドミノ回路の一実施
例を示す回路図が示されている。同図の各回路素子は、
公知のＣＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よ・って、特に制限されないが、単結晶Ｎ型シリコンの
ような１（ｌ！の半導体基板上において形成される。第
１図において、チャンネル（バックゲート）部分に矢印
が付加されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型であり
、矢印のないＮチャンネルＭＯＳＦＥＴと区３３１され
る。

ＰチャンネルＭＯＳＦＥＴは、このような半導体基板表
面に形成されたソース領域、ドレイン領域及びソース領
域とドレイン領域との間の半導体基板表面に薄い厚さの
ゲート絶縁膜を介して形成されたポ′リシリコンからな
るようなゲート電極から構成される。ＮチャンネルＭＯ
ＳＦＥＴは、上記半導体基板表面に形成されたＰ型ウェ
ル領域に形成される。これによって、半導体基板は、そ
の上に形成された複数のＰチャンネルＭＯＳＦＥＴの共
通の基板ゲートを構成する。Ｐ型ウェル領域は、その上
に形成されたＮチャンネルＭＯＳＦＥＴの基板ゲートを
構成する。ＰチャンネルＭＯＳＦＥＴの基板ゲートすな
わちＮ型半導体基板は、電源端子Ｖｃｃに接続され、ま
たＮチャンネルＭＯＳＦＥＴの基板ゲートすなわちＰ型
つェル碩域は、回路の接地電位点に接続される。

この実施例のドミノ回路は、複数段のプリチャージ式論
理回路によって構成され、第１図にはその２段分のプリ
チャージ式論理回路ＰＬＩ及びＰｈ３が例示的に示され
ている。各段のプリチャージＭＯＳＦＥＴは、Ｎチャン
ネルＭＯＳＦＥＴによって構成され、記憶ノードｎ１及
びｎ２のプリチャージ後のレベルは、電源電圧Ｖｃｃよ
りこれらのプリチャージＭＯＳＦＥＴのしきい値電圧骨
低い値とされる。また、各段の出力インバータ回路と回
路の電源電圧Ｖｃｃとの間には、反転クロック信号７の
ハイレベルすなわちプリチャージ期間においてオフ状態
とされるＰチャンネルＭＯＳ　Ｆ　ＥＴが設けられ、上
記のような中間レベルのプリチャージ電位によって出力
用のＣＭＯＳインバータ回路に貫通電流が流れることを
防止している。

第１図において、前段のプリチャージ式論理回路ＰＬＩ
は、出力インバータ回路Ｎ１の入力ゲート容量をその記
憶ノードｎ１の負荷容量Ｃ３とする。この記憶ノードｎ
１と回路の電源電圧Ｖｃｃとの間には、そのゲートに反
転クロック信号Ｔを受けるＮチャンネル型のプリチャー
ジＭＯ３Ｆ’ＥＴＱ５が設けられる。また、記憶ノード
ｎ１と回路の接地電位との間には、直列形態の論理ブロ
ックＬＢＩとディスチャージ用のＮチャンネルＭＯＳＦ
ＥＴＱＩＯが設けられる。論理ブロックＬＢＩは、それ
ぞれのゲートに論理入力信号ａ　−ｄを受けるＮチャン
ネルＭＯＳＦＥＴＱ６〜Ｑ９によって構成される。これ
らの論理入力信号は、それぞれ前段の同様な論理ブロッ
ク回路によって形成され、あるいは一連のドミノ回路に
対する入力信号として外部から供給される。

Ｎチャンネル型のプリチャージＭＯＳＦＥＴＱ５は、反
転クロック信号φのハイレベルによってオン状態となり
、記憶ノードｎ１の負荷容量Ｃｓをチャージする。負荷
容量Ｃｓのプリチャージ後の電位Ｖｐは、プリチャージ
ＭＯＳＦＥＴＱ５のしきい値電圧をｖｔｈとする時、は
ぼ Ｖｐ−Ｖｃｃ−Ｖｔｈ となる。この値は、例えば電源電圧Ｖｃｃを５■とし、
ＮチャンネルＭＯＳＦＥＴＱ５のしきい値電圧ｖｔｈを
約１，５ｖとする時、約３．５■のような比較的低いレ
ベルとなる。

一方、論理ブロックＬＢＩを構成するＭＯＳＦＥＴＱ６
〜Ｑ９は、それぞれの論理入力信号がハイレベルの時オ
ン状態となり、例えばＭＯＳＦＥＴＱ６と同時にＭＯＳ
ＦＥＴＱ７とＱ８又はＭＯＳＦＥＴＱ９のいずれかがオ
ン状態となることで論理ブロック回路ＬＢＩによる放電
経路が形成される。非反転クロック信号φがハイレベル
となってディスチャージＭＯＳＦＥＴＱＩ　Ｏがオン状
態となり、同時に上記論理ブロック回路ＬＢＩの放電経
路が形成されることにより、上述のプリチャージ動作に
よってハイレベルとされた記憶ノードｎ１の負荷容量Ｃ
ｓの電位は、回路の接地電位にディスチャージされ、ロ
ウレベルとなる。

記憶ノードｎ１は、さらに出力用のＣＭＯＳインバータ
回路Ｎ１を構成するＰチャンネルＭＯＳＦＥＴＱ２及び
ＮチャンネルＭＯ５ＦＥＴＱＩ　１のゲートに結合され
る。これらのＭＯＳＦＥＴＱ２及びＱｌｌのドレインは
共通接続され、このプリチャージ式論理回路ＰＬＩの出
力信号ｅとして、次段のプリチャージ式論理回路ＰＬ２
の論理ブロックＬＢ２に供給される。ＭＯＳＦＥＴＱＩ
　１のソースは、回路の接地電位に結合される。また、
ＰチャンネルＭＯＳＦＥＴＱ２のソースと回路の電源電
圧Ｖｃｃの間には、そのゲートに上記反転クロック信号
φを受けるＰチャンネルＭＯＳＦＥＴＱ１が設けられる
。これにより、インバータ回路Ｎ１は、反転クロ７り信
号Ｔがロウレベルすなわち非反転クロック信号φがハイ
レベルの時において、ＰチャンネルＭＯＳＦＥＴＱＩが
オン状態となり、インバータ回路として作用する。また
、インバータ回路Ｎｌは、反転クロック信号１がハイレ
ベルすなわち非反転クロック信号φがロウレベルとされ
るプリチャージ期間において、ＰチャンネルＭＯＳＦＥ
ＴＱＩがオフ状態となることから、インバータ回路とし
て作用しない、インバータ回路Ｎ１を構成するＮチャン
ネルＭＯＳＦＥＴＱ１１は、上記ＰチャンネルＭＯＳＦ
ＥＴＱＩ及びＱ２に比較して、大きなコンダクタンスを
持つように設計される。

第１図のプリチャージ式論理回路ＰＬＩは、非反転クロ
ック信号φ１反転りロフク信号７及び論理入力信号ａ　
−ｄにより、次のような論理演算動作を行う、すなわち
、非反転クロック信号φ及び反転クロック信号Ｔの電圧
レベルは所定の周期をもって、ロウレベル及びハイレベ
ルに相補的に変化する０反転クロンク信号Ｔがハイレベ
ルすなわち非反転クロック信号φがロウレベルの時、プ
リチャージＭＯＳＦＥＴＱ５がオン状態となり、記憶ノ
ードｎ１の負荷容量ＣｓはプリチャージＭＯＳＦＥＴＱ
５を介して供給される電源電圧Ｖｃｃによって、上記の
ほぼ電源電圧Ｖｃｃ−Ｖｔｈのようなハイレベルにプリ
チャージされる。この時、記憶ノードｎｌの電位を受け
るインパーク回路Ｎ１のＮチャンネルＭＯＳＦＥＴＱＩ
　１はオン状態となり、ＰチャンネルＭＯＳＦＥＴＱ２
も、記憶ノードｎ１の比較的低いハイレベルによってウ
ィークリイなオン状態になろう、とするが、反転クロッ
ク信号ＴのハイレベルによってＰチャンネルＭＯＳＦＥ
ＴＱｌがオフ状態とされるため、貫通電流は流れない、
また、ＭＯＳＦＥＴＱＩ　１のオン状態によって、イン
バータ回路Ｎ１の出力信号ｅは、回路の接地電位のよう
なロウレベルとされる。

次に、非反転クロック信号φがハイレベルすなわち反転
クロック信号φがロウレベルになると、プリチャージＭ
ＯＳＦＥＴＱ５はオフ状態となり、上記プリチャージ動
作が停止されるとともに、ディスチャージ用ＭＯＳＦＥ
ＴＱＩ　Ｏがオン状態となる。この時、論理ブロック回
路ＬＢＩに入力される論理入力信号ａ　−ｄが、前述の
ような所定の条件になっていると、ディスチャージＭＯ
ＳＦＥＴＱＩＯ及び論理ブロック回路ＬＢＩによる放電
経路が形成され、記憶ノードｎ１の負荷容量Ｃｓのハイ
レベルはディスチャージされる。すなわち、論理入力信
号ａと論理入力信号す及びＣ又は論理入力信号ａと論理
入力信号ｄのいずれかの組み合わせで同時にハイレベル
となると、ＭＯＳ　Ｆ　ＥＴＱ６とＭＯ５ＦＥＴＱ７及
びＱ８又はＭＯ５ＦＥＴＱ６とＭＯＳＦＥＴＱ９が同時
にオン状態とされるため、論理ブロックＬＢＩの放電経
路が形成され、記憶ノードｎ１の負荷容量Ｃｓのハイレ
ベルはディスチャージされる。これにより、記憶ノード
ｎ１の電位はロウレベルとされる。

また、反転クロック信号Ｔのロウレベルにより、インバ
ータ回路Ｎ１と回路の電源電圧Ｖｃｃとの間に設けられ
たＰチャンネルＭＯＳＦＥＴＱＩがオン状態となる。記
憶ノードｎ１のロウレベルの電位を受けるインバータ回
路Ｎ１では、ＮチャンネルＭＯ５ＦＥＴＱＩ　１がオフ
状態となり、ＰチャンネルＭＯＳＦＥＴＱ２がオン状態
となる。これにより、インバータ回路Ｎ１の出力信号ｅ
は、はぼ電源電圧Ｖｃｃのようなハイレベルとなる。こ
のように、出力信号ｅのハイレベルがＭＯＳＦＥＴのし
きい値電圧によって低下されることな（、はぼ電源電圧
Ｖｃｃのレベルとなることで、次段の論理ブロックＬＢ
２を構成するＮチャンネルＭＯＳＦＥＴのコンダクタン
スが大きくされ、その動作が高速化される。

一方、論理入力信号ａ　−％　ｄが上記のような組み合
わせとならず、論理ブロックＬＢＩによる放電経路が形
成されない場合、記憶ノードｎ１のプリチャージレベル
はディスチャージされず、そのまま電源電圧Ｖｃｃ−Ｖ
ｔｈのようなハイレベルを維持する。インパーク回路Ｎ
１では、ＰチャンネルＭＯＳＦＥＴＱＩがオン状態とな
ることで、ＰチャンネルＭＯＳＦＥＴＱ２もウィークリ
イなオン状態になり、その出力信号ｅの電位は上昇しよ
うとする。しかし前述のように、ＮチャンネルＭＯＳＦ
ＥＴＱＩＩはＰチャンネルＭＯＳＦＥＴＱＩ及びＱ２に
比較して大きなコンダクタンスを持つように設計されて
いるため、出力信号Ｃはロウレベルを持続する。

以上のことから、上記のプリチャージ式論理回路ＰＬＩ
の出力信号ｅは、論理入力信号ａ　％　ｄに対し、 ｅ＝ａ　・　（ｂ−ｃ＋ｄ） の論理式に従ったレベルとなる。

このプリチャージ式論理回路ＰＬＩの出力信号ｅは、次
段のプリチャージ式論理回路ＰＬ２の論理ブロック回路
ＬＢ２に対する論理入力信号の一つとして入力される。

次段のプリチャージ式論理回路ＰＬ２は、出力インバー
タ回路Ｎ２の入力容量をその記憶ノードｎ２の負荷容量
とし、論理入力信号ｅ　−ｇを受ける論理ブロックＬＢ
２と、この論理ブロックＬＢ２と回路の電源電圧Ｖｃｃ
及び接地電位との間に設けられるＮチャンネル型のプリ
チャージＭＯＳＦＥＴＱ１２及びＮチャンネル型のディ
スチャージＭＯ５ＦＥＴＱ１３によって構成される。こ
のプリチャージ式論理回路ＰＬ２も、上記非反転クロッ
ク信号φ２反転クロック信号７及び論理入力信号ｅ　−
ｇに従って、上記のプリチャージ式論理回路ＰＬｌと同
様な論理動作を行う。

以上のように、この実施例のドミノ回路を構成するプリ
チャージ式論理回路は、プリチャージＭＯＳＦＥＴとし
てＮチャンネルＭＯＳＦＥＴを用いており、その記憶ノ
ードのプリチャージ後のハイレベルは、電源電圧Ｖｃｃ
よりプリチャージＭＯＳＦＥＴのしきい値電圧分だけ低
いハイレベルとされる。また、記憶ノードの電位を受け
る出力用ＣＭＯＳインバータ回路と回路の電源電圧との
間には、そのゲートに反転クロック信号Ｔを受けるＰチ
ャンネルＭＯＳＦＥＴが設けられ、ＣＭＯＳインバータ
回路を構成するＮチャンネルＭＯＳＦＥＴのコンダクタ
ンスは、上記ＰチャンネルＭＯＳＦＥＴ及びＣＭＯＳイ
ンバータ回路を構成するもう一つのＰチャンネルＭＯＳ
ＦＥＴよりも太き（なるように設計される。したがって
、従来のプリチャージ式論理回路の記憶ノードのプリチ
ャージレベルがほぼ電源電圧Ｖｃｃのであることから比
較すると、この実施例のプリチャージ式論理回路の動作
はそのプリチャージレベル比分短縮される。

また、このプリチャージレベルの低下によって、出力イ
ンバータ回路を構成するＰチャンネルＭＯＳＦＥＴがウ
ィークリイにオン状態となるが、出力インバータ回路と
電源電圧Ｖｃｃとの間に設けられたＰチャンネルＭＯＳ
ＦＥＴによって、プリチャージ時における貫通電流は防
止される。さらに、記憶ノードがディスチャージされず
にインバータ回路が動作状態とされた場合、インバータ
回路のＮチャンネルＭＯＳＦＥＴとともにそのＰチャン
ネル；Ａ　ＯＳ　Ｆ　Ｅ　Ｔもウィークリイにオン状態
となるが、ＰチャンネルＭＯＳ　Ｆ　ＥＴに比較してＮ
チャンネルＭＯＳＦＥＴが大きなコンダクタンスを持つ
ように設計されているため、インバータ回路の出力信号
はロウレベルに維持される。

以上の本実施例に示されるように、この発明をプリチャ
ージ式論理回路を用いたドミノ回路に適用した場合、次
のような効果が得られる。すなわち、 ｆｉｌプリチャージ式論理回路のプリチャージＭＯＳＦ
ＥＴをＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔとし、記憶ノ
ードの負荷容量のプリチャージレベルを上記Ｎチャンネ
ルＭＯＳ　Ｆ　ＥＴのしきい値電圧分低下させることで
、そのプリチャージ及びディスチャージ動作に要する時
間が短縮され、プリチャージ式論理回路の論理動作を高
速化できるという効果が得られる。

（２）プリチャージ式論理回路のプリチャージＭＯＳＦ
ＥＴをＮチャンネルＭＯ８ＦＥＴとすることで、プリチ
ャージＭＯＳＦＥＴのサイズを小さくすることができる
とともに、プリチャージＭＯＳＦＥＴと論理ブロック回
路を同−型の半導体基板領域に近接して配置することが
できるため、プリチャージ式論理回路の論理動作をさら
に高速化することができるという効果が得られる。

（３）上記記憶ノードの電位を受ける出力用ＣＭＯＳイ
ンバータ回路と回路の電源電圧との間に、プリチャージ
動作時にオフ状態とされるＰチャンネルＭＯＳ　Ｆ　Ｅ
Ｔを設けることで、プリチャージＭＯＳＦＥＴのしきい
値電圧分低下されたプリチャージレベルによって出力イ
ンバータ回路に貫通電流が流れることを防止することが
できるという効果が得られる。

（４）上記出力用ＣＭＯＳインバータ回路を構成するＮ
チャンネル間Ｏ３ＦＥＴを比較的大きなサイズとし、こ
のＣＭＯＳインバータ回路を構成するＰチャンネルＭＯ
Ｓ　Ｆ　ＥＴ及びＣＭＯＳインバータ回路と回路の電源
電圧との間に設けられる上記ＰチャンネルＭＯＳＦＥＴ
に比較して大きなコンダクタンスを持つようにすること
で、記憶ノードのディスチャージが行われない状態で出
力インバータ回路が動作状態とされる時に、その出力信
号のロウレベルが上昇されることを防止できるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、各論理ブロッ
ク回路に供給される論理入力信号を、非反転クロック信
号φのハイレベルに同期して形成することによって、各
論理ブロック回路と回路の接地電位との間に設けられる
ディスチャージＭＯＳＦＥＴを省略してもよい。

また、記憶ノードとプリチャージ用ＭＯＳＦＥＴを二重
に設けることで、回路の信頼性を同上させることもよい
し、論理ブロック回路の各ノードにそれぞれプリチャー
ジ用、のＮチャンネル型ＭＯＳＦＥＴを設けることで、
プリチャージレベルの低下を防止することもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるプリチャージ式論理
回路を用いたドミノ回路に適用し　また場合について説
明したが、それに限定されるものではなく、たとえば、
各種のマイクロコンピュータあるいはメモリ装置等にお
ける同様な論理回路にも通用できる。本発明は、少なく
とも複数段のプリチャージ式論理回路を用いたドミノ回
路及びこのようなドミノ回路を含む半導体集積回路装置
には通用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、プリチャージ式論理回路のプリチャージ
ＭＯＳＦＥＴをＮチャンネルＭＯＳ　Ｆ　ＥＴとし、記
憶ノードの負荷容量のプリチャージレベルを上記Ｎチャ
ンネルＭＯＳＦＥＴのしきい値電圧分低下させることで
、そのプリチャージ及びディスチャージ動作に要する時
間を短縮し、プリチャージ式論理回路ひいてはプリチャ
ージ式論理回路によって構成されるドミノ回路の論理動
作を高速化できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたドミノ回路の一実施例
を示す回路図、 第２図は、従来のドミノ回路の一例を示す回路図である
。 ＰＬＩ、ＰＬ２・・・プリチャージ式論理回路、ＬＢＩ
、ＬＢ２・・・論理ブロック回路、ｎｌ。 ｎ２・・・記憶ノード、Ｎ１・・・ＣＭＯＳインバータ
回路、Ｑ１〜Ｑ４・・・ＰチャンネルＭＯＳＦＥＴＳＱ
５〜Ｑ１３・・・Ｎチャンネル間Ｏ３ＦＥＴ。 代理人弁理士　小川　勝男　　゛） 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、クロック信号の一方のレベルにおいて記憶ノードの
   負荷容量をチャージするＮチャンネル型のプリチャージ
   ＭＯＳＦＥＴと、クロック信号の他方のレベルにおいて
   上記負荷容量を入力信号の所定の組み合わせにおいてデ
   ィスチャージする論理ブロック回路と、上記記憶ノード
   の電位を受け後段の回路に伝達する出力インバータ回路
   と、上記出力インバータ回路と回路の電源電圧との間に
   設けられそのゲートに上記クロック信号を受ける第１の
   ＰチャンネルＭＯＳＦＥＴとからなるプリチャージ式論
   理回路が多段接続されてなるドミノ回路を具備すること
   を特徴とする半導体集積回路装置。 ２、上記出力インバータ回路はＮチャンネルＭＯＳＦＥ
   Ｔ及び第２のＰチャンネルＭＯＳＦＥＴからなるＣＭＯ
   Ｓインバータ回路であり、上記ＮチャンネルＭＯＳＦＥ
   Ｔは上記第１及び第２のＰチャンネルＭＯＳＦＥＴに比
   較して大きなコンダクタンスを持つようにされることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。