JP3485314B2 - 放電制御回路 - Google Patents
放電制御回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて放電回路を制御して蓄積された電荷を放電する技
術に関する。
おいて放電回路を制御して蓄積された電荷を放電する技
術に関する。
【０００２】
【従来の技術】電源発生回路において、発生した電位を
安定維持するために、容量を用いて電荷を蓄積するのが
一般的であるが、電源遮断時には、蓄積した電荷の逆流
により、半導体チップや液晶パネルにダメージを与える
可能性がある。このため、放電制御回路により放電回路
を制御して放電を行うことが重要である。
安定維持するために、容量を用いて電荷を蓄積するのが
一般的であるが、電源遮断時には、蓄積した電荷の逆流
により、半導体チップや液晶パネルにダメージを与える
可能性がある。このため、放電制御回路により放電回路
を制御して放電を行うことが重要である。
【０００３】以下に、従来の放電制御回路について説明
する。
する。
【０００４】図４は、従来の放電制御回路の回路図であ
る。図４において、放電制御回路５０は、Ｎチャネル型
ＭＯＳトランジスタ５１、５２と、Ｐチャネル型ＭＯＳ
トランジスタ５３とからなる。Ｎチャネル型ＭＯＳトラ
ンジスタ５１は、電源電位ＶＤＤとグランド電位ＶＳＳ
との間を振動する放電制御基信号ＸＤＩＳがゲートに供
給され、ソースにグランド電位ＶＳＳが印加される。Ｎ
チャネル型ＭＯＳトランジスタ５２は、ゲートに電源電
位ＶＤＤが印加され、ソースにＮチャネル型ＭＯＳトラ
ンジスタ５１のドレインが接続されている。Ｐチャネル
型ＭＯＳトランジスタ５３は、ゲートにグランド電位Ｖ
ＳＳが印加され、ソースに電源発生電位ＶＨが印加さ
れ、ドレインにＮチャネル型ＭＯＳトランジスタ５２の
ドレインが接続され、その共通接続されたドレインから
放電制御信号ＤＩＳＣＴＬがＶＨ放電回路５５に出力さ
れる。ここで、Ｐチャネル型ＭＯＳトランジスタ５３の
オン抵抗値は、Ｎチャネル型ＭＯＳトランジスタ５１と
５２よりもはるかに大きく設定される。
る。図４において、放電制御回路５０は、Ｎチャネル型
ＭＯＳトランジスタ５１、５２と、Ｐチャネル型ＭＯＳ
トランジスタ５３とからなる。Ｎチャネル型ＭＯＳトラ
ンジスタ５１は、電源電位ＶＤＤとグランド電位ＶＳＳ
との間を振動する放電制御基信号ＸＤＩＳがゲートに供
給され、ソースにグランド電位ＶＳＳが印加される。Ｎ
チャネル型ＭＯＳトランジスタ５２は、ゲートに電源電
位ＶＤＤが印加され、ソースにＮチャネル型ＭＯＳトラ
ンジスタ５１のドレインが接続されている。Ｐチャネル
型ＭＯＳトランジスタ５３は、ゲートにグランド電位Ｖ
ＳＳが印加され、ソースに電源発生電位ＶＨが印加さ
れ、ドレインにＮチャネル型ＭＯＳトランジスタ５２の
ドレインが接続され、その共通接続されたドレインから
放電制御信号ＤＩＳＣＴＬがＶＨ放電回路５５に出力さ
れる。ここで、Ｐチャネル型ＭＯＳトランジスタ５３の
オン抵抗値は、Ｎチャネル型ＭＯＳトランジスタ５１と
５２よりもはるかに大きく設定される。
【０００５】ＶＨ放電回路５５は、ゲートに放電制御信
号ＤＩＳＣＴＬが供給され、ソースにグランド電位ＶＳ
Ｓが印加され、ドレインに電源発生電位ＶＨが印加され
たＮチャネル型ＭＯＳトランジスタ５４により構成され
る。
号ＤＩＳＣＴＬが供給され、ソースにグランド電位ＶＳ
Ｓが印加され、ドレインに電源発生電位ＶＨが印加され
たＮチャネル型ＭＯＳトランジスタ５４により構成され
る。
【０００６】次に、以上のように構成された放電制御回
路５０における、電源電位ＶＤＤがオフした時の電源発
生電位ＶＨの放電動作について説明する。
路５０における、電源電位ＶＤＤがオフした時の電源発
生電位ＶＨの放電動作について説明する。
【０００７】まず、放電動作を行っていない時の状態
は、電源電位ＶＤＤがオンしており、放電制御基信号Ｘ
ＤＩＳが電源電位ＶＤＤであり、放電制御信号ＤＩＳＣ
ＴＬがグランド電位ＶＳＳにほぼ等しくなっており、Ｎ
チャネル型ＭＯＳトランジスタ５４がオフしている。
は、電源電位ＶＤＤがオンしており、放電制御基信号Ｘ
ＤＩＳが電源電位ＶＤＤであり、放電制御信号ＤＩＳＣ
ＴＬがグランド電位ＶＳＳにほぼ等しくなっており、Ｎ
チャネル型ＭＯＳトランジスタ５４がオフしている。
【０００８】次に、電源電位ＶＤＤがオフすると、Ｎチ
ャネル型ＭＯＳトランジスタ５２がオフし、放電制御信
号ＤＩＳＣＴＬが電源発生電位ＶＨになり、Ｎチャネル
型ＭＯＳトランジスタ５４がオンし、電源発生電位ＶＨ
が放電される。
ャネル型ＭＯＳトランジスタ５２がオフし、放電制御信
号ＤＩＳＣＴＬが電源発生電位ＶＨになり、Ｎチャネル
型ＭＯＳトランジスタ５４がオンし、電源発生電位ＶＨ
が放電される。
【０００９】
【発明が解決しようとする課題】この従来の放電制御回
路では、放電を行わない時（電源電位ＶＤＤがオン時、
放電制御基信号ＸＤＩＳが電源電位ＶＤＤ）は、貫通電
流Ｉが流れるため、消費電流を小さくするためには、Ｐ
チャネル型ＭＯＳトランジスタ５３のオン抵抗値を大き
くする（すなわち、ゲート長を大きくする）必要があ
り、Ｎチャネル型ＭＯＳトランジスタ５１と５２の回路
面積をそれぞれＳとし、Ｐチャネル型ＭＯＳトランジス
タ５３の回路面積を仮に１０００×Ｓとすると、合計回
路面積は１００２×Ｓとなり、回路面積が大きくなると
いう問題がある。
路では、放電を行わない時（電源電位ＶＤＤがオン時、
放電制御基信号ＸＤＩＳが電源電位ＶＤＤ）は、貫通電
流Ｉが流れるため、消費電流を小さくするためには、Ｐ
チャネル型ＭＯＳトランジスタ５３のオン抵抗値を大き
くする（すなわち、ゲート長を大きくする）必要があ
り、Ｎチャネル型ＭＯＳトランジスタ５１と５２の回路
面積をそれぞれＳとし、Ｐチャネル型ＭＯＳトランジス
タ５３の回路面積を仮に１０００×Ｓとすると、合計回
路面積は１００２×Ｓとなり、回路面積が大きくなると
いう問題がある。
【００１０】また、Ｐチャネル型ＭＯＳトランジスタ５
３のオン抵抗値を大きく（電流能力を小さく）している
ために、放電時（放電制御基信号ＸＤＩＳがグランド電
位ＶＳＳ、または電源電位ＶＤＤがオフ時）に、放電制
御信号ＤＩＳＣＴＬが電源発生電位ＶＨに到達する時間
が長く、応答速度が遅いという問題がある。
３のオン抵抗値を大きく（電流能力を小さく）している
ために、放電時（放電制御基信号ＸＤＩＳがグランド電
位ＶＳＳ、または電源電位ＶＤＤがオフ時）に、放電制
御信号ＤＩＳＣＴＬが電源発生電位ＶＨに到達する時間
が長く、応答速度が遅いという問題がある。
【００１１】さらに、１種類の電源電位（ここでは、電
源電位ＶＤＤ）のオフ時にしか放電動作を行わない構成
のため、かかる構成の放電制御回路を複数電源入力仕様
（電源電位ＶＤＤ、電源電位ＶＣＣ等）の半導体集積回
路に適用した場合、電源電位ＶＣＣ等がオフした場合
に、電源発生電位ＶＨの放電が行われないという問題が
あった。
源電位ＶＤＤ）のオフ時にしか放電動作を行わない構成
のため、かかる構成の放電制御回路を複数電源入力仕様
（電源電位ＶＤＤ、電源電位ＶＣＣ等）の半導体集積回
路に適用した場合、電源電位ＶＣＣ等がオフした場合
に、電源発生電位ＶＨの放電が行われないという問題が
あった。
【００１２】本発明は、上記従来の問題点に鑑みてなさ
れたものであり、その目的は、回路面積が小さく、応答
速度が速く、複数電源に対応した放電制御回路を提供す
ることにある。
れたものであり、その目的は、回路面積が小さく、応答
速度が速く、複数電源に対応した放電制御回路を提供す
ることにある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の放電制御回路は、第１の電位
（ＶＳＳ）と第１の電位より高い第２の電位（ＶＤＤ）
との間を振動する第１の放電制御信号（ＸＤＩＳ）が第
１の入力端子に供給され、第２の電位が第２の入力端子
に供給され、第１の電位より高い第３の電位（ＶＨ）が
高電位側の電源電位として供給され、第１の電位が低電
位側の電源電位として供給され、第２の電位のオフ時
に、外部の放電回路に第３の電位を第２の放電制御信号
（ＤＩＳＣＴＬ）として出力する２入力ＮＡＮＤ回路を
備え、２入力ＮＡＮＤ回路は、第１および第２の入力端
子に、それぞれ、ゲートが共通接続された一対のＮチャ
ネル型およびＰチャネル型ＭＯＳトランジスタを含み、
Ｐチャネル型ＭＯＳトランジスタは、Ｎチャネル型ＭＯ
Ｓトランジスタよりも大きなオン抵抗値を有し、ソース
に供給される第３の電位を第２の放電制御信号としてド
レインから出力することを特徴とする。
め、本発明に係る第１の放電制御回路は、第１の電位
（ＶＳＳ）と第１の電位より高い第２の電位（ＶＤＤ）
との間を振動する第１の放電制御信号（ＸＤＩＳ）が第
１の入力端子に供給され、第２の電位が第２の入力端子
に供給され、第１の電位より高い第３の電位（ＶＨ）が
高電位側の電源電位として供給され、第１の電位が低電
位側の電源電位として供給され、第２の電位のオフ時
に、外部の放電回路に第３の電位を第２の放電制御信号
（ＤＩＳＣＴＬ）として出力する２入力ＮＡＮＤ回路を
備え、２入力ＮＡＮＤ回路は、第１および第２の入力端
子に、それぞれ、ゲートが共通接続された一対のＮチャ
ネル型およびＰチャネル型ＭＯＳトランジスタを含み、
Ｐチャネル型ＭＯＳトランジスタは、Ｎチャネル型ＭＯ
Ｓトランジスタよりも大きなオン抵抗値を有し、ソース
に供給される第３の電位を第２の放電制御信号としてド
レインから出力することを特徴とする。
【００１４】この第１の放電制御回路において、２入力
ＮＡＮＤ回路は、ゲートに第１の放電制御信号が供給さ
れ、ソースに第１の電位が印加される第１のＮチャネル
型ＭＯＳトランジスタと、ゲートに第２の電位が印加さ
れ、ソースに第１のＮチャネル型ＭＯＳトランジスタの
ドレインが接続された第２のＮチャネル型ＭＯＳトラン
ジスタと、ゲートに第２の電位が印加され、ソースに第
３の電位が印加され、ドレインに第２のＮチャネル型Ｍ
ＯＳトランジスタのドレインが共通接続された第１のＰ
チャネル型ＭＯＳトランジスタと、ゲートに第１の放電
制御信号が供給され、ソースに第３の電位が印加され、
ドレインに第２のＮチャネル型ＭＯＳトランジスタのド
レインが共通接続され、共通接続部から第２の放電制御
信号を出力する第２のＰチャネル型ＭＯＳトランジスタ
とを含む。
ＮＡＮＤ回路は、ゲートに第１の放電制御信号が供給さ
れ、ソースに第１の電位が印加される第１のＮチャネル
型ＭＯＳトランジスタと、ゲートに第２の電位が印加さ
れ、ソースに第１のＮチャネル型ＭＯＳトランジスタの
ドレインが接続された第２のＮチャネル型ＭＯＳトラン
ジスタと、ゲートに第２の電位が印加され、ソースに第
３の電位が印加され、ドレインに第２のＮチャネル型Ｍ
ＯＳトランジスタのドレインが共通接続された第１のＰ
チャネル型ＭＯＳトランジスタと、ゲートに第１の放電
制御信号が供給され、ソースに第３の電位が印加され、
ドレインに第２のＮチャネル型ＭＯＳトランジスタのド
レインが共通接続され、共通接続部から第２の放電制御
信号を出力する第２のＰチャネル型ＭＯＳトランジスタ
とを含む。
【００１５】上記構成の第１の放電制御回路によれば、
放電動作を行っていない時の消費電流を従来に比べ小さ
くでき、また、電源電位（第２の電位ＶＤＤ）のオフ時
には、従来に比べ高速に放電動作を開始することができ
る。
放電動作を行っていない時の消費電流を従来に比べ小さ
くでき、また、電源電位（第２の電位ＶＤＤ）のオフ時
には、従来に比べ高速に放電動作を開始することができ
る。
【００１６】前記の目的を達成するため、本発明に係る
第２の放電制御回路は、第１の電位（ＶＳＳ）と第１の
電位より高い第２の電位（ＶＤＤ）との間を振動する第
１の放電制御信号（ＸＤＩＳ）を、第１の電位と第１の
電位より高い第３の電位（ＶＨ）との間を振動する第２
の放電制御信号（ＸＤ）へとレベル変換するレベルシフ
ト回路と、第２の放電制御信号が第１の入力端子に供給
され、第２の電位が第２の入力端子に供給され、第３の
電位が高電位側の電源電位として供給され、第１の電位
が低電位側の電源電位として供給され、第２の電位のオ
フ時に、外部の放電回路に第３の電位を第３の放電制御
信号（ＤＩＳＣＴＬ）として出力する２入力ＮＡＮＤ回
路とを備え、２入力ＮＡＮＤ回路は、第２の入力端子に
ゲートが共通接続された一対のＮチャネル型およびＰチ
ャネル型ＭＯＳトランジスタを含み、Ｐチャネル型ＭＯ
Ｓトランジスタは、Ｎチャネル型ＭＯＳトランジスタよ
りも大きなオン抵抗値を有し、ソースに供給される第３
の電位を第３の放電制御信号としてドレインから出力す
ることを特徴とする。
第２の放電制御回路は、第１の電位（ＶＳＳ）と第１の
電位より高い第２の電位（ＶＤＤ）との間を振動する第
１の放電制御信号（ＸＤＩＳ）を、第１の電位と第１の
電位より高い第３の電位（ＶＨ）との間を振動する第２
の放電制御信号（ＸＤ）へとレベル変換するレベルシフ
ト回路と、第２の放電制御信号が第１の入力端子に供給
され、第２の電位が第２の入力端子に供給され、第３の
電位が高電位側の電源電位として供給され、第１の電位
が低電位側の電源電位として供給され、第２の電位のオ
フ時に、外部の放電回路に第３の電位を第３の放電制御
信号（ＤＩＳＣＴＬ）として出力する２入力ＮＡＮＤ回
路とを備え、２入力ＮＡＮＤ回路は、第２の入力端子に
ゲートが共通接続された一対のＮチャネル型およびＰチ
ャネル型ＭＯＳトランジスタを含み、Ｐチャネル型ＭＯ
Ｓトランジスタは、Ｎチャネル型ＭＯＳトランジスタよ
りも大きなオン抵抗値を有し、ソースに供給される第３
の電位を第３の放電制御信号としてドレインから出力す
ることを特徴とする。
【００１７】この第２の放電制御回路において、２入力
ＮＡＮＤ回路は、ゲートに第２の放電制御信号が供給さ
れ、ソースに第１の電位が印加される第１のＮチャネル
型ＭＯＳトランジスタと、ゲートに第２の電位が印加さ
れ、ソースに第１のＮチャネル型ＭＯＳトランジスタの
ドレインが接続された第２のＮチャネル型ＭＯＳトラン
ジスタと、ゲートに第２の電位が印加され、ソースに第
３の電位が印加され、ドレインに第２のＮチャネル型Ｍ
ＯＳトランジスタのドレインが共通接続された第１のＰ
チャネル型ＭＯＳトランジスタと、ゲートに第２の放電
制御信号が供給され、ソースに第３の電位が印加され、
ドレインに第２のＮチャネル型ＭＯＳトランジスタのド
レインが共通接続され、共通接続部から第３の放電制御
信号を出力する第２のＰチャネル型ＭＯＳトランジスタ
とを含む。
ＮＡＮＤ回路は、ゲートに第２の放電制御信号が供給さ
れ、ソースに第１の電位が印加される第１のＮチャネル
型ＭＯＳトランジスタと、ゲートに第２の電位が印加さ
れ、ソースに第１のＮチャネル型ＭＯＳトランジスタの
ドレインが接続された第２のＮチャネル型ＭＯＳトラン
ジスタと、ゲートに第２の電位が印加され、ソースに第
３の電位が印加され、ドレインに第２のＮチャネル型Ｍ
ＯＳトランジスタのドレインが共通接続された第１のＰ
チャネル型ＭＯＳトランジスタと、ゲートに第２の放電
制御信号が供給され、ソースに第３の電位が印加され、
ドレインに第２のＮチャネル型ＭＯＳトランジスタのド
レインが共通接続され、共通接続部から第３の放電制御
信号を出力する第２のＰチャネル型ＭＯＳトランジスタ
とを含む。
【００１８】上記構成の第２の放電制御回路によれば、
第１の放電制御回路の利点に加えて、回路面積を小さく
することができる。
第１の放電制御回路の利点に加えて、回路面積を小さく
することができる。
【００１９】前記の目的を達成するため、本発明に係る
第３の放電制御回路は、第１の電位（ＶＳＳ）と第１の
電位より高い第２の電位（ＶＤＤ）との間を振動する第
１の放電制御信号（ＸＤＩＳ）が第１の入力端子に供給
され、第２の電位が第２の入力端子に供給され、第１の
電位より高い第３の電位（ＶＣＣ）が第３の入力端子に
供給され、第１の電位より高い第４の電位（ＶＨ）が高
電位側の電源電位として供給され、第１の電位が低電位
側の電源電位として供給され、第２または第３の電位の
オフ時に、外部の放電回路に第４の電位を第２の放電制
御信号（ＤＩＳＣＴＬ）として出力する３入力ＮＡＮＤ
回路を備え、３入力ＮＡＮＤ回路は、第１、第２および
第３の入力端子に、それぞれ、ゲートが共通接続された
一対のＮチャネル型およびＰチャネル型ＭＯＳトランジ
スタを含み、Ｐチャネル型ＭＯＳトランジスタは、Ｎチ
ャネル型ＭＯＳトランジスタよりも大きなオン抵抗値を
有し、ソースに供給される第４の電位を第２の放電制御
信号としてドレインから出力することを特徴とする。
第３の放電制御回路は、第１の電位（ＶＳＳ）と第１の
電位より高い第２の電位（ＶＤＤ）との間を振動する第
１の放電制御信号（ＸＤＩＳ）が第１の入力端子に供給
され、第２の電位が第２の入力端子に供給され、第１の
電位より高い第３の電位（ＶＣＣ）が第３の入力端子に
供給され、第１の電位より高い第４の電位（ＶＨ）が高
電位側の電源電位として供給され、第１の電位が低電位
側の電源電位として供給され、第２または第３の電位の
オフ時に、外部の放電回路に第４の電位を第２の放電制
御信号（ＤＩＳＣＴＬ）として出力する３入力ＮＡＮＤ
回路を備え、３入力ＮＡＮＤ回路は、第１、第２および
第３の入力端子に、それぞれ、ゲートが共通接続された
一対のＮチャネル型およびＰチャネル型ＭＯＳトランジ
スタを含み、Ｐチャネル型ＭＯＳトランジスタは、Ｎチ
ャネル型ＭＯＳトランジスタよりも大きなオン抵抗値を
有し、ソースに供給される第４の電位を第２の放電制御
信号としてドレインから出力することを特徴とする。
【００２０】この第３の放電制御回路において、３入力
ＮＡＮＤ回路は、ゲートに第１の放電制御信号が供給さ
れ、ソースに第１の電位が印加される第１のＮチャネル
型ＭＯＳトランジスタと、ゲートに第３の電位が印加さ
れ、ソースに第１のＮチャネル型ＭＯＳトランジスタの
ドレインが接続された第２のＮチャネル型ＭＯＳトラン
ジスタと、ゲートに第２の電位が印加され、ソースに第
２のＮチャネル型ＭＯＳトランジスタのドレインが接続
された第３のＮチャネル型ＭＯＳトランジスタと、ゲー
トに第２の電位が印加され、ソースに第４の電位が印加
され、ドレインに第３のＮチャネル型ＭＯＳトランジス
タのドレインが共通接続された第１のＰチャネル型ＭＯ
Ｓトランジスタと、ゲートに第３の電位が印加され、ソ
ースに第４の電位が印加され、ドレインに第３のＮチャ
ネル型ＭＯＳトランジスタのドレインが共通接続された
第２のＰチャネル型ＭＯＳトランジスタと、ゲートに第
１の放電制御信号が供給され、ソースに第４の電位が印
加され、ドレインに第３のＮチャネル型ＭＯＳトランジ
スタのドレインが共通接続され、共通接続部から第２の
放電制御信号を出力する第３のＰチャネル型ＭＯＳトラ
ンジスタとを含む。
ＮＡＮＤ回路は、ゲートに第１の放電制御信号が供給さ
れ、ソースに第１の電位が印加される第１のＮチャネル
型ＭＯＳトランジスタと、ゲートに第３の電位が印加さ
れ、ソースに第１のＮチャネル型ＭＯＳトランジスタの
ドレインが接続された第２のＮチャネル型ＭＯＳトラン
ジスタと、ゲートに第２の電位が印加され、ソースに第
２のＮチャネル型ＭＯＳトランジスタのドレインが接続
された第３のＮチャネル型ＭＯＳトランジスタと、ゲー
トに第２の電位が印加され、ソースに第４の電位が印加
され、ドレインに第３のＮチャネル型ＭＯＳトランジス
タのドレインが共通接続された第１のＰチャネル型ＭＯ
Ｓトランジスタと、ゲートに第３の電位が印加され、ソ
ースに第４の電位が印加され、ドレインに第３のＮチャ
ネル型ＭＯＳトランジスタのドレインが共通接続された
第２のＰチャネル型ＭＯＳトランジスタと、ゲートに第
１の放電制御信号が供給され、ソースに第４の電位が印
加され、ドレインに第３のＮチャネル型ＭＯＳトランジ
スタのドレインが共通接続され、共通接続部から第２の
放電制御信号を出力する第３のＰチャネル型ＭＯＳトラ
ンジスタとを含む。
【００２１】上記構成の第３の放電制御回路によれば、
第１の放電制御回路の利点に加えて、多電源入力仕様時
に、複数の電源電位（第２の電位ＶＤＤ、第３の電位Ｖ
ＣＣ）のうちどれか一つの電源電位がオフした場合で
も、放電動作を実現することができる。
第１の放電制御回路の利点に加えて、多電源入力仕様時
に、複数の電源電位（第２の電位ＶＤＤ、第３の電位Ｖ
ＣＣ）のうちどれか一つの電源電位がオフした場合で
も、放電動作を実現することができる。
【００２２】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照して説明する。
について、図面を参照して説明する。
【００２３】（第１の実施形態）図１は、本発明の第１
の実施形態による放電制御回路の構成を示す回路図であ
る。
の実施形態による放電制御回路の構成を示す回路図であ
る。
【００２４】図１において、３は２入力ＮＡＮＤ回路で
あり、Ｎチャネル型ＭＯＳトランジスタ４と、Ｎチャネ
ル型ＭＯＳトランジスタ５と、Ｐチャネル型ＭＯＳトラ
ンジスタ６と、Ｐチャネル型ＭＯＳトランジスタ７とに
より構成され、Ｐチャネル型ＭＯＳトランジスタ６と７
の抵抗値は、Ｎチャネル型ＭＯＳトランジスタ４と５の
抵抗値よりも大きく設定され、電源発生電位ＶＨが高電
位側の電源電位として供給され、グランド電位ＶＳＳが
低電位側の電源電位として供給されている。
あり、Ｎチャネル型ＭＯＳトランジスタ４と、Ｎチャネ
ル型ＭＯＳトランジスタ５と、Ｐチャネル型ＭＯＳトラ
ンジスタ６と、Ｐチャネル型ＭＯＳトランジスタ７とに
より構成され、Ｐチャネル型ＭＯＳトランジスタ６と７
の抵抗値は、Ｎチャネル型ＭＯＳトランジスタ４と５の
抵抗値よりも大きく設定され、電源発生電位ＶＨが高電
位側の電源電位として供給され、グランド電位ＶＳＳが
低電位側の電源電位として供給されている。
【００２５】１は放電制御回路であり、電源電位ＶＤＤ
とグランド電位ＶＳＳとの間を振動する放電制御基信号
ＸＤＩＳを第１の入力信号とし、電源電位ＶＤＤを第２
の入力信号とする２入力ＮＡＮＤ回路３により構成さ
れ、放電制御信号ＤＩＳＣＴＬを出力する。
とグランド電位ＶＳＳとの間を振動する放電制御基信号
ＸＤＩＳを第１の入力信号とし、電源電位ＶＤＤを第２
の入力信号とする２入力ＮＡＮＤ回路３により構成さ
れ、放電制御信号ＤＩＳＣＴＬを出力する。
【００２６】２は放電回路であり、Ｎチャネル型ＭＯＳ
トランジスタ８により構成され、ゲート信号として放電
制御信号ＤＩＳＣＴＬが入力される。
トランジスタ８により構成され、ゲート信号として放電
制御信号ＤＩＳＣＴＬが入力される。
【００２７】次に、この構成による放電制御回路におい
て、電源電位ＶＤＤがオフした時の電源発生電位ＶＨの
放電動作について説明する。
て、電源電位ＶＤＤがオフした時の電源発生電位ＶＨの
放電動作について説明する。
【００２８】まず、放電動作を行っていない時の状態
は、電源電位ＶＤＤがオンしており、放電制御基信号Ｘ
ＤＩＳが電源電位ＶＤＤであり、放電制御信号ＤＩＳＣ
ＴＬがグランド電位ＶＳＳにほぼ等しくなっており、Ｎ
チャネル型ＭＯＳトランジスタ８がオフしている。
は、電源電位ＶＤＤがオンしており、放電制御基信号Ｘ
ＤＩＳが電源電位ＶＤＤであり、放電制御信号ＤＩＳＣ
ＴＬがグランド電位ＶＳＳにほぼ等しくなっており、Ｎ
チャネル型ＭＯＳトランジスタ８がオフしている。
【００２９】次に、電源電位ＶＤＤがオフすると、Ｎチ
ャネル型ＭＯＳトランジスタ５がオフし、Ｐチャネル型
ＭＯＳトランジスタ６がオンして、放電制御信号ＤＩＳ
ＣＴＬが電源発生電位ＶＨになり、Ｎチャネル型ＭＯＳ
トランジスタ８がオンし、電源発生電位ＶＨが放電され
る。
ャネル型ＭＯＳトランジスタ５がオフし、Ｐチャネル型
ＭＯＳトランジスタ６がオンして、放電制御信号ＤＩＳ
ＣＴＬが電源発生電位ＶＨになり、Ｎチャネル型ＭＯＳ
トランジスタ８がオンし、電源発生電位ＶＨが放電され
る。
【００３０】最初の放電動作を行っていない時、すなわ
ち電源電位ＶＤＤ≧電源発生電位ＶＨである場合は、貫
通電流Ｉが流れないため、従来に比べ低消費電力を実現
することができる。
ち電源電位ＶＤＤ≧電源発生電位ＶＨである場合は、貫
通電流Ｉが流れないため、従来に比べ低消費電力を実現
することができる。
【００３１】また、電源電位ＶＤＤ＜電源発生電位ＶＨ
である場合は、Ｐチャネル型ＭＯＳトランジスタ６と７
に流れる貫通電流の合計の貫通電流Ｉが流れるが、この
貫通電流Ｉを従来と等しく設計した場合、Ｐチャネル型
ＭＯＳトランジスタ６のオン抵抗値は、従来のＰチャネ
ル型ＭＯＳトランジスタ５３（図４）のオン抵抗値の２
倍になる。
である場合は、Ｐチャネル型ＭＯＳトランジスタ６と７
に流れる貫通電流の合計の貫通電流Ｉが流れるが、この
貫通電流Ｉを従来と等しく設計した場合、Ｐチャネル型
ＭＯＳトランジスタ６のオン抵抗値は、従来のＰチャネ
ル型ＭＯＳトランジスタ５３（図４）のオン抵抗値の２
倍になる。
【００３２】しかし、電源電位ＶＤＤがオフになる放電
時には、Ｐチャネル型ＭＯＳトランジスタ６のゲート電
位がグランド電位ＶＳＳになるため、Ｐチャネル型ＭＯ
Ｓトランジスタ６のオン抵抗値が１／２以下になり、従
来のＰチャネル型ＭＯＳトランジスタ５３のオン抵抗値
よりも低くなる。
時には、Ｐチャネル型ＭＯＳトランジスタ６のゲート電
位がグランド電位ＶＳＳになるため、Ｐチャネル型ＭＯ
Ｓトランジスタ６のオン抵抗値が１／２以下になり、従
来のＰチャネル型ＭＯＳトランジスタ５３のオン抵抗値
よりも低くなる。
【００３３】これによって、放電制御信号ＤＩＳＣＴＬ
が従来に比べ早く電源発生電位ＶＨになり、Ｎチャネル
型ＭＯＳトランジスタ８が従来に比べ高速にオンし、高
速応答を実現することができる。
が従来に比べ早く電源発生電位ＶＨになり、Ｎチャネル
型ＭＯＳトランジスタ８が従来に比べ高速にオンし、高
速応答を実現することができる。
【００３４】（第２の実施形態）図２は、本発明の第２
の実施形態による放電制御回路の構成を示す回路図であ
る。本実施形態による放電制御回路１０は、第１の実施
形態の２入力ＮＡＮＤ回路３の一方の入力端側にレベル
シフト回路１３を設けたものであり、また２入力ＮＡＮ
Ｄ回路３を構成するＰチャネル型ＭＯＳトランジスタの
うち、Ｐチャネル型ＭＯＳトランジスタ６のみが、Ｎチ
ャネル型ＭＯＳトランジスタ５、４よりも大きいオン抵
抗値を有し、Ｐチャネル型ＭＯＳトランジスタ７のオン
抵抗値は小さくてもよい点を除いて、他の構成要素は同
じであり、同一符号を付して説明を省略する。
の実施形態による放電制御回路の構成を示す回路図であ
る。本実施形態による放電制御回路１０は、第１の実施
形態の２入力ＮＡＮＤ回路３の一方の入力端側にレベル
シフト回路１３を設けたものであり、また２入力ＮＡＮ
Ｄ回路３を構成するＰチャネル型ＭＯＳトランジスタの
うち、Ｐチャネル型ＭＯＳトランジスタ６のみが、Ｎチ
ャネル型ＭＯＳトランジスタ５、４よりも大きいオン抵
抗値を有し、Ｐチャネル型ＭＯＳトランジスタ７のオン
抵抗値は小さくてもよい点を除いて、他の構成要素は同
じであり、同一符号を付して説明を省略する。
【００３５】レベルシフト回路１３は、電源電位ＶＤＤ
とグランド電位ＶＳＳとの間を振動する放電制御基信号
ＸＤＩＳを、電源発生電位ＶＨとグランド電位ＶＳＳと
の間を振動する放電制御基信号ＸＤに変換する機能を有
する。
とグランド電位ＶＳＳとの間を振動する放電制御基信号
ＸＤＩＳを、電源発生電位ＶＨとグランド電位ＶＳＳと
の間を振動する放電制御基信号ＸＤに変換する機能を有
する。
【００３６】次に、この構成による放電制御回路におい
て、電源電位ＶＤＤがオフした時の電源発生電位ＶＨの
放電動作について説明する。
て、電源電位ＶＤＤがオフした時の電源発生電位ＶＨの
放電動作について説明する。
【００３７】まず、放電動作を行っていない時の状態
は、電源電位ＶＤＤがオンしており、放電制御基信号Ｘ
ＤＩＳが電源電位ＶＤＤであり、放電制御信号ＤＩＳＣ
ＴＬがグランド電位ＶＳＳにほぼ等しくなっており、Ｎ
チャネル型ＭＯＳトランジスタ８がオフしている。
は、電源電位ＶＤＤがオンしており、放電制御基信号Ｘ
ＤＩＳが電源電位ＶＤＤであり、放電制御信号ＤＩＳＣ
ＴＬがグランド電位ＶＳＳにほぼ等しくなっており、Ｎ
チャネル型ＭＯＳトランジスタ８がオフしている。
【００３８】次に、電源電位ＶＤＤがオフすると、Ｎチ
ャネル型ＭＯＳトランジスタ５がオフし、Ｐチャネル型
ＭＯＳトランジスタ６がオンして、放電制御信号ＤＩＳ
ＣＴＬが電源発生電位ＶＨになり、Ｎチャネル型ＭＯＳ
トランジスタ８がオンし、電源発生電位ＶＨが放電され
る。
ャネル型ＭＯＳトランジスタ５がオフし、Ｐチャネル型
ＭＯＳトランジスタ６がオンして、放電制御信号ＤＩＳ
ＣＴＬが電源発生電位ＶＨになり、Ｎチャネル型ＭＯＳ
トランジスタ８がオンし、電源発生電位ＶＨが放電され
る。
【００３９】最初の放電動作を行っていない時、すなわ
ち電源電位ＶＤＤ≧電源発生電位ＶＨである場合は、貫
通電流Ｉが流れないため、従来に比べ低消費電力を実現
することができる。
ち電源電位ＶＤＤ≧電源発生電位ＶＨである場合は、貫
通電流Ｉが流れないため、従来に比べ低消費電力を実現
することができる。
【００４０】また、電源電位ＶＤＤ＜電源発生電位ＶＨ
である場合は、Ｐチャネル型ＭＯＳトランジスタ７はオ
フしており、Ｐチャネル型ＭＯＳトランジスタ６に流れ
る貫通電流Ｉを従来と等しく設計した場合、Ｐチャネル
型ＭＯＳトランジスタ６のオン抵抗値は、従来のＰチャ
ネル型ＭＯＳトランジスタ５３（図４）のオン抵抗値と
等しくなる。
である場合は、Ｐチャネル型ＭＯＳトランジスタ７はオ
フしており、Ｐチャネル型ＭＯＳトランジスタ６に流れ
る貫通電流Ｉを従来と等しく設計した場合、Ｐチャネル
型ＭＯＳトランジスタ６のオン抵抗値は、従来のＰチャ
ネル型ＭＯＳトランジスタ５３（図４）のオン抵抗値と
等しくなる。
【００４１】しかし、電源電位ＶＤＤがオフになる放電
時には、Ｐチャネル型ＭＯＳトランジスタ６のゲート電
位がグランド電位ＶＳＳになるため、Ｐチャネル型ＭＯ
Ｓトランジスタ６のオン抵抗値が１／２以下になり、従
来のＰチャネル型ＭＯＳトランジスタ５３のオン抵抗値
よりも低くなる。
時には、Ｐチャネル型ＭＯＳトランジスタ６のゲート電
位がグランド電位ＶＳＳになるため、Ｐチャネル型ＭＯ
Ｓトランジスタ６のオン抵抗値が１／２以下になり、従
来のＰチャネル型ＭＯＳトランジスタ５３のオン抵抗値
よりも低くなる。
【００４２】これによって、放電制御信号ＤＩＳＣＴＬ
が従来に比べ早く電源発生電位ＶＨになり、Ｎチャネル
型ＭＯＳトランジスタ８が従来に比べ高速にオンし、高
速応答を実現することができる。
が従来に比べ早く電源発生電位ＶＨになり、Ｎチャネル
型ＭＯＳトランジスタ８が従来に比べ高速にオンし、高
速応答を実現することができる。
【００４３】また、回路面積は、貫通電流Ｉを従来と等
しく設計すると、Ｐチャネル型ＭＯＳトランジスタ６の
ゲート電位が電源電位ＶＤＤであり、従来のＰチャネル
型ＭＯＳトランジスタ５３のゲート電位のグランド電位
ＶＳＳよりも高いため、Ｐチャネル型ＭＯＳトランジス
タ６の回路面積を小さくでき、仮に従来のＰチャネル型
ＭＯＳトランジスタ５３の回路面積（１０００×Ｓ）の
１／２にできた場合、レベルシフト回路１３を構成する
Ｎチャネル型ＭＯＳトランジスタ４、５、１４、１６、
１８と、Ｐチャネル型ＭＯＳトランジスタ７、１５、１
７、１９の回路面積は小さいので、それぞれＳとする
と、合計回路面積は５０９×Ｓとなり、従来の１００２
×Ｓに比べ小さくすることができる。
しく設計すると、Ｐチャネル型ＭＯＳトランジスタ６の
ゲート電位が電源電位ＶＤＤであり、従来のＰチャネル
型ＭＯＳトランジスタ５３のゲート電位のグランド電位
ＶＳＳよりも高いため、Ｐチャネル型ＭＯＳトランジス
タ６の回路面積を小さくでき、仮に従来のＰチャネル型
ＭＯＳトランジスタ５３の回路面積（１０００×Ｓ）の
１／２にできた場合、レベルシフト回路１３を構成する
Ｎチャネル型ＭＯＳトランジスタ４、５、１４、１６、
１８と、Ｐチャネル型ＭＯＳトランジスタ７、１５、１
７、１９の回路面積は小さいので、それぞれＳとする
と、合計回路面積は５０９×Ｓとなり、従来の１００２
×Ｓに比べ小さくすることができる。
【００４４】（第３の実施形態）図３は、本発明の第３
の実施形態による放電制御回路の構成を示す回路図であ
る。本実施形態は、複数の電源電位（ＶＤＤ、ＶＣＣ）
に対応している。
の実施形態による放電制御回路の構成を示す回路図であ
る。本実施形態は、複数の電源電位（ＶＤＤ、ＶＣＣ）
に対応している。
【００４５】図３において、３２は３入力ＮＡＮＤ回路
であり、Ｎチャネル型ＭＯＳトランジスタ３３、３４、
３５と、Ｐチャネル型ＭＯＳトランジスタ３６、３７、
３８とにより構成され、Ｐチャネル型ＭＯＳトランジス
タ３６、３７、３８の抵抗値は、Ｎチャネル型ＭＯＳト
ランジスタ３３、３４、３５の抵抗値よりも大きく設定
され、電源発生電位ＶＨが高電位側の電源として供給さ
れ、グランド電位ＶＳＳが低電位側の電源として供給さ
れる。
であり、Ｎチャネル型ＭＯＳトランジスタ３３、３４、
３５と、Ｐチャネル型ＭＯＳトランジスタ３６、３７、
３８とにより構成され、Ｐチャネル型ＭＯＳトランジス
タ３６、３７、３８の抵抗値は、Ｎチャネル型ＭＯＳト
ランジスタ３３、３４、３５の抵抗値よりも大きく設定
され、電源発生電位ＶＨが高電位側の電源として供給さ
れ、グランド電位ＶＳＳが低電位側の電源として供給さ
れる。
【００４６】３０は放電制御回路であり、電源電位ＶＤ
Ｄとグランド電位ＶＳＳとの間を振動する放電制御基信
号ＸＤＩＳを第１の入力信号とし、電源電位ＶＤＤを第
２の入力信号とし、電源電位ＶＣＣを第３の入力信号と
する３入力ＮＡＮＤ回路３２により構成され、放電制御
信号ＤＩＳＣＴＬを出力する。
Ｄとグランド電位ＶＳＳとの間を振動する放電制御基信
号ＸＤＩＳを第１の入力信号とし、電源電位ＶＤＤを第
２の入力信号とし、電源電位ＶＣＣを第３の入力信号と
する３入力ＮＡＮＤ回路３２により構成され、放電制御
信号ＤＩＳＣＴＬを出力する。
【００４７】次に、この構成による放電制御回路におい
て、電源電位ＶＤＤまたは電源電位ＶＣＣがオフした時
の電源発生電位ＶＨの放電動作について説明する。
て、電源電位ＶＤＤまたは電源電位ＶＣＣがオフした時
の電源発生電位ＶＨの放電動作について説明する。
【００４８】まず、放電動作を行っていない時の状態
は、電源電位ＶＤＤと電源電位ＶＣＣとがオンしてお
り、放電制御基信号ＸＤＩＳが電源電位ＶＤＤであり、
放電制御信号ＤＩＳＣＴＬがグランド電位ＶＳＳにほぼ
等しくなっており、Ｎチャネル型ＭＯＳトランジスタ８
がオフしている。
は、電源電位ＶＤＤと電源電位ＶＣＣとがオンしてお
り、放電制御基信号ＸＤＩＳが電源電位ＶＤＤであり、
放電制御信号ＤＩＳＣＴＬがグランド電位ＶＳＳにほぼ
等しくなっており、Ｎチャネル型ＭＯＳトランジスタ８
がオフしている。
【００４９】次に、電源電位ＶＤＤがオフした場合は、
Ｎチャネル型ＭＯＳトランジスタ３５がオフし、Ｐチャ
ネル型ＭＯＳトランジスタ３６がオンし、放電制御信号
ＤＩＳＣＴＬが電源発生電位ＶＨになり、Ｎチャネル型
ＭＯＳトランジスタ８がオンし、電源発生電位ＶＨが放
電される。
Ｎチャネル型ＭＯＳトランジスタ３５がオフし、Ｐチャ
ネル型ＭＯＳトランジスタ３６がオンし、放電制御信号
ＤＩＳＣＴＬが電源発生電位ＶＨになり、Ｎチャネル型
ＭＯＳトランジスタ８がオンし、電源発生電位ＶＨが放
電される。
【００５０】また、電源電位ＶＣＣがオフした場合は、
Ｎチャネル型ＭＯＳトランジスタ３４がオフし、Ｐチャ
ネル型ＭＯＳトランジスタ３７がオンし、放電制御信号
ＤＩＳＣＴＬが電源発生電位ＶＨになり、Ｎチャネル型
ＭＯＳトランジスタ８がオンし、電源発生電位ＶＨが放
電される。
Ｎチャネル型ＭＯＳトランジスタ３４がオフし、Ｐチャ
ネル型ＭＯＳトランジスタ３７がオンし、放電制御信号
ＤＩＳＣＴＬが電源発生電位ＶＨになり、Ｎチャネル型
ＭＯＳトランジスタ８がオンし、電源発生電位ＶＨが放
電される。
【００５１】このように、複数の電源電位ＶＤＤ、ＶＣ
Ｃのうちどれか一つの電源電位がオフした場合でも放電
動作を実現することができる。
Ｃのうちどれか一つの電源電位がオフした場合でも放電
動作を実現することができる。
【００５２】また、最初の放電動作を行っていない時、
すなわち電源電位ＶＤＤ≧電源発生電位ＶＨである場合
は、貫通電流Ｉが流れないため、従来に比べ低消費電力
を実現することができる。
すなわち電源電位ＶＤＤ≧電源発生電位ＶＨである場合
は、貫通電流Ｉが流れないため、従来に比べ低消費電力
を実現することができる。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
放電動作を行っていない時の消費電流を従来に比べ小さ
くでき、また、電源電位ＶＤＤのオフ時には従来に比べ
高速に放電動作を開始することができる。
放電動作を行っていない時の消費電流を従来に比べ小さ
くでき、また、電源電位ＶＤＤのオフ時には従来に比べ
高速に放電動作を開始することができる。
【００５４】また、回路面積を従来に比べ小さくするこ
とができる。
とができる。
【００５５】さらに、複数の電源電位のうちどれか一つ
の電源電位がオフした場合でも放電動作を実現すること
ができる。
の電源電位がオフした場合でも放電動作を実現すること
ができる。
【図１】 本発明の第１の実施形態による放電制御回路
の構成を示す回路図
の構成を示す回路図
【図２】 本発明の第２の実施形態による放電制御回路
の構成を示す回路図
の構成を示す回路図
【図３】 本発明の第３の実施形態による放電制御回路
の構成を示す回路図
の構成を示す回路図
【図４】 従来の放電制御回路の構成を示す回路図
１、１０、３０ 放電制御回路
２ 放電回路
３ ２入力ＮＡＮＤ回路
３２ ３入力ＮＡＮＤ回路
１３ レベルシフト回路
４、５、８、１４、１６、１８、３３、３４、３５ Ｎ
チャネル型ＭＯＳトランジスタ ６、７、１５、１７、１９、３６、３７、３８ Ｐチャ
ネル型ＭＯＳトランジスタ ＸＤＩＳ 放電制御基信号 ＤＩＳＣＴＬ 放電制御信号 ＶＤＤ 電源電位 ＶＣＣ 電源電位 ＶＨ 電源発生電位 ＶＳＳ グランド電位
チャネル型ＭＯＳトランジスタ ６、７、１５、１７、１９、３６、３７、３８ Ｐチャ
ネル型ＭＯＳトランジスタ ＸＤＩＳ 放電制御基信号 ＤＩＳＣＴＬ 放電制御信号 ＶＤＤ 電源電位 ＶＣＣ 電源電位 ＶＨ 電源発生電位 ＶＳＳ グランド電位
Claims (6)
- 【請求項１】 第１の電位と前記第１の電位より高い第
２の電位との間を振動する第１の放電制御信号が第１の
入力端子に供給され、前記第２の電位が第２の入力端子
に供給され、前記第１の電位より高い第３の電位が高電
位側の電源電位として供給され、前記第１の電位が低電
位側の電源電位として供給され、前記第２の電位のオフ
時に、外部の放電回路に前記第３の電位を第２の放電制
御信号として出力する２入力ＮＡＮＤ回路を備え、 前記２入力ＮＡＮＤ回路は、前記第１および第２の入力
端子に、それぞれ、ゲートが共通接続された一対のＮチ
ャネル型およびＰチャネル型ＭＯＳトランジスタを含
み、前記Ｐチャネル型ＭＯＳトランジスタは、前記Ｎチ
ャネル型ＭＯＳトランジスタよりも大きなオン抵抗値を
有し、ソースに供給される前記第３の電位を前記第２の
放電制御信号としてドレインから出力することを特徴と
する放電制御回路。 - 【請求項２】 前記２入力ＮＡＮＤ回路は、 ゲートに前記第１の放電制御信号が供給され、ソースに
前記第１の電位が印加される第１のＮチャネル型ＭＯＳ
トランジスタと、 ゲートに前記第２の電位が印加され、ソースに前記第１
のＮチャネル型ＭＯＳトランジスタのドレインが接続さ
れた第２のＮチャネル型ＭＯＳトランジスタと、 ゲートに前記第２の電位が印加され、ソースに前記第３
の電位が印加され、ドレインに前記第２のＮチャネル型
ＭＯＳトランジスタのドレインが共通接続された第１の
Ｐチャネル型ＭＯＳトランジスタと、 ゲートに前記第１の放電制御信号が供給され、ソースに
前記第３の電位が印加され、ドレインに前記第２のＮチ
ャネル型ＭＯＳトランジスタのドレインが共通接続さ
れ、共通接続部から前記第２の放電制御信号を出力する
第２のＰチャネル型ＭＯＳトランジスタとを含むことを
特徴とする請求項１記載の放電制御回路。 - 【請求項３】 第１の電位と前記第１の電位より高い第
２の電位との間を振動する第１の放電制御信号を、前記
第１の電位と前記第１の電位より高い第３の電位との間
を振動する第２の放電制御信号へとレベル変換するレベ
ルシフト回路と、 前記第２の放電制御信号が第１の入力端子に供給され、
前記第２の電位が第２の入力端子に供給され、前記第３
の電位が高電位側の電源電位として供給され、前記第１
の電位が低電位側の電源電位として供給され、前記第２
の電位のオフ時に、外部の放電回路に前記第３の電位を
第３の放電制御信号として出力する２入力ＮＡＮＤ回路
とを備え、 前記２入力ＮＡＮＤ回路は、前記第２の入力端子にゲー
トが共通接続された一対のＮチャネル型およびＰチャネ
ル型ＭＯＳトランジスタを含み、前記Ｐチャネル型ＭＯ
Ｓトランジスタは、前記Ｎチャネル型ＭＯＳトランジス
タよりも大きなオン抵抗値を有し、ソースに供給される
前記第３の電位を前記第３の放電制御信号としてドレイ
ンから出力することを特徴とする放電制御回路。 - 【請求項４】 前記２入力ＮＡＮＤ回路は、 ゲートに前記第２の放電制御信号が供給され、ソースに
前記第１の電位が印加される第１のＮチャネル型ＭＯＳ
トランジスタと、 ゲートに前記第２の電位が印加され、ソースに前記第１
のＮチャネル型ＭＯＳトランジスタのドレインが接続さ
れた第２のＮチャネル型ＭＯＳトランジスタと、 ゲートに前記第２の電位が印加され、ソースに前記第３
の電位が印加され、ドレインに前記第２のＮチャネル型
ＭＯＳトランジスタのドレインが共通接続された第１の
Ｐチャネル型ＭＯＳトランジスタと、 ゲートに前記第２の放電制御信号が供給され、ソースに
前記第３の電位が印加され、ドレインに前記第２のＮチ
ャネル型ＭＯＳトランジスタのドレインが共通接続さ
れ、共通接続部から前記第３の放電制御信号を出力する
第２のＰチャネル型ＭＯＳトランジスタとを含むことを
特徴とする請求項３記載の放電制御回路。 - 【請求項５】 第１の電位と前記第１の電位より高い第
２の電位との間を振動する第１の放電制御信号が第１の
入力端子に供給され、前記第２の電位が第２の入力端子
に供給され、前記第１の電位より高い第３の電位（ＶＣ
Ｃ）が第３の入力端子に供給され、前記第１の電位より
高い第４の電位（ＶＨ）が高電位側の電源電位として供
給され、前記第１の電位が低電位側の電源電位として供
給され、前記第２または第３の電位のオフ時に、外部の
放電回路に前記第４の電位を第２の放電制御信号として
出力する３入力ＮＡＮＤ回路を備え、 前記３入力ＮＡＮＤ回路は、前記第１、第２および第３
の入力端子に、それぞれ、ゲートが共通接続された一対
のＮチャネル型およびＰチャネル型ＭＯＳトランジスタ
を含み、前記Ｐチャネル型ＭＯＳトランジスタは、前記
Ｎチャネル型ＭＯＳトランジスタよりも大きなオン抵抗
値を有し、ソースに供給される前記第４の電位を前記第
２の放電制御信号としてドレインから出力することを特
徴とする放電制御回路。 - 【請求項６】 前記３入力ＮＡＮＤ回路は、 ゲートに前記第１の放電制御信号が供給され、ソースに
前記第１の電位が印加される第１のＮチャネル型ＭＯＳ
トランジスタと、 ゲートに前記第３の電位が印加され、ソースに前記第１
のＮチャネル型ＭＯＳトランジスタのドレインが接続さ
れた第２のＮチャネル型ＭＯＳトランジスタと、 ゲートに前記第２の電位が印加され、ソースに前記第２
のＮチャネル型ＭＯＳトランジスタのドレインが接続さ
れた第３のＮチャネル型ＭＯＳトランジスタと、 ゲートに前記第２の電位が印加され、ソースに前記第４
の電位が印加され、ドレインに前記第３のＮチャネル型
ＭＯＳトランジスタのドレインが共通接続された第１の
Ｐチャネル型ＭＯＳトランジスタと、 ゲートに前記第３の電位が印加され、ソースに前記第４
の電位が印加され、ドレインに前記第３のＮチャネル型
ＭＯＳトランジスタのドレインが共通接続された第２の
Ｐチャネル型ＭＯＳトランジスタと、 ゲートに前記第１の放電制御信号が供給され、ソースに
前記第４の電位が印加され、ドレインに前記第３のＮチ
ャネル型ＭＯＳトランジスタのドレインが共通接続さ
れ、共通接続部から前記第２の放電制御信号を出力する
第３のＰチャネル型ＭＯＳトランジスタとを含むことを
特徴とする請求項５記載の放電制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001114471A JP3485314B2 (ja) | 2001-04-12 | 2001-04-12 | 放電制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001114471A JP3485314B2 (ja) | 2001-04-12 | 2001-04-12 | 放電制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002315210A JP2002315210A (ja) | 2002-10-25 |
| JP3485314B2 true JP3485314B2 (ja) | 2004-01-13 |
Family
ID=18965535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001114471A Expired - Fee Related JP3485314B2 (ja) | 2001-04-12 | 2001-04-12 | 放電制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3485314B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021498A (ja) | 2011-07-11 | 2013-01-31 | Toshiba Corp | Ｃｍｏｓ論理集積回路 |
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2001
- 2001-04-12 JP JP2001114471A patent/JP3485314B2/ja not_active Expired - Fee Related
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|---|---|
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