JPH1141090A

JPH1141090A - 信号レベル変換機能付き半導体装置

Info

Publication number: JPH1141090A
Application number: JP9197631A
Authority: JP
Inventors: Hiroo Yamamoto; 裕雄山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-07-23
Filing date: 1997-07-23
Publication date: 1999-02-12

Abstract

(57)【要約】【課題】複数の内部動作電圧を持つ半導体集積回路に
おいて、内部電圧の設定を変えた場合に生じる信号レベ
ル変換回路の出力電流の劣化、出力負荷容量の充放電に
必要な電流量の変化に起因する出力遅延時間特性を改善
する。【解決手段】電圧変換回路と、前記電圧変換回路の変
換出力電圧値を選択する電圧制御回路と、内部電圧駆動
の第１の論理回路と、外部電圧駆動の第２の論理回路
と、前記第１の論理回路と前記第２の論理回路の間の出
力信号を相互に変換する信号レベル変換回路を備え、前
記信号レベル変換回路が、前記電圧制御回路による前記
電圧変換回路の出力電圧値の選択に応じて前記信号レベ
ル変換回路の出力電流を補償して出力負荷容量の充放電
を調整して出力遅延時間特性を改善する。出力電流補償
は出力電流を導通する素子と並列にスイッチング素子を
設け、前記電圧制御回路からの信号に応じてスイッチン
グして調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、少なくとも２つの
電源電圧を持つ半導体集積回路の内部電圧レベルの信号
を外部電圧レベルの信号に変換する信号レベル変換回
路、外部電圧レベルの信号を内部電圧レベルの信号に変
換する信号レベル変換回路、およびそのレイアウト手法
と回路機能ブロック構成に関する。

【０００２】

【従来の技術】マイクロプロセッサなど半導体論理回路
において低消費電力化は重要であり、半導体論理回路の
内部では動作電圧を低く抑えた低電圧レベルで駆動する
論理回路を用いて消費電力の削減を行い、その信号出力
を半導体集積回路外部の信号レベル規格に合わせるため
に内部電圧レベルの信号を外部電圧レベルの信号に変換
し、外部電圧レベルの信号を内部電圧レベルの信号に変
換する信号レベル変換回路が用いられている。

【０００３】まず、従来の一般的な内部電圧レベルの信
号を外部電圧レベルの信号に変換する信号レベル変換回
路を図１６〜図１８を参照しながら説明する。

【０００４】図１６は回路図、図１７は入力波形と出力
波形を示す図、図１８は出力遅延時間特性を表わす図で
ある。

【０００５】この信号レベル変換回路の全体の動作は、
図１６の入力端子(ｉｎ)より、図１７のＶ(ｉｎ)に示す
内部電圧レベルＶＤＤＬを持つ信号が入力すると、出力
端子(ｏｕｔ)から外部電圧レベルＶＤＤＨに変換された
信号が出力されるというものである。なお図１７におい
て、ｔｐＬＨは入力電圧信号が立ち上がってから出力電
圧信号が立ち上がるまでの遅延時間、ｔｐＨＬは入力電
圧信号が立ち下がってから出力電圧信号が立ち下がるま
での遅延時間を表わしている。

【０００６】まず、入力端子(ｉｎ)へ０ＶからＶＤＤＬ
に立ち上がる電圧信号が入力された場合の出力信号を説
明する。入力端子(ｉｎ)へ入力されたＶＤＤＬ電位はＣ
ＭＯＳインバータＩ１に伝達され、ＣＭＯＳインバータ
Ｉ１はロー（０Ｖ）信号を出力する。Ｐ２およびＮ２で
構成されるＣＭＯＳインバータＩ２への入力電圧は０Ｖ
となり、インバータＩ２の出力電圧はＰ２を介してハイ
（ＶＤＤＨ）信号となる。このときＰ１はオンからオフ
へ変化し、インバータＩ２の入力電圧は０Ｖ、出力電圧
はＶＤＤＨの電圧信号となる。次に、入力電圧がＶＤＤ
Ｌの電圧から０Ｖに立ち下がる電圧信号が入力された場
合の出力信号を説明する。この場合、インバータＩ２の
入力ゲート電圧は０ＶからＶＤＤＨの電圧まで徐々に変
化する。これはインバータＩ２の入力反転によりＰ２が
オフ、Ｎ２がオンとなり、インバータＩ２の出力電圧が
ＶＤＤＨから低下し、Ｐ１がオンになりインバータＩ２
の入力電圧をＶＤＤＨまで上昇させる為である。最終的
にはインバータＩ２の出力は０Ｖとなる。

【０００７】以上の動作は、入力信号Ｖ(ｉｎ)の電圧レ
ベル、電源電圧、出力信号Ｖ(ｏｕｔ)の電圧レベルは一
定である事を前提にＭＯＳトランジスタの設計パラメー
タ（ゲート長，ゲート幅）を最適化しており、これによ
り最適な遅延特性を得ている。

【０００８】次に、さらなる低消費電力化を図るため、
低速動作モードを持つ半導体論理回路が提案されてい
る。高速な動作が求められる場合には電源電圧を上げ、
外部からの信号を待っている等の低速動作が許容される
モードでは電源電圧を低下させる手法である。

【０００９】

【発明が解決しようとする課題】しかし、低速動作モー
ドを持つ半導体論理回路では、出力立ち上がり遅延時間
と出力立ち下がり遅延時間が大きくなり、電源電圧ＶＤ
ＤＬを下げる割合を大きくすると回路が動作しなくなる
という問題が生じていた。図１８は通常動作時の電源電
圧ＶＤＤＬを１としてさらに低い割合の電源電圧に落と
した場合の出力立ち上がり遅延時間と出力立ち下がり遅
延時間特性を示す図である。図１８に示すように低速動
作モードの電源電圧ＶＤＤＬの設定電圧を低くするほど
遅延時間が大きくなり、一定範囲を越えると動作しなく
なることがわかる。また立ち上がり遅延時間ｔｐＬＨと
立ち下がり遅延時間ｔｐＨＬで大きく差が生じているこ
とがわかる。この立ち上がり遅延時間ｔｐＬＨ，立ち下
がり遅延時間ｔｐＨＬの値が大きく異なる原因は、Ｎチ
ャネルＭＯＳトランジスタのゲート電圧が入力信号の電
圧レベル（及び電源電圧ＶＤＤＬ）が小さくなることに
よりインバータＩ２の出力端子ｏｕｔの負荷容量、及び
ＰチャネルＭＯＳトランジスタＰ１のゲート容量をディ
スチャージするのに時間がかかる為であった。

【００１０】ここで、電源電圧の変化に対して出力立ち
上がり遅延時間と出力立ち下がり遅延時間特性の劣化の
差を改善した回路がある。この回路を図１９に示す。こ
れは、出力信号の立ち上がり、立ち下がり遅延時間共
に、ＮチャネルＭＯＳトランジスタのドレイン電流特性
が寄与している為に電源電圧の変化に対しての遅延時間
のバランスが同じ程度変化するためである。しかし、こ
の回路は出力立ち上がりと出力立ち下がりで遅延時間劣
化の差が小さくなるが、遅延時間の劣化自体を減少させ
る必要があり、また遅延時間により生じる貫通電流（図
１９のＶＤＤＨ電源からの貫通電流）を削減する必要が
ある。

【００１１】一方、外部電圧レベルの信号を内部電圧レ
ベルの信号へ変換する場合においても、ＰチャネルＭＯ
Ｓトランジスタのゲート電圧の変化によってＰチャネル
ＭＯＳトランジスタのドレイン電流が変化することから
回路遅延時間のバランスが悪くなるという問題がある。
図２０は簡略した回路図、図２１は出力遅延時間特性を
表わす図である。図２１からわかるように、内部電圧Ｖ
ＤＤＬを低い設定に変化させると出力立ち上がり遅延時
間ｔｐＬＨが出力立ち下がり遅延時間ｔｐＨＬより大き
く劣化する。また、内部電圧ＶＤＤＬを高い設定に変化
させると出力立ち下がり遅延時間ｔｐＨＬが出力立ち上
がり遅延時間ｔｐＬＨより大きく劣化する。

【００１２】さらに課題として、半導体プロセスの微細
化に伴って生じるＭＯＳトランジスタの低耐圧化への対
応を考慮する必要がある。半導体プロセスの微細化に伴
い、ＭＯＳトランジスタのゲート電圧の耐圧が低下して
いる為に動作電源電圧を低下させる必要がある。これに
対して半導体集積回路周辺機器の入出力信号電圧レベル
は従来通りであることが要求される。内部電圧レベルの
信号が入力されるＮチャネルＭＯＳトランジスタの大部
分では低耐圧ＭＯＳトランジスタの使用が可能であり、
トランジスタのゲート幅を削減出来すると共に高速動作
が可能となる。しかしながら、外部電圧レベルの信号が
ゲート−ドレイン間にかかるＭＯＳトランジスタについ
て、従来の回路では高耐圧ＭＯＳトランジスタを使用す
る必要があり、これによりドレイン電流特性の劣化、Ｍ
ＯＳトランジスタのゲート幅が大きくなることによる半
導体集積回路素子面積の増大が生じる。ＮチャネルＭＯ
Ｓトランジスタを全て低耐圧ＭＯＳトランジスタとし、
低耐圧ＭＯＳトランジスタのドレインに同じ低耐圧ＭＯ
Ｓトランジスタを直列に配した構成とし、新しく加えた
低耐圧ＭＯＳトランジスタのゲート−ドレイン間電圧を
耐圧上問題の無い電圧となるゲート電圧とする方法によ
り低耐圧トランジスタを使用する方法があるが、耐圧の
問題は解決できるが単純にこの手法を用いた場合には素
子数の増大という問題を解決することはできない。

【００１３】さらに課題として、低消費電力化要求また
は高速化要求によって内部回路の電源電圧設定値の多様
化により、信号レベル変換回路のバリエーションおよび
使われるＭＯＳトランジスタのパラメータ値（ゲート
幅，ゲート長，低耐圧もしくは高耐圧トランジスタ等）
要求を満たすため、用意するセルベースＩＣやゲートア
レイ等のユニットセル種類の増大という問題があった。
半導体集積回路において、内部電源電圧が半導体集積回
路内部システムに依存した電圧であり、出力電圧が半導
体集積回路外部素子のインターフェイス電圧規格で固定
された電圧であり、出力に際して信号レベルを変換する
システムである場合、内部電圧は半導体集積回路設計側
で任意に設定可能である。従来のセルベースＩＣ、ゲー
トアレイ手法では、設計の自由度を確保するため、設定
内部電圧毎に最適な回路特性を持つユニットセルを用意
する必要性から、同じ機能を持つ回路に対しても電源電
圧毎に遅延時間特性を最適化したセルを多数開発するこ
とが必要であった。

【００１４】本発明は、多電源の電圧に対応して回路遅
延特性を最適化することが可能な信号レベル変換回路を
提供すると共に、本発明に最適な回路機能ブロック構成
を提供し、セルベースＩＣ、ゲートアレイのユニットセ
ル数の削減に有効な手段を提供するものである。また、
半導体プロセスの微細化に伴って生じるＭＯＳトランジ
スタの低耐圧化も考慮した回路を提供する。

【００１５】

【課題を解決する手段】上記課題を解決するために本発
明にかかる信号レベル変換回路は、外部電圧を複数設定
された内部電圧値のいずれかに変換して出力する電圧変
換回路と、前記電圧変換回路の変換出力電圧値を選択す
る電圧制御回路と、前記電圧変換回路の変換出力電圧を
電源電圧とする第１の論理回路と、前記外部電圧を電源
電圧とする第２の論理回路と、前記第１の論理回路の出
力信号レベルを前記第２の論理回路入力信号レベルに変
換し、前記第２の論理回路の出力信号レベルを前記第１
の論理回路入力信号レベルに変換する信号レベル変換回
路を備え、前記信号レベル変換回路が、前記電圧制御回
路による前記電圧変換回路の出力電圧値の選択に応じて
前記信号レベル変換回路の出力電流の補償量を調整して
出力遅延時間特性を改善する手段を備えたことを特徴と
する。

【００１６】かかる構成により、動作モードに応じて電
源電圧の設定値を変化させた場合に、電圧制御回路出力
信号を信号レベル変換回路へ入力し、信号レベル変換回
路が入力された信号に応じて出力電流を調整して出力の
遅延時間特性を改善することができる。

【００１７】次に、内部電圧レベルの信号を外部電圧レ
ベルの信号へ変換する回路において、本発明にかかる信
号レベル変換機能付き半導体装置は、前記信号レベル変
換回路が、前記第１の論理回路に対して前記選択された
内部電圧レベルの信号を入出力する第１の回路端子と、
前記第２の論理回路に対して前記外部電圧レベルの信号
を入出力する第２の回路端子と、前記第１の回路端子に
接続され、前記選択された内部電圧を駆動電源電圧とす
る第１のインバータ回路を備えた前記第１の論理回路側
の信号を入出力する内部電圧側回路と、前記内部電圧側
回路との間で信号を伝達し、前記外部電圧を駆動電源電
圧とし、出力立ち上がりの際に前記第２の回路端子の負
荷容量をチャージする第１のスイッチング素子と出力立
ち下がりの際に前記第２の回路端子の負荷容量をディス
チャージする第２のスイッチング素子を含む第２のイン
バータ回路を備えた外部電圧側回路と、前記電圧制御回
路による前記電圧変換回路の出力電圧値の選択に応じて
スイッチングし、前記第２のインバータの第２のスイッ
チング素子と並列に接続された第３のスイッチング素子
を備え、前記第３のスイッチング素子の導通により、前
記第２の回路端子の負荷容量をディスチャージする電流
を補償する電流を流すことが好ましい。

【００１８】かかる構成により、出力負荷容量をディス
チャージするスイッチング素子と並列に備えておいたス
イッチング素子を変換する内部電圧に応じて選択的に動
作させる事により、出力負荷容量をディスチャージする
電流を補償することができ、出力立ち下がり遅延時間の
短縮、バランスを取ることができる。

【００１９】さらに、本発明にかかる信号レベル変換機
能付き半導体装置は、前記第３のスイッチング素子が並
列に複数あり、前記電圧制御回路により選択された内部
電圧値が低くなる程、導通する第３のスイッチング素子
が多くなるようにスイッチングされ、前記第２の回路端
子の負荷容量をディスチャージする電流を補償する電流
が多く流れることが好ましい。

【００２０】かかる構成により、動作モードが複数設定
ある回路においても各設定内部電圧への変化に応じた出
力電流劣化分の補償をすることができ、出力立ち下がり
遅延時間の短縮、バランスを取ることができる。

【００２１】次に、前記外部電圧側回路がさらに前記第
１のスイッチング素子のスイッチング電圧を与える第４
のスイッチング素子を備えている場合、本発明にかかる
信号レベル変換機能付き半導体装置は、さらに、前記電
圧制御回路による前記電圧変換回路の出力電圧値の選択
に応じてスイッチングし、前記第４のスイッチング素子
と並列に接続された第５のスイッチング素子を備え、前
記第５のスイッチング素子の導通により、前記第４のス
イッチング素子による前記第１のスイッチング素子のス
イッチング動作を補償する電流を流すことが好ましい。

【００２２】かかる構成により、出力負荷容量をディス
チャージする電流およびチャージする電流の双方に生じ
る出力遅延時間を均等に改善することができ、出力遅延
時間の短縮、バランスを取ることができる。

【００２３】次に、外部電圧レベルの信号を内部電圧レ
ベルの信号へ変換する回路において、本発明にかかる信
号レベル変換回路は、前記信号レベル変換回路が、前記
第１の論理回路に対して前記選択された内部電圧レベル
の信号を入出力する第１の回路端子と、前記第２の論理
回路に対して前記外部電圧レベルの信号を入出力する第
２の回路端子と、前記第２の回路端子に接続され、前記
外部電圧を駆動電源電圧とする第３のインバータ回路を
備えた前記第２の論理回路側の信号を入出力する外部電
圧側回路２と、前記外部電圧側回路２との間で信号を伝
達し、前記選択された内部電圧を駆動電源電圧とし、出
力立ち上がりの際に前記第１の回路端子の負荷容量をチ
ャージする第６のスイッチング素子と出力立ち下がりの
際に前記第１の回路端子の負荷容量をディスチャージす
る第７のスイッチング素子を含む第４のインバータ回路
を備えた内部電圧側回路２と、前記電圧制御回路による
前記電圧変換回路の出力電圧値の選択に応じてスイッチ
ングし、前記第４のインバータの第６のスイッチング素
子と並列に接続された第８のスイッチング素子を備え、
前記第８のスイッチング素子の導通により、前記第１の
回路端子の負荷容量をチャージする電流を補償する電流
を流すことが好ましい。

【００２４】かかる構成により、出力負荷容量をチャー
ジするスイッチング素子と並列に備えておいたスイッチ
ング素子を変換する内部電圧に応じて選択的に動作させ
る事により、出力負荷容量をチャージする電流を補償す
ることができ、出力立ち上がり遅延時間の短縮、バラン
スを取ることができる。

【００２５】さらに、本発明にかかる信号レベル変換回
路は、前記信号レベル変換回路が、前記第１の論理回路
に対して前記選択された内部電圧レベルの信号を入出力
する第１の回路端子と、前記第２の論理回路に対して前
記外部電圧レベルの信号を入出力する第２の回路端子
と、前記第２の回路端子に接続され、前記外部電圧を駆
動電源電圧とする第３のインバータ回路を備えた前記第
２の論理回路側の信号を入出力する外部電圧側回路２
と、前記外部電圧側回路２との間で信号を伝達し、前記
選択された内部電圧を駆動電源電圧とし、出力立ち上が
りの際に前記第１の回路端子の負荷容量をチャージする
第６のスイッチング素子と出力立ち下がりの際に前記第
１の回路端子の負荷容量をディスチャージする第７のス
イッチング素子を含む第４のインバータ回路を備えた内
部電圧側回路２と、前記電圧制御回路による前記電圧変
換回路の出力電圧値の選択に応じてスイッチングし、前
記第４のインバータの第７のスイッチング素子と並列に
接続された第９のスイッチング素子を備え、前記第９の
スイッチング素子の導通により、前記第１の回路端子の
負荷容量をディスチャージする電流を補償する電流を流
すことが好ましい。

【００２６】かかる構成により、出力負荷容量をディス
チャージするスイッチング素子と並列に備えておいたス
イッチング素子を変換する内部電圧に応じて選択的に動
作させる事により、出力負荷容量をディスチャージする
電流を補償することができ、出力立ち下がり遅延時間の
短縮、バランスを取ることができる。

【００２７】次に、本発明にかかる信号レベル変換機能
付き半導体装置は、前記信号レベル変換回路を構成する
スイッチング素子のうち、前記外部電圧が印可される素
子は前記外部電圧の耐圧を持つスイッチング素子を使用
し、前記外部電圧が印可されない素子は耐圧が低く、ス
イッチング電圧が低電圧で導通電流が大きいスイッチン
グ素子を使用し、前記外部電源側回路の駆動電流をさら
に改善することが好ましい。

【００２８】かかる構成により、素子数を増大すること
なく、低耐圧スイッチング素子を耐圧保護して利用した
回路構成とすることができ、出力負荷容量をチャージ、
ディスチャージする電流の劣化を抑えることができる。

【００２９】次に、本発明にかかる信号レベル変換機能
付き半導体装置は、前記第３のスイッチング素子、前記
第５のスイッチング素子、前記第８のスイッチング素
子、前記第９のスイッチング素子を、少なくとも１つま
たは並列に複数個備え、前記信号レベル変換回路の出力
立ち下がり遅延時間および出力立ち上がり遅延時間を小
さくし、かつ両者の差を小さくするように、前記電圧制
御回路による前記電圧変換回路の出力電圧値の選択に応
じた前記スイッチング素子のスイッチング制御を行うこ
とが好ましい。

【００３０】かかる構成により、内部電圧の設定により
劣化する出力電圧の立ち上がり遅延時間特性、立ち下が
り遅延時間特性を改善し、両者のバランスを保ち、最適
な出力特性を得ることができる。

【００３１】次に、本発明にかかる信号レベル変換機能
付き半導体回路は、前記信号レベル変換回路をユニット
セルとし、さらに前記信号レベル変換回路ユニットセル
の制御端子のうち前記電圧制御回路による内部電圧選択
に対応する制御端子に信号を出力する機能を持つ動作電
圧設定ユニットセルを備え、前記信号レベル変換回路ユ
ニットセルと前記動作電圧設定ユニットセルとの組み合
わせにより、出力遅延時間特性を可変的に設定すること
が好ましい。

【００３２】かかる構成により、本発明にかかる信号レ
ベル変換回路の機能を持つユニットセルと電圧制御用入
力端子の信号電圧を固定する機能のみを持つユニットセ
ルを準備することで信号レベル変換回路全体のユニット
セル数を削減することが可能となる。

【００３３】

【実施の形態】以下に本発明の実施形態について図を用
いて説明する。

【００３４】（実施の形態１）図１および２は請求項１
にかかる信号レベル変換機能付き半導体装置の例を示し
た２種類の回路機能構成図である。

【００３５】図１は半導体装置内部のロジックやメモリ
のブロック間に本発明を適応した場合であり、図２は外
部素子とのインタフェース回路に適応した場合である。

【００３６】本発明の実施形態１にかかる信号レベル変
換回路について図１を参照しながら説明する。本実施形
態１は半導体装置内部のロジックやメモリブロック間に
おいて動作電圧を変換する回路である。

【００３７】図１において、半導体装置外部から入力さ
れた外部電圧ＶＤＤＨは半導体装置内部のロジック・メ
モリー部１へ供給されている。ロジック・メモリー部２
はロジック・メモリー部１に対して動作速度が遅くても
問題のないブロックであり、消費電力低減のために電圧
変換回路により電源電圧ＶＤＤＨを低い電源電圧ＶＤＤ
Ｌに変換してロジック・メモリー部２へ供給する。ここ
で、ロジック・メモリー部１とロジック・メモリー部２
の信号のインタフェースにおいて信号レベル変換回路部
による信号レベルの変換が行われている。

【００３８】通常動作時においてロジック・メモリー部
２には電源電圧としてＶＤＤＬが供給されるが、ロジッ
ク・メモリー部２がさらに動作速度を落としても良い状
態にある場合（低速動作モード）には、電圧制御回路
（パワーマネージメント回路）により電圧変換回路の出
力電圧が制御され、電圧変換回路は通常動作時の変換電
圧ＶＤＤＬより低い内部電圧ＶＤＤＬ１に変換してロジ
ック・メモリー部２に供給する。ここで、内部電圧ＶＤ
ＤＬにより回路遅延時間特性を最適化した設計の信号レ
ベルシフト回路では、内部電圧の設定が変化した場合に
は遅延時間特性の立ち上がり，立ち下がりでバランスが
非常に悪化する。そこで、内部電圧の変化に対して遅延
時間特性のバランスの悪化や遅延時間の増大を改善可能
とした本発明の信号レベル変換回路を使用し、更にその
内部電圧（ＶＤＤＬ）の設定を制御している電圧制御回
路により信号レベル変換回路の遅延時間特性を変更する
構成とする。これにより、信号レベルシフト回路自身に
電源電圧検知回路と信号レベルシフト回路特性制御回路
を設ける事なく、電源電圧の変更に対して遅延時間特性
の悪化を抑えた半導体集積回路が実現可能となる。

【００３９】（実施の形態２）本発明の実施形態２にか
かる信号レベル変換回路について図３〜図５を参照しな
がら説明する。本実施形態２は本発明の請求項２に記載
した信号レベル変換機能付き半導体装置に対応する実施
形態である。図３は信号レベル変換回路の回路図、図４
は入出力信号と電源電圧の変化パターン、図５は横軸に
内部電圧比（通常動作時の電源電圧を１）、縦軸に遅延
時間比（通常動作電圧の遅延時間を１）とした場合の遅
延時間の内部電圧依存性を示した図である。

【００４０】本実施形態２では、図３の回路図に示すよ
うに電圧制御回路を設け、入力端子(ｉｎ)からの入力信
号と前記電圧制御回路からの信号との論理和の否定出力
をＮ３のゲート端子に与える構造になっている。ここで
Ｎ３はＮ２と並列に配置されているのでインバータのト
ランジスタゲート幅を大きくすることによるドレイン電
流量を増加させる働きを持つ。

【００４１】半導体論理回路の動作条件として、外部電
圧ＶＤＤＨを３．３Ｖ、通常動作モードでの第１の内部
電圧ＶＤＤＬ１を２．５Ｖ、低速動作モードでの第２の
内部電圧ＶＤＤＬ２を１．８Ｖとする場合を説明する。
電源電圧ＶＤＤＬの電圧変化比率は約０．７である。

【００４２】図４に示すように、通常動作モードでは内
部電圧はＶＤＤＬであり、入力端子(ｉｎ)に電圧信号レ
ベルＶＤＤＬを持つ入力信号が入力され、出力の電圧信
号レベルはＶＤＤＨである。次に低消費電力動作モード
に入ると、電圧制御回路は電圧変換回路に対してその出
力電圧を１．８Ｖに落とす電圧制御信号ｃｎｔをＨレベ
ルからＬレベルに反転出力する。内部電圧はＶＤＤＬ×
０．７であり、入力端子(ｉｎ)に電圧信号レベルＶＤＤ
Ｌ×０．７を持つ入力信号が入力され、出力の電圧信号
レベルはＶＤＤＨであり、信号レベル変換機能は通常動
作モードと同等に発揮されている。

【００４３】ここで電圧制御信号ｃｎｔのＬレベル出力
と入力端子(ｉｎ)の入力信号とがＮＯＲ回路ＮＯ１に入
力され、ＮＯＲ回路ＮＯ１の出力がＮ３のゲート端子に
入力されている。これによってＮ３が入力信号端子ｉｎ
の入力に応じてＮ２と同時にオン、オフすることとな
り、従来問題であったゲート電圧の低下によるドレイン
電流量の低下に対してトランジスタゲート幅を大きくす
ることによるドレイン電流量の増加によって補うことが
できる。ドレイン電流の補償により出力負荷容量のディ
スチャージをする電流が補償されるので出力遅延時間特
性を改善することができる。

【００４４】以上の効果は図５からわかるように、電圧
変化比率０．７において、従来回路では出力立ち上がり
遅延時間ｔｐＬＨに比べて出力立ち下がり遅延時間ｔｐ
ＨＬは大きくなっているが、一方、本発明にかかる電圧
制御回路による電圧制御およびＮチャネルＭＯＳトラン
ジスタ特性劣化分の補償を行う回路では、出力立ち下が
り遅延時間はｔｐＨＬ(ｃｎｔ：Ｌ)となり、出力立ち上
がり遅延時間ｔｐＬＨと等しくなっており、バランスの
良い遅延時間特性を持つ回路となる。

【００４５】（実施の形態３）本発明の実施形態３にか
かる信号レベル変換回路について図６〜図７を参照しな
がら説明する。本実施形態３は本発明の請求項３に記載
した信号レベル変換回路に対応する実施形態である。図
６は信号レベル変換回路の回路図、図７は図５と同様の
内部電圧比と遅延時間の関係を表わした図である。本実
施形態３は低消費電力動作モードを２段階とする場合に
対応した信号レベル変換回路である。

【００４６】図６からわかるように、実施形態２に比べ
て電圧制御回路の出力がｃｎｔ１とｃｎｔ２の２つとな
り、出力端子(ｏｕｔ)に接続したＮチャネルＭＯＳトラ
ンジスタＮ４とＮＯＲ回路ＮＯ２が新たに追加されてい
る。

【００４７】半導体論理回路の動作条件として、外部電
圧ＶＤＤＨを３．３Ｖ、通常動作モードでの第１の内部
電圧ＶＤＤＬ１を２．５Ｖ、低速動作モードでの第２の
内部電圧ＶＤＤＬ２を２Ｖ、第３の内部電圧ＶＤＤＬ３
を１．８Ｖとする場合を説明する。電源電圧ＶＤＤＬの
電圧変化比率は約０．８および０．７である。図７から
明らかなように、３条件の内部電圧設定値に対して良好
な遅延時間特性となっている。制御入力信号ｃｎｔ１，
ｃｎｔ２の制御は、第１条件の通常動作モードの内部電
圧２．５Ｖに対してはｃｎｔ１−Ｈ，ｃｎｔ２−Ｈによ
り出力負荷はＰチャネルＭＯＳトランジスタＰ２とＮチ
ャネルＭＯＳトランジスタＮ２のみで動作する。第２条
件の内部電圧２Ｖに対してはｃｎｔ１−Ｌ，ｃｎｔ２−
Ｈにより出力負荷をＮチャネルＭＯＳトランジスタＮ３
も加えて動作する。第３条件の内部電圧１．８Ｖではｃ
ｎｔ１−Ｌ，ｃｎｔ２−Ｌとして出力負荷をＮチャネル
ＭＯＳトランジスタＮ４も加えて動作する。このように
ＮチャネルＭＯＳトランジスタＮ２だけではゲート電圧
の低下によって低下するドレイン電流量をそれぞれの動
作モードで最適化して補うことができ、ドレイン電流の
補償により出力負荷容量のディスチャージをする電流が
補償されるので出力遅延時間特性を改善することができ
る。良好な遅延時間特性を得ることができる。

【００４８】（実施の形態４）本発明の実施形態４にか
かる信号レベル変換回路について図８〜図９、図１９を
参照しながら説明する。本実施形態４は本発明の請求項
４に記載した信号レベル変換回路に対応する実施形態で
ある。

【００４９】図１９は電源電圧の変化に対して出力立ち
上がり遅延時間と出力立ち下がり遅延時間特性の劣化の
差を改善した従来の回路である。図１９の信号レベル変
換回路は図１６に示す従来の信号レベル変換回路に比べ
て内部電圧変化に対して出力立ち上がりｔｐＬＨ，立ち
下がりｔｐＨＬ遅延時間の差は小さい。これは、図１９
の回路方式では出力立ち上がり遅延時間ｔｐＬＨではＮ
１において信号電圧レベルの低下によるドレイン電流量
への影響があり、出力立ち下がり遅延時間ｔｐＨＬでは
Ｎ２において信号電圧レベルの低下によるドレイン電流
量への影響があるので回路構成上、遅延の影響が等しく
現れるからである。本方式は遅延時間差が少ないが遅延
時間自体は低減されるわけではない。

【００５０】図８に本実施形態４の信号レベル変換回路
を示す。図８の回路は図１９の従来回路に比べ、Ｎ１の
ドレイン電流量の減少を補うためのＮ３と、Ｎ２のドレ
イン電流量の減少を補うＮ４を付加している。付加した
２つのＮチャネルＭＯＳトランジスタは、低消費電力動
作モードにおいてＮＯＲ回路のｃｎｔ入力がＬとなる
と、ＮＯＲ回路ＮＯ１とインバータＩ３回路により駆動
される。なお、内部電圧が通常動作モードに設定された
場合（ｃｎｔ入力Ｈ）では図８の回路ではＮ３がオンし
たままとなるのでＮチャネルＭＯＳトランジスタＮ５を
挿入する必要がある。

【００５１】この図８の回路の遅延時間特性を図９に示
す。図９より、ＮチャネルＭＯＳトランジスタＮ１およ
びＮ２だけではゲート電圧の低下によって低下するドレ
イン電流量をそれぞれＮ３およびＮ４の働きにより補償
することができ、遅延時間特性がバランス良く改善され
る事が分かる。

【００５２】（実施の形態５）本発明の実施形態５にか
かる信号レベル変換回路について図１０〜図１１を参照
しながら説明する。本実施形態５は本発明の請求項５ま
たは６に記載した信号レベル変換回路に対応する実施形
態である。本実施形態５は外部電圧レベルの入力信号に
対して内部電圧レベルの信号を出力する回路である。

【００５３】図１０に回路構成、図１１に内部電圧の設
定電圧が、通常動作モードＶＤＤＬ、低消費電力動作モ
ードＶＤＤＬ（ｃｎｔ１：Ｌ）、高速動作モードＶＤＤ
Ｌ（ｃｎｔ２：Ｈ）の３条件ある場合の回路遅延時間特
性を示す。内部電圧の設定電圧の３条件のうち、中心の
規格化電圧を１．０として、内部電圧の設定電圧が０．
７５へ変化した場合には、通常のインバータでは出力立
ち上がり時間ｔｐＬＨが大きくなる。これは図１０のＰ
チャネルＭＯＳトランジスタＰ１のゲート−ソース間電
圧が０．７５倍となったためにドレイン電流が低下する
ためである。本実施形態６にかかる信号レベル変換回路
では、図１０の回路において、ｃｎｔ１端子をＬレベル
とするとＰ３がオンとなり、Ｐ２が動作する事でｏｕｔ
端子の負荷容量をチャージするためのドレイン電流が補
償され、立ち上がり遅延時間ｔｐＬＨを改善して立ち下
がり遅延時間ｔｐＨＬと同等の遅延時間とすることがで
きる。

【００５４】これに対して、内部電圧の設定電圧ＶＤＤ
Ｌが１．３へと変化した場合には、通常のインバータで
は出力立ち上がり遅延時間ｔｐＬＨが小さくなり、出力
立ち下がり遅延時間ｔｐＨＬは大きくなる。これは図１
０のＰ１のゲート−ソース間電圧が１．３倍となったた
めにドレイン電流が増してＮチャネルＭＯＳトランジス
タＮ１のドレイン電流が相対的に減少すために出力立ち
上がり遅延時間ｔｐＬＨが小さくなり、更にＰ１のドレ
イン電流が大きくなるためにインバータスイッチング時
の貫通電流が増し、出力立ち下がり遅延時間ｔｐＨＬは
大きくなるためである。本実施形態６にかかる信号レベ
ル変換回路では、図１０の回路においてｃｎｔ２をＨレ
ベルとすることで、Ｎ３がオンとなり、Ｎ２により出力
立ち下がり時のｏｕｔ端子の負荷容量をディスチャージ
するためのドレイン電流が補償され、出力立ち下がり遅
延時間ｔｐＨＬを改善して出力立ち上がり遅延時間ｔｐ
ＬＨと同等の遅延時間とすることができる。

【００５５】（実施の形態６）本発明の実施形態６にか
かる信号レベル変換回路について図１２〜図１３を参照
しながら説明する。本実施形態６は本発明の請求項７に
記載した信号レベル変換回路に対応する実施形態であ
る。本実施形態６は信号レベル変換回路において高耐圧
ＮチャネルＭＯＳトランジスタを使用せずに低耐圧Ｎチ
ャネルＭＯＳトランジスタおよび出力端子(ｏｕｔ)での
インターフェイス電圧対応のための高耐圧ＰチャネルＭ
ＯＳトランジスタを組み合わせて構成したものである。

【００５６】図１２の回路は、図３の回路に対して低耐
圧ＭＯＳトランジスタを適応した場合である。低耐圧Ｍ
ＯＳトランジスタＮ３ＬはＮ４Ｌを保護するために設
け、低耐圧ＭＯＳトランジスタＮ５ＬはＮ２Ｌを保護す
るために設けている。

【００５７】図１３の回路図は図８に対して同様の低耐
圧ＭＯＳトランジスタの適応を行ったものであり、低耐
圧ＮチャネルＭＯＳトランジスタＮ５Ｌ，Ｎ６Ｌ，Ｎ７
Ｌは保護トランジスタとして設けてある。なお高耐圧Ｎ
チャネルＭＯＳトランジスタＮ５はゲート電圧がグラン
ドであるＶＳＳとなることからゲート−ドレイン間電圧
にＶＤＤＨがかかる為に低耐圧ＭＯＳトランジスタとは
していない。

【００５８】なお、図１２の回路図に対して低耐圧Ｎチ
ャネルＭＯＳトランジスタＮ５Ｌの代わりに高耐圧Ｎチ
ャネルＭＯＳトランジスタとしてその高耐圧Ｎチャネル
ＭＯＳトランジスタのゲートをｃｎｔ端子と接続し、Ｎ
ＯＲ回路をＮＡＮＤ回路とした場合でも本効果は実現で
きる。同様に図１３の回路図の低耐圧ＮチャネルＭＯＳ
トランジスタＮ７Ｌを高耐圧ＮチャネルＭＯＳトランジ
スタとして、ゲートをインバータＩ４Ｌと接続し、ＮＯ
Ｒ回路ＮＯ１Ｌの代わりにＮＡＮＤ回路とした場合にも
同様の効果を実現できる。

【００５９】このようにスイッチング電圧が低電圧で導
通電流が大きいスイッチング素子を使用し、前記外部電
源側回路の駆動電流をさらに改善することができる。

【００６０】（実施の形態７）本発明の実施形態７にか
かる信号レベル変換回路について図１４〜図１５を参照
しながら説明する。本実施形態７は本発明の請求項９に
記載した信号レベル変換回路に対応する実施形態であ
る。本実施形態７はユニットセル数を削減するセルベー
スＩＣやゲートアレイ等でのレイアウト手法を利用した
信号レベル変換回路である。

【００６１】上記実施形態１〜６において、内部電圧の
変化に対して良好な遅延時間を実現できる信号レベル変
換回路の回路手法について示した。上記信号レベル変換
回路をユニットセルとして開発し、さらに開発した信号
レベル変換回路ユニットセルの制御端子のうち、設定し
たい内部電圧に対応する制御端子に信号を出力する機能
を持つユニットセルを準備することにより、用意するユ
ニットセル総数を削減することが可能となる。本実施形
態７は信号レベル変換機能付き半導体装置をユニットセ
ル方式で提供し、ユニットセルの組み合わせにより総ユ
ニットセル数を削減するレイアウト手法を利用した回路
である。

【００６２】図１５に示すＩ／Ｏセルにおいて、内部電
圧信号レベルを外部電圧信号レベルに変換する回路は実
施形態４で説明した図８、外部電圧信号レベルを内部電
圧信号レベルは実施形態５で説明した図１０の回路をベ
ースとしている。それぞれの回路の制御端子ｃｎｔを共
通の端子とし、図１４に示すように半導体装置コーナ部
にてＶＩＡもしくは配線層により動作設定電圧による最
適な特性を選択する。本実施形態７では制御端子ｃｎｔ
をＶＤＤＬ（またはＶＤＤＨ）またはＶＳＳのどちらか
を選択して接続することで、ＶＤＤＬ接続であればＶＳ
Ｓ接続に比べ内部電圧が高く設定された場合に最適な特
性を得る回路となり、ＶＳＳ接続では内部電圧が低く設
定された場合に最適な特性を得る回路となる。コーナ部
のレイアウトは設定電圧を選別するユニットセルとし、
コーナセルの選択により電圧設定を可能とする。また、
同機能をＩ／Ｏセル間のボンディングパッドピッチ調整
のために空けているスペース領域に挿入することも可能
である。

【００６３】

【発明の効果】以上説明したように本発明にかかる信号
レベル変換回路により、内部電圧レベルの信号を外部電
圧レベルの信号に変換し、外部電圧レベルの信号を内部
電圧レベルの信号に変換する信号レベル変換回路におい
て、良好かつバランスのとれた出力遅延時間特性を得る
ことができる。また、それらの特性を得るのに必要な半
導体集積回路の機能ブロック構成について素子数の削
減、そしてセルベースＩＣやゲートアレイのユニットセ
ル総数を削減することができる。さらに、低耐圧ＭＯＳ
トランジスタを用い、かつ高速動作が可能である信号レ
ベル変換回路を提供することができ、ドレイン電流特性
の劣化防止、ゲート幅低減による素子面積縮小に効果が
ある。

【図面の簡単な説明】

【図１】内部ロジック間で信号レベルを変換する回路の
機能ブロック構成図

【図２】外部回路との間で信号レベルを変換する回路の
機能ブロック構成図

【図３】実施形態２にかかる信号レベル変換回路の回路
図

【図４】図３の信号レベル変換回路の入力波形及び出力
波形図

【図５】図３の信号レベル変換回路の内部電圧変化に対
する遅延時間特性変化図

【図６】実施形態３にかかる信号レベル変換回路の回路
図

【図７】図６の信号レベル変換回路の内部電圧変化に対
する遅延時間特性変化図

【図８】実施形態４にかかる信号レベル変換回路の回路
図

【図９】図８の信号レベル変換回路の内部電圧変化に対
する遅延時間特性変化図

【図１０】実施形態５にかかる信号レベル変換回路の回
路図

【図１１】図１０の信号レベル変換回路の内部電圧変化
に対する遅延時間特性変化図

【図１２】図３の信号レベル変換回路に低耐圧ＭＯＳト
ランジスタを適応した回路図

【図１３】図８の信号レベル変換回路に低耐圧ＭＯＳト
ランジスタを適応した回路図

【図１４】信号レベル変換回路の半導体集積回路レイア
ウトパターン

【図１５】図１４のＩ／Ｏセルの構成図

【図１６】従来例の信号レベル変換回路の回路図

【図１７】従来例の入力波形と出力波形を示す図

【図１８】従来例の出力立ち上がり遅延時間と出力立ち
下がり遅延時間特性図

【図１９】従来例の信号レベル変換回路の回路図

【図２０】従来例の信号レベル変換回路の回路図

【図２１】図２０の従来回路の内部電圧変化に対する遅
延時間特性変化図

【符号の説明】

ＶＤＤＬ内部電圧ＶＤＤＨ外部電圧ＶＳＳグラウンドｉｎ（ＩＮ）入力端子ｏｕｔ（ＯＵＴ）出力端子ｃｎｔ，ｃｎｔ１，ｃｎｔ２，ｃｎｔＬ電圧制御回路
信号端子Ｉ１〜Ｉ４インバータ回路Ｉ１Ｌ，Ｉ２Ｌ，Ｉ３Ｌ低耐圧ＭＯＳトランジスタ構
成インバータ回路Ｎ１〜Ｎ５ＮチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３ＰチャネルＭＯＳトランジスタＮ１Ｌ〜Ｎ７Ｌ低耐圧ＮチャネルＭＯＳトランジスタＮＯ１，ＮＯ２ＮＯＲ回路ＮＯ１Ｌ低耐圧ＭＯＳトランジスタ構成ＮＯＲ回路

Claims

【特許請求の範囲】

【請求項１】外部電圧を複数設定された内部電圧値の
いずれかに変換して出力する電圧変換回路と、前記電圧
変換回路の変換出力電圧値を選択する電圧制御回路と、
前記電圧変換回路の変換出力電圧を電源電圧とする第１
の論理回路と、前記外部電圧を電源電圧とする第２の論
理回路と、前記第１の論理回路の出力信号レベルを前記
第２の論理回路入力信号レベルに変換し、前記第２の論
理回路の出力信号レベルを前記第１の論理回路入力信号
レベルに変換する信号レベル変換回路を備え、前記信号
レベル変換回路が、前記電圧制御回路による前記電圧変
換回路の出力電圧値の選択に応じて前記信号レベル変換
回路の出力電流の補償量を調整して出力遅延時間特性を
改善する手段を備えたことを特徴とする信号レベル変換
機能付き半導体装置。
【請求項２】前記信号レベル変換回路が、前記第１の
論理回路に対して前記選択された内部電圧レベルの信号
を少なくとも入力できる第１の回路端子と、前記第２の
論理回路に対して前記外部電圧レベルの信号を少なくと
も出力できる第２の回路端子と、前記第１の回路端子に
接続され、前記選択された内部電圧を駆動電源電圧とす
る第１のインバータ回路を備えた前記第１の論理回路側
の信号を少なくとも入力できる内部電圧側回路と、前記
内部電圧側回路との間で信号を伝達し、前記外部電圧を
駆動電源電圧とし、出力立ち上がりの際に前記第２の回
路端子の負荷容量をチャージする第１のスイッチング素
子と出力立ち下がりの際に前記第２の回路端子の負荷容
量をディスチャージする第２のスイッチング素子を含む
第２のインバータ回路を備えた外部電圧側回路と、前記
電圧制御回路による前記電圧変換回路の出力電圧値の選
択に応じてスイッチングし、前記第２のインバータの第
２のスイッチング素子と並列に接続された第３のスイッ
チング素子を備え、前記第３のスイッチング素子の導通
により、前記第２の回路端子の負荷容量をディスチャー
ジする電流を補償する電流を流す請求項１に記載の信号
レベル変換機能付き半導体装置。
【請求項３】前記第３のスイッチング素子が並列に複
数あり、前記電圧制御回路により選択された内部電圧値
が低くなる程、導通する第３のスイッチング素子が多く
なるようにスイッチングされ、前記第２の回路端子の負
荷容量をディスチャージする電流を補償する電流が多く
流れる請求項２に記載の信号レベル変換機能付き半導体
装置。
【請求項４】前記外部電圧側回路がさらに前記第１の
スイッチング素子のスイッチング電圧を与える第４のス
イッチング素子を備えている場合、さらに、前記電圧制
御回路による前記電圧変換回路の出力電圧値の選択に応
じてスイッチングし、前記第４のスイッチング素子と並
列に接続された第５のスイッチング素子を備え、前記第
５のスイッチング素子の導通により、前記第４のスイッ
チング素子による前記第１のスイッチング素子のスイッ
チング動作を補償する電流を流す請求項２または３に記
載の信号レベル変換機能付き半導体装置。
【請求項５】前記信号レベル変換回路が、前記第１の
論理回路に対して前記選択された内部電圧レベルの信号
を少なくとも出力できる第１の回路端子と、前記第２の
論理回路に対して前記外部電圧レベルの信号を少なくと
も入力できる第２の回路端子と、前記第２の回路端子に
接続され、前記外部電圧を駆動電源電圧とする第３のイ
ンバータ回路を備えた前記第２の論理回路側の信号を少
なくとも入力できる外部電圧側回路２と、前記外部電圧
側回路２との間で信号を伝達し、前記選択された内部電
圧を駆動電源電圧とし、出力立ち上がりの際に前記第１
の回路端子の負荷容量をチャージする第６のスイッチン
グ素子と出力立ち下がりの際に前記第１の回路端子の負
荷容量をディスチャージする第７のスイッチング素子を
含む第４のインバータ回路を備えた内部電圧側回路２
と、前記電圧制御回路による前記電圧変換回路の出力電
圧値の選択に応じてスイッチングし、前記第４のインバ
ータの第６のスイッチング素子と並列に接続された第８
のスイッチング素子を備え、前記第８のスイッチング素
子の導通により、前記第１の回路端子の負荷容量をチャ
ージする電流を補償する電流を流す請求項１に記載の信
号レベル変換機能付き半導体装置。
【請求項６】前記信号レベル変換回路が、前記第１の
論理回路に対して前記選択された内部電圧レベルの信号
を少なくとも出力できる第１の回路端子と、前記第２の
論理回路に対して前記外部電圧レベルの信号を少なくと
も入力できる第２の回路端子と、前記第２の回路端子に
接続され、前記外部電圧を駆動電源電圧とする第３のイ
ンバータ回路を備えた前記第２の論理回路側の信号を少
なくとも入力できる外部電圧側回路２と、前記外部電圧
側回路２との間で信号を伝達し、前記選択された内部電
圧を駆動電源電圧とし、出力立ち上がりの際に前記第１
の回路端子の負荷容量をチャージする第６のスイッチン
グ素子と出力立ち下がりの際に前記第１の回路端子の負
荷容量をディスチャージする第７のスイッチング素子を
含む第４のインバータ回路を備えた内部電圧側回路２
と、前記電圧制御回路による前記電圧変換回路の出力電
圧値の選択に応じてスイッチングし、前記第４のインバ
ータの第７のスイッチング素子と並列に接続された第９
のスイッチング素子を備え、前記第９のスイッチング素
子の導通により、前記第１の回路端子の負荷容量をディ
スチャージする電流を補償する電流を流す請求項１に記
載の信号レベル変換機能付き半導体装置。
【請求項７】前記信号レベル変換回路を構成するスイ
ッチング素子のうち、前記外部電圧が印可される素子は
前記外部電圧の耐圧を持つスイッチング素子を使用し、
前記外部電圧が印可されない素子は耐圧が低く、スイッ
チング電圧が低電圧で導通電流が大きいスイッチング素
子を使用し、前記外部電源側回路の駆動電流をさらに改
善した請求項１〜６のいずれか１項に記載の信号レベル
変換機能付き半導体装置。
【請求項８】前記第３のスイッチング素子、前記第５
のスイッチング素子、前記第８のスイッチング素子、前
記第９のスイッチング素子を、少なくとも１つまたは並
列に複数個備え、前記信号レベル変換回路の出力立ち下
がり遅延時間および出力立ち上がり遅延時間を小さく
し、かつ両者の差を小さくするように、前記電圧制御回
路による前記電圧変換回路の出力電圧値の選択に応じた
前記スイッチング素子のスイッチング制御を行う請求項
１〜７のいずれか１項に記載の信号レベル変換機能付き
半導体装置。
【請求項９】前記信号レベル変換回路をユニットセル
とし、さらに前記信号レベル変換回路ユニットセルの制
御端子のうち前記電圧制御回路による内部電圧選択に対
応する制御端子に信号を出力する機能を持つ動作電圧設
定ユニットセルを備え、前記信号レベル変換回路ユニッ
トセルと前記動作電圧設定ユニットセルとの組み合わせ
により、出力遅延時間特性を可変的に設定する請求項１
〜８のいずれか１項に記載の信号レベル変換機能付き半
導体装置。