JP2985564B2 - ダイナミック回路 - Google Patents
ダイナミック回路Info
- Publication number
- JP2985564B2 JP2985564B2 JP8310093A JP8310093A JP2985564B2 JP 2985564 B2 JP2985564 B2 JP 2985564B2 JP 8310093 A JP8310093 A JP 8310093A JP 8310093 A JP8310093 A JP 8310093A JP 2985564 B2 JP2985564 B2 JP 2985564B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- data line
- circuit
- potential
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高速なダイナミック回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】従来、レジスタファイル、ＲＡＭ、ＲＯ
Ｍ、ＰＬＡなど高速動作が必要な大規模回路の構成方法
としてダイナミック回路が用いられてきた。ダイナミッ
ク回路は、所定電位にプリチャージされるデータ線を有
し、データ線と接地線間に設けた評価回路がオンするか
オフするかでデータ線の放電の有無が決定され、それに
よって評価論理の真偽を判定していた。
Ｍ、ＰＬＡなど高速動作が必要な大規模回路の構成方法
としてダイナミック回路が用いられてきた。ダイナミッ
ク回路は、所定電位にプリチャージされるデータ線を有
し、データ線と接地線間に設けた評価回路がオンするか
オフするかでデータ線の放電の有無が決定され、それに
よって評価論理の真偽を判定していた。
【０００３】従来のダイナミック回路の動作を、ＲＡ
Ｍ、ＲＯＭ、ＰＬＡ、レジスタファイルなどで用いられ
てきたデコーダ回路を例に、図８を参照しながら説明す
る。
Ｍ、ＲＯＭ、ＰＬＡ、レジスタファイルなどで用いられ
てきたデコーダ回路を例に、図８を参照しながら説明す
る。
【０００４】図８（ａ）は、ＮＡＮＤ型ダイナミック回
路を用いたデコーダ回路で、８０１はＰチャネルＭＯＳ
ＦＥＴからなるプリチャージ回路、８０２は直列ＭＯＳ
ＦＥＴで構成された評価回路、８１３は論理信号Ａ、
Ｂ、Ｃ、Ｄの入力線、８０３はＮチャネル型ＭＯＳＦＥ
Ｔからなるディスチャージ回路、８０４はインバータ回
路、８１４は出力線、８０５はデータ線８１２の電位を
ラッチするためのＰチャネルＭＯＳＦＥＴである。
路を用いたデコーダ回路で、８０１はＰチャネルＭＯＳ
ＦＥＴからなるプリチャージ回路、８０２は直列ＭＯＳ
ＦＥＴで構成された評価回路、８１３は論理信号Ａ、
Ｂ、Ｃ、Ｄの入力線、８０３はＮチャネル型ＭＯＳＦＥ
Ｔからなるディスチャージ回路、８０４はインバータ回
路、８１４は出力線、８０５はデータ線８１２の電位を
ラッチするためのＰチャネルＭＯＳＦＥＴである。
【０００５】このように構成されたダイナミック回路で
は、プリチャージイネーブル線ＰＨ８１１を低電位（以
下”Ｌ”と略記する）にしたときにプリチャージ期間と
なり、データ線８１２がプリチャージされて高電位（以
下”Ｈ”と略記する）に、また出力線８１４は”Ｌ”に
なる。プリチャージイネーブル線ＰＨ８１１が”Ｈ”に
なると評価期間になり、入力信号Ａ、Ｂ、Ｃ、Ｄの論理
すなわち信号入力線８１３の電位に従って評価回路８０
２に電流パスができるかどうかが決まる。入力信号線８
１３の電位が”Ｈ”、すなわち入力信号の論理Ａ、Ｂ、
Ｃ、Ｄがすべて真の場合、評価回路８０２の評価論理は
真になり、評価回路８０２に電流パスができる。データ
線８１２は放電されて”Ｌ”になり、出力線８１４は”
Ｈ”になる。一方、Ａ、Ｂ、Ｃ、Ｄのいずれかの論理が
偽で信号入力線８１３のいずれかが”Ｌ”の場合、評価
論理が偽となり、評価回路８０２には電流パスができな
いためデータ線８１２は放電されず、出力線８１４は”
Ｌ”のままである。
は、プリチャージイネーブル線ＰＨ８１１を低電位（以
下”Ｌ”と略記する）にしたときにプリチャージ期間と
なり、データ線８１２がプリチャージされて高電位（以
下”Ｈ”と略記する）に、また出力線８１４は”Ｌ”に
なる。プリチャージイネーブル線ＰＨ８１１が”Ｈ”に
なると評価期間になり、入力信号Ａ、Ｂ、Ｃ、Ｄの論理
すなわち信号入力線８１３の電位に従って評価回路８０
２に電流パスができるかどうかが決まる。入力信号線８
１３の電位が”Ｈ”、すなわち入力信号の論理Ａ、Ｂ、
Ｃ、Ｄがすべて真の場合、評価回路８０２の評価論理は
真になり、評価回路８０２に電流パスができる。データ
線８１２は放電されて”Ｌ”になり、出力線８１４は”
Ｈ”になる。一方、Ａ、Ｂ、Ｃ、Ｄのいずれかの論理が
偽で信号入力線８１３のいずれかが”Ｌ”の場合、評価
論理が偽となり、評価回路８０２には電流パスができな
いためデータ線８１２は放電されず、出力線８１４は”
Ｌ”のままである。
【０００６】図８（ｂ）はＮＯＲ型のダイナミック回路
を示したもので、８０６は並列ＭＯＳＦＥＴで構成され
た評価回路、８０７、８０８は評価された結果を正論理
で出力するために設けた出力インバータ回路である。
を示したもので、８０６は並列ＭＯＳＦＥＴで構成され
た評価回路、８０７、８０８は評価された結果を正論理
で出力するために設けた出力インバータ回路である。
【０００７】評価回路８０５には、入力信号Ａ、Ｂ、
Ｃ、Ｄを各々論理反転した信号ＮＡ、ＮＢ、ＮＣ、ＮＤ
の信号線８１５が接続されている。プリチャージ期間で
は、データ線８１２が”Ｈ”、また出力線８１４が”
Ｈ”になっている。ＮＡ、ＮＢ、ＮＣ、ＮＤの論理がす
べて真すなわち入力信号線８１５のすべてが”Ｌ”の場
合、評価回路８０５の評価論理が真となり、評価回路８
０５に電流パスができないためデータ線８１２は放電せ
ず”Ｈ”、出力線８１４も”Ｈ”のままである。ＮＡ、
ＮＢ、ＮＣ、ＮＤのいずれかの論理が偽すなわち入力線
８１５のいずれかが”Ｈ”の場合、評価回路８０５の評
価論理が偽となり、評価回路８０５に電流パスができる
ためデータ線８１２は放電して”Ｌ”、出力線８１４
も”Ｌ”になる。
Ｃ、Ｄを各々論理反転した信号ＮＡ、ＮＢ、ＮＣ、ＮＤ
の信号線８１５が接続されている。プリチャージ期間で
は、データ線８１２が”Ｈ”、また出力線８１４が”
Ｈ”になっている。ＮＡ、ＮＢ、ＮＣ、ＮＤの論理がす
べて真すなわち入力信号線８１５のすべてが”Ｌ”の場
合、評価回路８０５の評価論理が真となり、評価回路８
０５に電流パスができないためデータ線８１２は放電せ
ず”Ｈ”、出力線８１４も”Ｈ”のままである。ＮＡ、
ＮＢ、ＮＣ、ＮＤのいずれかの論理が偽すなわち入力線
８１５のいずれかが”Ｈ”の場合、評価回路８０５の評
価論理が偽となり、評価回路８０５に電流パスができる
ためデータ線８１２は放電して”Ｌ”、出力線８１４
も”Ｌ”になる。
【０００８】
【発明が解決しようとする課題】しかしながら、図８
（ａ）のＮＡＮＤ型ダイナミック回路では、データ線が
直列接続したＭＯＳＦＥＴで放電されるため、論理判定
に要する時間が大きいという問題があった。また、マイ
クロプロセッサなど大規模回路の構成要素としてダイナ
ミック回路が用いられる場合には、大きな負荷容量が出
力線８１４に接続されるときがある。この場合、出力イ
ンバータ８０４の駆動能力の向上のため、インバータ回
路８０４のＭＯＳＦＥＴサイズを大きくする必要がある
が、サイズを大きくした分だけＮＡＮＤ回路の負荷容量
が大きくなり、出力線電位が確定するまでの遅延時間が
さらに大きくなってしまう。
（ａ）のＮＡＮＤ型ダイナミック回路では、データ線が
直列接続したＭＯＳＦＥＴで放電されるため、論理判定
に要する時間が大きいという問題があった。また、マイ
クロプロセッサなど大規模回路の構成要素としてダイナ
ミック回路が用いられる場合には、大きな負荷容量が出
力線８１４に接続されるときがある。この場合、出力イ
ンバータ８０４の駆動能力の向上のため、インバータ回
路８０４のＭＯＳＦＥＴサイズを大きくする必要がある
が、サイズを大きくした分だけＮＡＮＤ回路の負荷容量
が大きくなり、出力線電位が確定するまでの遅延時間が
さらに大きくなってしまう。
【０００９】図８（ｂ）のＮＯＲ型ダイナミック回路で
は、データ線の放電パスを形成するＭＯＳＦＥＴの直列
段数が少なく、かつ複数の放電パスが存在するため高速
であるが、消費電力が大きいという問題点がある。ＮＯ
Ｒ型ダイナミック回路では、評価論理が偽となったとき
にデータ線が”Ｌ”に放電される。ＲＡＭ、ＲＯＭ、Ｐ
ＬＡ、レジスタファイルのデコーダ回路などで複数のＮ
ＯＲ型ダイナミック回路を用いた場合、それらのうち一
つだけが真、他はすべて偽となるため、ほとんど全ての
ダイナミック回路のデータ線が放電／プリチャージを毎
サイクル繰り返すことになり、消費電力が大きくなって
しまう。
は、データ線の放電パスを形成するＭＯＳＦＥＴの直列
段数が少なく、かつ複数の放電パスが存在するため高速
であるが、消費電力が大きいという問題点がある。ＮＯ
Ｒ型ダイナミック回路では、評価論理が偽となったとき
にデータ線が”Ｌ”に放電される。ＲＡＭ、ＲＯＭ、Ｐ
ＬＡ、レジスタファイルのデコーダ回路などで複数のＮ
ＯＲ型ダイナミック回路を用いた場合、それらのうち一
つだけが真、他はすべて偽となるため、ほとんど全ての
ダイナミック回路のデータ線が放電／プリチャージを毎
サイクル繰り返すことになり、消費電力が大きくなって
しまう。
【００１０】この発明の目的は上記課題を解決するもの
であり、高速でかつ低消費電力のダイナミック回路を提
供することである。
であり、高速でかつ低消費電力のダイナミック回路を提
供することである。
【００１１】
【課題を解決するための手段】請求項１記載のダイナミ
ック回路は、所定電位にプリチャージされた第１のデー
タ線および第２のデータ線と、第１のデータ線の電位変
化を検出して電流を供給する電流供給手段と、電流供給
手段の供給電流を基準電流として入力しかつ出力電流端
子を第２のデータ線に接続したカレントミラー回路とを
備えたものである。
ック回路は、所定電位にプリチャージされた第１のデー
タ線および第２のデータ線と、第１のデータ線の電位変
化を検出して電流を供給する電流供給手段と、電流供給
手段の供給電流を基準電流として入力しかつ出力電流端
子を第２のデータ線に接続したカレントミラー回路とを
備えたものである。
【００１２】請求項２記載のダイナミック回路は、所定
電位にプリチャージされた第１のデータ線および第２の
データ線と、第１のデータ線の電位変化を検出して電流
を供給する電流供給手段と、電流供給手段の供給電流を
基準電流として入力しかつ出力電流端子を第２のデータ
線に接続したカレントミラー回路と、ゲート入力線を第
２のデータ線に接続したインバータ回路と、インバータ
回路の出力線の電位に基づいて電流供給手段からカレン
トミラー回路への供給電流量を制御する供給電流量制御
手段とを備えたものである。
電位にプリチャージされた第１のデータ線および第２の
データ線と、第１のデータ線の電位変化を検出して電流
を供給する電流供給手段と、電流供給手段の供給電流を
基準電流として入力しかつ出力電流端子を第２のデータ
線に接続したカレントミラー回路と、ゲート入力線を第
２のデータ線に接続したインバータ回路と、インバータ
回路の出力線の電位に基づいて電流供給手段からカレン
トミラー回路への供給電流量を制御する供給電流量制御
手段とを備えたものである。
【００１３】請求項３記載のダイナミック回路は、所定
電位にプリチャージされた第１のデータ線および第２の
データ線と、第１のデータ線の電位変化を検出して電流
を供給する電流供給手段と、電流供給手段の供給電流を
基準電流として入力しかつ出力電流端子を第２のデータ
線に接続したカレントミラー回路と、第１のデータ線の
電位に基づいて電流供給手段からカレントミラー回路へ
の供給電流量を制御する供給電流量制御手段とを備えた
ものである。
電位にプリチャージされた第１のデータ線および第２の
データ線と、第１のデータ線の電位変化を検出して電流
を供給する電流供給手段と、電流供給手段の供給電流を
基準電流として入力しかつ出力電流端子を第２のデータ
線に接続したカレントミラー回路と、第１のデータ線の
電位に基づいて電流供給手段からカレントミラー回路へ
の供給電流量を制御する供給電流量制御手段とを備えた
ものである。
【００１４】請求項４記載のダイナミック回路は、所定
電位にプリチャージされた第１のデータ線および第２の
データ線と、第１のデータ線の電位変化を検出して電流
を供給する電流供給手段と、電流供給手段の供給電流を
基準電流として入力しかつ出力電流端子を第２のデータ
線に接続したカレントミラー回路と、第２のデータ線の
電位に基づいて電流供給手段からカレントミラー回路へ
の供給電流量を制御する供給電流量制御手段とを備えた
ものである。
電位にプリチャージされた第１のデータ線および第２の
データ線と、第１のデータ線の電位変化を検出して電流
を供給する電流供給手段と、電流供給手段の供給電流を
基準電流として入力しかつ出力電流端子を第２のデータ
線に接続したカレントミラー回路と、第２のデータ線の
電位に基づいて電流供給手段からカレントミラー回路へ
の供給電流量を制御する供給電流量制御手段とを備えた
ものである。
【００１５】請求項５記載のダイナミック回路は、所定
電位にプリチャージされた第１のデータ線および第２の
データ線と、第１のデータ線の電位変化を検出して電流
を供給する電流供給手段と、電流供給手段の供給電流を
基準電流として入力しかつ出力電流端子を第２のデータ
線に接続したカレントミラー回路と、第１のデータ線を
プリチャージするときに、カレントミラー回路の基準電
流の入力線の電位を接地線電位に設定する電位設定手段
とを備えたものである。
電位にプリチャージされた第１のデータ線および第２の
データ線と、第１のデータ線の電位変化を検出して電流
を供給する電流供給手段と、電流供給手段の供給電流を
基準電流として入力しかつ出力電流端子を第２のデータ
線に接続したカレントミラー回路と、第１のデータ線を
プリチャージするときに、カレントミラー回路の基準電
流の入力線の電位を接地線電位に設定する電位設定手段
とを備えたものである。
【００１６】請求項６記載のダイナミック回路は、請求
項１、２、３、４または５記載のカレントミラー回路
を、ドレインとゲートとを基準電流の入力線に接続しか
つソースを接地線に接続した第１のＭＯＳＦＥＴと、ゲ
ートを基準電流の入力線に接続しかつドレインを第２の
データ線に接続しかつソースを接地線に接続した第２の
ＭＯＳＦＥＴとで構成したものである。
項１、２、３、４または５記載のカレントミラー回路
を、ドレインとゲートとを基準電流の入力線に接続しか
つソースを接地線に接続した第１のＭＯＳＦＥＴと、ゲ
ートを基準電流の入力線に接続しかつドレインを第２の
データ線に接続しかつソースを接地線に接続した第２の
ＭＯＳＦＥＴとで構成したものである。
【００１７】請求項７記載のダイナミック回路は、請求
項６記載のダイナミック回路において第１のＭＯＳＦＥ
Ｔと第２のＭＯＳＦＥＴがともにＮチャネルＭＯＳＦＥ
Ｔで構成したものである。
項６記載のダイナミック回路において第１のＭＯＳＦＥ
Ｔと第２のＭＯＳＦＥＴがともにＮチャネルＭＯＳＦＥ
Ｔで構成したものである。
【００１８】請求項８記載のダイナミック回路は、請求
項６記載のダイナミック回路において第１のＭＯＳＦＥ
Ｔと第２のＭＯＳＦＥＴがともにＰチャネルＭＯＳＦＥ
Ｔで構成したものである。
項６記載のダイナミック回路において第１のＭＯＳＦＥ
Ｔと第２のＭＯＳＦＥＴがともにＰチャネルＭＯＳＦＥ
Ｔで構成したものである。
【００１９】請求項９記載のダイナミック回路は、請求
項１、２、３、４または５記載のカレントミラー回路
を、コレクタとベースとを基準電流の入力線に接続しか
つエミッタを接地線に接続した第１のＮＰＮ型トランジ
スタと、ベースを基準電流の入力線に接続しかつコレク
タを第２のデータ線に接続しかつエミッタを接地線に接
続した第２のＮＰＮ型トランジスタとで構成したもので
ある。
項１、２、３、４または５記載のカレントミラー回路
を、コレクタとベースとを基準電流の入力線に接続しか
つエミッタを接地線に接続した第１のＮＰＮ型トランジ
スタと、ベースを基準電流の入力線に接続しかつコレク
タを第２のデータ線に接続しかつエミッタを接地線に接
続した第２のＮＰＮ型トランジスタとで構成したもので
ある。
【００２０】請求項１０記載のダイナミック回路は、請
求項１、２、３、４、５、６、７、８または９記載のダ
イナミック回路において、電流供給手段が、ゲートを第
１のデータ線に接続しかつソースを電源線に接続したＰ
チャネルＭＯＳＦＥＴからなり、このＰチャネルＭＯＳ
ＦＥＴのドレイン電流を電流供給手段の供給電流とする
ものである。
求項１、２、３、４、５、６、７、８または９記載のダ
イナミック回路において、電流供給手段が、ゲートを第
１のデータ線に接続しかつソースを電源線に接続したＰ
チャネルＭＯＳＦＥＴからなり、このＰチャネルＭＯＳ
ＦＥＴのドレイン電流を電流供給手段の供給電流とする
ものである。
【００２１】
【作用】請求項１記載の構成によれば、電流供給手段に
より、第１のデータ線の電位変化を電流供給手段の供給
電流の有無として検出し、この供給電流をカレントミラ
ー回路の基準電流とする。そして、この基準電流によっ
て流れたカレントミラー回路の単体ＭＯＳＦＥＴの出力
電流を第２のデータ線の放電に使用するため、出力時間
の短縮化が実現できる。
より、第１のデータ線の電位変化を電流供給手段の供給
電流の有無として検出し、この供給電流をカレントミラ
ー回路の基準電流とする。そして、この基準電流によっ
て流れたカレントミラー回路の単体ＭＯＳＦＥＴの出力
電流を第２のデータ線の放電に使用するため、出力時間
の短縮化が実現できる。
【００２２】また、請求項２記載の構成によれば、供給
電流量制御手段により、インバータ回路の出力線電位に
基づいて電流供給手段からカレントミラー回路への供給
電流量を制御し、インバータ回路の出力線の電位確定後
は、電流供給手段からカレントミラー回路への電流供給
路を遮断する。したがって、カレントミラー回路に流れ
る直流電流を削減することができる。
電流量制御手段により、インバータ回路の出力線電位に
基づいて電流供給手段からカレントミラー回路への供給
電流量を制御し、インバータ回路の出力線の電位確定後
は、電流供給手段からカレントミラー回路への電流供給
路を遮断する。したがって、カレントミラー回路に流れ
る直流電流を削減することができる。
【００２３】さらに、請求項３記載の構成によれば、供
給電流量制御手段により、第１のデータ線の出力線電位
に基づいて電流供給手段からカレントミラー回路への供
給電流量を制御し、第１のデータ線の電位確定後は、電
流供給手段からカレントミラー回路への電流供給路を遮
断する。したがって、カレントミラー回路に流れる直流
電流を削減することができる。
給電流量制御手段により、第１のデータ線の出力線電位
に基づいて電流供給手段からカレントミラー回路への供
給電流量を制御し、第１のデータ線の電位確定後は、電
流供給手段からカレントミラー回路への電流供給路を遮
断する。したがって、カレントミラー回路に流れる直流
電流を削減することができる。
【００２４】また、請求項４記載の構成によれば、供給
電流量制御手段により、第２のデータ線の出力線電位に
基づいて電流供給手段からカレントミラー回路への供給
電流量を制御し、第２のデータ線の電位確定後は、電流
供給手段からカレントミラー回路への電流供給路を遮断
する。したがって、カレントミラー回路に流れる直流電
流を削減することができる。
電流量制御手段により、第２のデータ線の出力線電位に
基づいて電流供給手段からカレントミラー回路への供給
電流量を制御し、第２のデータ線の電位確定後は、電流
供給手段からカレントミラー回路への電流供給路を遮断
する。したがって、カレントミラー回路に流れる直流電
流を削減することができる。
【００２５】さらに、請求項５記載の構成によれば、電
位設定手段により、カレントミラー回路の基準電流の入
力線の電位を接地線電位に設定することで、第１のデー
タ線のプリチャージ時にはカレントミラー回路を第１の
データ線から切り放した状態にする。したがって、デー
タ線の電位安定とプリチャージ時間の短縮が実現でき
る。
位設定手段により、カレントミラー回路の基準電流の入
力線の電位を接地線電位に設定することで、第１のデー
タ線のプリチャージ時にはカレントミラー回路を第１の
データ線から切り放した状態にする。したがって、デー
タ線の電位安定とプリチャージ時間の短縮が実現でき
る。
【００２６】また、請求項６記載の構成によれば、請求
項１、２、３、４または５記載の構成において、カレン
トミラー回路をＭＯＳＦＥＴで構成するため、製造容易
でかつ安い価格で高速かつ低消費電力なダイナミック回
路を実現することができる。
項１、２、３、４または５記載の構成において、カレン
トミラー回路をＭＯＳＦＥＴで構成するため、製造容易
でかつ安い価格で高速かつ低消費電力なダイナミック回
路を実現することができる。
【００２７】さらに、請求項９記載の構成によれば、請
求項１、２、３、４または５記載の構成において、カレ
ントミラー回路を高い相互コンダクタンスを有し、かつ
駆動能力の高い第１のＮＰＮ型トランジスタと、第２の
ＮＰＮ型トランジスタとで構成するため、電流供給手段
の供給電流の有無を検知して第２のデータ線をより高速
に放電させることができる。
求項１、２、３、４または５記載の構成において、カレ
ントミラー回路を高い相互コンダクタンスを有し、かつ
駆動能力の高い第１のＮＰＮ型トランジスタと、第２の
ＮＰＮ型トランジスタとで構成するため、電流供給手段
の供給電流の有無を検知して第２のデータ線をより高速
に放電させることができる。
【００２８】
（実施例１）図１は、この発明の第１の実施例であるダ
イナミック回路の要部構成を示す回路図である。なお、
図１にはＲＡＭ、ＲＯＭ、ＰＬＡ、レジスタファイルな
どに用いられるデコーダ回路を示している。
イナミック回路の要部構成を示す回路図である。なお、
図１にはＲＡＭ、ＲＯＭ、ＰＬＡ、レジスタファイルな
どに用いられるデコーダ回路を示している。
【００２９】図１において、１０１はＰチャネルＭＯＳ
ＦＥＴからなるプリチャージ回路で、プリチャージイネ
ーブル線ＰＨ１２１の電位が”Ｌ”の場合にプリチャー
ジ期間となり、第１のデータ線１２２の電位を”Ｈ”に
プリチャージする。１０２は直列接続のＭＯＳＦＥＴで
構成されたＮＡＮＤ型の評価回路である。プリチャージ
イネーブル線ＰＨ１２１の電位が”Ｈ”になり評価期間
に入ると、入力信号Ａ、Ｂ、Ｃ、Ｄがすべて真、すなわ
ち入力線１２３の電位がすべて”Ｈ”の場合、評価回路
１０２に電流パスができる。
ＦＥＴからなるプリチャージ回路で、プリチャージイネ
ーブル線ＰＨ１２１の電位が”Ｌ”の場合にプリチャー
ジ期間となり、第１のデータ線１２２の電位を”Ｈ”に
プリチャージする。１０２は直列接続のＭＯＳＦＥＴで
構成されたＮＡＮＤ型の評価回路である。プリチャージ
イネーブル線ＰＨ１２１の電位が”Ｈ”になり評価期間
に入ると、入力信号Ａ、Ｂ、Ｃ、Ｄがすべて真、すなわ
ち入力線１２３の電位がすべて”Ｈ”の場合、評価回路
１０２に電流パスができる。
【００３０】１０４は高速なダイナミック回路の主要構
成要素で、以下のもので構成される。１０５はＰチャネ
ルＭＯＳＦＥＴからなるプリチャージ回路で、プリチャ
ージイネーブル線ＰＨ１２１の電位が”Ｌ”の場合に第
２のデータ線１２４の電位を”Ｈ”にプリチャージす
る。１０６は電流供給手段となるＰチャネルＭＯＳＦＥ
Ｔであり、ゲートに接続した第１のデータ線電位Ｖｄ１
が（数１）に示す値になるとドレイン電流を流し、これ
により第１のデータ線１２２の電位を検出するものであ
る。ただし、ＶＤＤは電源電位、ＶｔｐはＰチャネルＭ
ＯＳＦＥＴ１０６のしきい値電圧である。
成要素で、以下のもので構成される。１０５はＰチャネ
ルＭＯＳＦＥＴからなるプリチャージ回路で、プリチャ
ージイネーブル線ＰＨ１２１の電位が”Ｌ”の場合に第
２のデータ線１２４の電位を”Ｈ”にプリチャージす
る。１０６は電流供給手段となるＰチャネルＭＯＳＦＥ
Ｔであり、ゲートに接続した第１のデータ線電位Ｖｄ１
が（数１）に示す値になるとドレイン電流を流し、これ
により第１のデータ線１２２の電位を検出するものであ
る。ただし、ＶＤＤは電源電位、ＶｔｐはＰチャネルＭ
ＯＳＦＥＴ１０６のしきい値電圧である。
【００３１】
【数１】
【００３２】１０７、１０８はカレントミラー回路１３
０を構成するＮチャネルＭＯＳＦＥＴである。Ｎチャネ
ルＭＯＳＦＥＴ１０７のゲートとドレインは基準電流入
力端子１３１となり、これはＰチャネルＭＯＳＦＥＴ１
０６のドレインに接続される。またＮチャネルＭＯＳＦ
ＥＴ１０７のソースは接地線に接続される。Ｎチャネル
ＭＯＳＦＥＴ１０８のドレインは出力電流端子１３２と
なり、これは第２のデータ線１２４に接続される。ま
た、ＮチャネルＭＯＳＦＥＴ１０８のゲートは基準電流
入力端子１３１に接続され、ソースは接地線に接続され
る。
０を構成するＮチャネルＭＯＳＦＥＴである。Ｎチャネ
ルＭＯＳＦＥＴ１０７のゲートとドレインは基準電流入
力端子１３１となり、これはＰチャネルＭＯＳＦＥＴ１
０６のドレインに接続される。またＮチャネルＭＯＳＦ
ＥＴ１０７のソースは接地線に接続される。Ｎチャネル
ＭＯＳＦＥＴ１０８のドレインは出力電流端子１３２と
なり、これは第２のデータ線１２４に接続される。ま
た、ＮチャネルＭＯＳＦＥＴ１０８のゲートは基準電流
入力端子１３１に接続され、ソースは接地線に接続され
る。
【００３３】１０９は第２のデータ線１２４の電位を論
理反転するインバータ回路、１２５はインバータ回路１
０９の出力線である。１１０、１１１は、それぞれ第１
のデータ線、第２のデータ線が”Ｈ”の場合にラッチす
るためのＰチャネルＭＯＳＦＥＴである。
理反転するインバータ回路、１２５はインバータ回路１
０９の出力線である。１１０、１１１は、それぞれ第１
のデータ線、第２のデータ線が”Ｈ”の場合にラッチす
るためのＰチャネルＭＯＳＦＥＴである。
【００３４】図１のダイナミック回路の動作を、図２に
示した動作タイミング図を参照しながら説明する。図２
において、図１に示した回路の各信号に対応した電位波
形には、各信号線と同一番号を記してある。また比較の
ため、図８（ａ）に示した従来例の確信号線の電位波形
を破線で示してある。
示した動作タイミング図を参照しながら説明する。図２
において、図１に示した回路の各信号に対応した電位波
形には、各信号線と同一番号を記してある。また比較の
ため、図８（ａ）に示した従来例の確信号線の電位波形
を破線で示してある。
【００３５】本実施例のダイナミック回路は、評価期間
に次のように動作する。 １）評価開始期間 先ず第１のデータ線の電位Ｖｄ１が（数２）に示した範
囲の期間は、評価回路１０２の評価開始期間であり、次
のように動作する。
に次のように動作する。 １）評価開始期間 先ず第１のデータ線の電位Ｖｄ１が（数２）に示した範
囲の期間は、評価回路１０２の評価開始期間であり、次
のように動作する。
【００３６】
【数２】
【００３７】図２に示すように、プリチャージイネーブ
ル線１２１が”Ｈ”に変化すると、評価回路１０２の論
理判定結果に基づいて、第１のデータ線１２２の電位が
決定される。評価回路１０２の判定論理が真の場合、評
価回路１０２に電流パスができ、第１のデータ線１２２
の電位は”Ｌ”に引き落とされ始める。プリチャージイ
ネーブル線１２１が”Ｈ”となってから第１のビット線
１２２の電位Ｖｄ１がＰチャネルＭＯＳＦＥＴ１０６の
しきい値電圧まで変化するまでの遅延時間はＴｄ１であ
る。
ル線１２１が”Ｈ”に変化すると、評価回路１０２の論
理判定結果に基づいて、第１のデータ線１２２の電位が
決定される。評価回路１０２の判定論理が真の場合、評
価回路１０２に電流パスができ、第１のデータ線１２２
の電位は”Ｌ”に引き落とされ始める。プリチャージイ
ネーブル線１２１が”Ｈ”となってから第１のビット線
１２２の電位Ｖｄ１がＰチャネルＭＯＳＦＥＴ１０６の
しきい値電圧まで変化するまでの遅延時間はＴｄ１であ
る。
【００３８】評価回路１０２の判定論理が偽の場合、評
価回路１０２には電流パスができないため、第１のデー
タ線１２２の電位はプリチャージ電位のままである。 ２）カレントミラー回路動作期間 次に第１のデータ線の電位Ｖｄ１が（数３）に示した範
囲の期間は、次のように動作する。ただし、ＶＳＳは接
地線電位である。
価回路１０２には電流パスができないため、第１のデー
タ線１２２の電位はプリチャージ電位のままである。 ２）カレントミラー回路動作期間 次に第１のデータ線の電位Ｖｄ１が（数３）に示した範
囲の期間は、次のように動作する。ただし、ＶＳＳは接
地線電位である。
【００３９】
【数３】
【００４０】第１のデータ線１２２の電位Ｖｄ１がＶＤ
ＤーＶｔｐ以下になると、ＰチャネルＭＯＳＦＥＴ１０
６がオン状態となり、ドレイン電流が流れる。このドレ
イン電流はカレントミラー回路１３０の基準電流入力端
子１３１すなわちＮチャネルＭＯＳＦＥＴ１０７のドレ
インに入力される基準電流となり、この基準電流に誘起
される出力電流が出力電流端子１３２すなわちＮチャネ
ルＭＯＳＦＥＴ１０８のドレインに流れる。出力電流端
子１３２は第２のデータ線１２４に接続されているた
め、第２のデータ線１２４は単体のＮチャネルＭＯＳＦ
ＥＴ１０８で高速に放電される。また、第１のデータ線
１２２とインバータ回路１０９のゲートとを分離できる
ことから、第１のデータ線１２２の負荷容量が軽減さ
れ、評価回路１０２の放電の高速化が実現できる。第１
のデータ線１２２がＰチャネルＭＯＳＦＥＴ１０６のし
きい値電圧を超えてから遅延時間Ｔｄ２後、第２のビッ
ト線１２４の電位はインバータ回路１０９の論理しきい
値を超える。さらに、インバータ回路１０９の遅延時間
Ｔｉｖ後に出力線１２５の電位が確定する。
ＤーＶｔｐ以下になると、ＰチャネルＭＯＳＦＥＴ１０
６がオン状態となり、ドレイン電流が流れる。このドレ
イン電流はカレントミラー回路１３０の基準電流入力端
子１３１すなわちＮチャネルＭＯＳＦＥＴ１０７のドレ
インに入力される基準電流となり、この基準電流に誘起
される出力電流が出力電流端子１３２すなわちＮチャネ
ルＭＯＳＦＥＴ１０８のドレインに流れる。出力電流端
子１３２は第２のデータ線１２４に接続されているた
め、第２のデータ線１２４は単体のＮチャネルＭＯＳＦ
ＥＴ１０８で高速に放電される。また、第１のデータ線
１２２とインバータ回路１０９のゲートとを分離できる
ことから、第１のデータ線１２２の負荷容量が軽減さ
れ、評価回路１０２の放電の高速化が実現できる。第１
のデータ線１２２がＰチャネルＭＯＳＦＥＴ１０６のし
きい値電圧を超えてから遅延時間Ｔｄ２後、第２のビッ
ト線１２４の電位はインバータ回路１０９の論理しきい
値を超える。さらに、インバータ回路１０９の遅延時間
Ｔｉｖ後に出力線１２５の電位が確定する。
【００４１】以上のように動作することから、ダイナミ
ック回路の出力遅延時間Ｔｓｎは、遅延時間Ｔｄ１、Ｔ
ｄ２、Ｔｉｖを加えた時間になる。
ック回路の出力遅延時間Ｔｓｎは、遅延時間Ｔｄ１、Ｔ
ｄ２、Ｔｉｖを加えた時間になる。
【００４２】一方、図８（ａ）に示した従来のダイナミ
ック回路では、データ線８１２の放電は評価回路８０２
を構成する直列接続のＭＯＳＦＥＴで行なわれ、かつイ
ンバータ回路８０４も接続されているため、図２の破線
８１２で示すように放電時間が遅くなる。プリチャージ
イネーブル線８１１が”Ｈ”になってから遅延時間遅ｔ
ｄｐ（遅延時間Ｔｄ１＋Ｔｄ２よりも大きい。）後にデ
ータ線８１２の電位がインバータ回路８０４の論理しき
い値電圧まで変化し、さらにインバータ回路８０４の遅
延時間ｔｉｖｐ後に出力線８１４の電位が確定する。ダ
イナミック回路の出力遅延時間はｔｓｐは遅延時間ｔｄ
ｐとｔｉｖｐを加えた時間となり、Ｔｓｎよりも大きく
なる。
ック回路では、データ線８１２の放電は評価回路８０２
を構成する直列接続のＭＯＳＦＥＴで行なわれ、かつイ
ンバータ回路８０４も接続されているため、図２の破線
８１２で示すように放電時間が遅くなる。プリチャージ
イネーブル線８１１が”Ｈ”になってから遅延時間遅ｔ
ｄｐ（遅延時間Ｔｄ１＋Ｔｄ２よりも大きい。）後にデ
ータ線８１２の電位がインバータ回路８０４の論理しき
い値電圧まで変化し、さらにインバータ回路８０４の遅
延時間ｔｉｖｐ後に出力線８１４の電位が確定する。ダ
イナミック回路の出力遅延時間はｔｓｐは遅延時間ｔｄ
ｐとｔｉｖｐを加えた時間となり、Ｔｓｎよりも大きく
なる。
【００４３】このダイナミック回路を、ＲＡＭ、ＲＯＭ
のデコーダ回路などの用途で複数個用いた場合を考え
る。遅延時間に関しては、出力インバータ回路が接続さ
れたデータ線を単体ＭＯＳＦＥＴで放電するため、ＮＯ
Ｒ型ダイナミック回路と同様に高速性という特長を有す
る。一方消費電力に関しては、ＮＯＲ型ダイナミック回
路に比べて、大幅に消費電力を削減することができる。
なぜならば、本実施例のように論理回路をＮＡＮＤ型で
構成すれば、複数の評価論理の中で真になるものは一つ
であり、データ線の放電／プリチャージが繰り返される
ダイナミック回路は一つだけである。一方、ＮＯＲ型ダ
イナミック回路は、従来の技術の説明で述べたように、
ほとんど全てのダイナミック回路でデータ線の放電／プ
リチャージが繰り返され、消費電力は非常に大きくなっ
てしまう。従って、本発明で示したダイナミック回路
は、ＮＡＮＤ型ダイナミック回路の低消費電力という特
長と、ＮＯＲ型ダイナミック回路の高速性という特長を
兼ね備えている。
のデコーダ回路などの用途で複数個用いた場合を考え
る。遅延時間に関しては、出力インバータ回路が接続さ
れたデータ線を単体ＭＯＳＦＥＴで放電するため、ＮＯ
Ｒ型ダイナミック回路と同様に高速性という特長を有す
る。一方消費電力に関しては、ＮＯＲ型ダイナミック回
路に比べて、大幅に消費電力を削減することができる。
なぜならば、本実施例のように論理回路をＮＡＮＤ型で
構成すれば、複数の評価論理の中で真になるものは一つ
であり、データ線の放電／プリチャージが繰り返される
ダイナミック回路は一つだけである。一方、ＮＯＲ型ダ
イナミック回路は、従来の技術の説明で述べたように、
ほとんど全てのダイナミック回路でデータ線の放電／プ
リチャージが繰り返され、消費電力は非常に大きくなっ
てしまう。従って、本発明で示したダイナミック回路
は、ＮＡＮＤ型ダイナミック回路の低消費電力という特
長と、ＮＯＲ型ダイナミック回路の高速性という特長を
兼ね備えている。
【００４４】このように第１の実施例によれば、評価回
路１０２が接続された第１のデータ線１２２とインバー
タ回路１０９が接続された第２のデータ線１２４とを分
離することにより、評価回路１０２の負荷容量を軽くす
ることができる。さらに、従来の直列接続のＭＯＳＦＥ
Ｔによるデータ線の放電とは異なり、カレントミラー回
路を構成する単体ＭＯＳＳＦＥＴで第２のデータ線を放
電するため、ダイナミック回路の遅延時間を短縮するこ
とができる。したがって、ＮＡＮＤ型ダイナミック回路
の低消費電力という特長と、ＮＯＲ型ダイナミック回路
の高速放電という特長を兼ね備えており、高速かつ低消
費電力のダイナミック回路が実現できる。
路１０２が接続された第１のデータ線１２２とインバー
タ回路１０９が接続された第２のデータ線１２４とを分
離することにより、評価回路１０２の負荷容量を軽くす
ることができる。さらに、従来の直列接続のＭＯＳＦＥ
Ｔによるデータ線の放電とは異なり、カレントミラー回
路を構成する単体ＭＯＳＳＦＥＴで第２のデータ線を放
電するため、ダイナミック回路の遅延時間を短縮するこ
とができる。したがって、ＮＡＮＤ型ダイナミック回路
の低消費電力という特長と、ＮＯＲ型ダイナミック回路
の高速放電という特長を兼ね備えており、高速かつ低消
費電力のダイナミック回路が実現できる。
【００４５】なお、第１の実施例ではカレントミラー回
路１３０の構成にＮチャネルＭＯＳＦＥＴ１０７、１０
８を用いたが、ＰチャネルＭＯＳＦＥＴを用いても同様
の効果が得られる。
路１３０の構成にＮチャネルＭＯＳＦＥＴ１０７、１０
８を用いたが、ＰチャネルＭＯＳＦＥＴを用いても同様
の効果が得られる。
【００４６】（実施例２）図３は、本発明の第２の実施
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
【００４７】図３（ａ）および（ｂ）において、３０
１、３０２は高速かつ低消費電力な高速ダイナミック回
路を実現する主要構成要素である。ＰチャネルＭＯＳＦ
ＥＴ３１１および３１２を設け、インバータ回路１０９
の出力線１２５の電位に従って、電流供給手段となるＰ
チャネルＭＯＳＦＥＴ１０６からカレントミラー回路１
３０に流れる供給電流の量を制御している。
１、３０２は高速かつ低消費電力な高速ダイナミック回
路を実現する主要構成要素である。ＰチャネルＭＯＳＦ
ＥＴ３１１および３１２を設け、インバータ回路１０９
の出力線１２５の電位に従って、電流供給手段となるＰ
チャネルＭＯＳＦＥＴ１０６からカレントミラー回路１
３０に流れる供給電流の量を制御している。
【００４８】図３（ａ）に示すダイナミック回路におい
て、ＰチャネルＭＯＳＦＥＴ３１１は、ゲートを出力線
１２５に接続し、ソースをＰチャネルＭＯＳＦＥＴ１０
６のドレインに接続し、ドレインをカレントミラー回路
１３０の基準電流入力線１３１に接続したものである。
て、ＰチャネルＭＯＳＦＥＴ３１１は、ゲートを出力線
１２５に接続し、ソースをＰチャネルＭＯＳＦＥＴ１０
６のドレインに接続し、ドレインをカレントミラー回路
１３０の基準電流入力線１３１に接続したものである。
【００４９】このように構成したダイナミック回路で
は、第２のデータ線１２４がプリチャージされて出力線
１２５が”Ｌ”のとき、ＰチャネルＭＯＳＦＥＴ３１１
は導通可能な状態になる。第１のデータ線１２２の電位
低下に伴ってＰチャネルＭＯＳＦＥＴ１０６、３１１か
らカレントミラー回路１３０の基準電流入力端子１３１
へ電流が流れ、出力電流端子１３２に誘起された出力電
流すなわちＮチャネルＭＯＳＦＥＴ１０８のドレイン電
流により第２のデータ線１２４が放電される。そして、
出力線１２５が”Ｈ”になると、ＰチャネルＭＯＳＦＥ
Ｔ３１１がオフ状態となるため、電流供給手段であるＰ
チャネルＭＯＳＦＥＴ１０６とＮチャネルＭＯＳＦＥＴ
１０７間に存在した直流電流パスがなくなり、カレント
ミラー回路１３０に直流電流が流れなくなる。
は、第２のデータ線１２４がプリチャージされて出力線
１２５が”Ｌ”のとき、ＰチャネルＭＯＳＦＥＴ３１１
は導通可能な状態になる。第１のデータ線１２２の電位
低下に伴ってＰチャネルＭＯＳＦＥＴ１０６、３１１か
らカレントミラー回路１３０の基準電流入力端子１３１
へ電流が流れ、出力電流端子１３２に誘起された出力電
流すなわちＮチャネルＭＯＳＦＥＴ１０８のドレイン電
流により第２のデータ線１２４が放電される。そして、
出力線１２５が”Ｈ”になると、ＰチャネルＭＯＳＦＥ
Ｔ３１１がオフ状態となるため、電流供給手段であるＰ
チャネルＭＯＳＦＥＴ１０６とＮチャネルＭＯＳＦＥＴ
１０７間に存在した直流電流パスがなくなり、カレント
ミラー回路１３０に直流電流が流れなくなる。
【００５０】また、図３（ｂ）に示すダイナミック回路
において、ＰチャネルＭＯＳＦＥＴ３１２は、ゲートを
出力線１２５に接続し、ソースをカレントミラー回路を
構成するＮチャネルＭＯＳＦＥＴ１０７のソースに接続
し、ドレインを接地線に接続したものである。
において、ＰチャネルＭＯＳＦＥＴ３１２は、ゲートを
出力線１２５に接続し、ソースをカレントミラー回路を
構成するＮチャネルＭＯＳＦＥＴ１０７のソースに接続
し、ドレインを接地線に接続したものである。
【００５１】このように構成したダイナミック回路で
は、第２のデータ線１２４がプリチャージされて出力線
１２５が”Ｌ”のとき、ＰチャネルＭＯＳＦＥＴ３１２
は導通可能な状態になる。第１のデータ線１２２の電位
低下に伴ってＰチャネルＭＯＳＦＥＴ１０６からカレン
トミラー回路１３０へ基準電流が流れ、誘起された出力
電流すなわちＮチャネルＭＯＳＦＥＴ１０８のドレイン
電流により第２のデータ線１２４が放電される。そし
て、出力線１２５が”Ｈ”になると、ＰチャネルＭＯＳ
ＦＥＴ３１２がオフ状態となるため、電流供給手段であ
るＰチャネルＭＯＳＦＥＴ１０６とカレントミラー回路
のＮチャネルＭＯＳＦＥＴ１０７間に存在した直流電流
パスがなくなり、カレントミラー回路１３０に直流電流
が流れなくなる。
は、第２のデータ線１２４がプリチャージされて出力線
１２５が”Ｌ”のとき、ＰチャネルＭＯＳＦＥＴ３１２
は導通可能な状態になる。第１のデータ線１２２の電位
低下に伴ってＰチャネルＭＯＳＦＥＴ１０６からカレン
トミラー回路１３０へ基準電流が流れ、誘起された出力
電流すなわちＮチャネルＭＯＳＦＥＴ１０８のドレイン
電流により第２のデータ線１２４が放電される。そし
て、出力線１２５が”Ｈ”になると、ＰチャネルＭＯＳ
ＦＥＴ３１２がオフ状態となるため、電流供給手段であ
るＰチャネルＭＯＳＦＥＴ１０６とカレントミラー回路
のＮチャネルＭＯＳＦＥＴ１０７間に存在した直流電流
パスがなくなり、カレントミラー回路１３０に直流電流
が流れなくなる。
【００５２】以上のように第２の実施例によれば、出力
線１２５の電位確定後は、ＰチャネルＭＯＳＦＥＴ３１
１、３１２をオフ状態にすることで、電流供給手段とな
るＰチャネルＭＯＳＦＥＴ１０６からＮチャネルＭＯＳ
ＦＥＴ１０７への電流供給路を遮断できる。カレントミ
ラー回路１３０に流れる直流電流を削減することで、高
速でかつ低消費電力のダイナミック回路が実現できる。
線１２５の電位確定後は、ＰチャネルＭＯＳＦＥＴ３１
１、３１２をオフ状態にすることで、電流供給手段とな
るＰチャネルＭＯＳＦＥＴ１０６からＮチャネルＭＯＳ
ＦＥＴ１０７への電流供給路を遮断できる。カレントミ
ラー回路１３０に流れる直流電流を削減することで、高
速でかつ低消費電力のダイナミック回路が実現できる。
【００５３】（実施例３）図４は、本発明の第３の実施
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
【００５４】図４（ａ）および（ｂ）において、４０
１、４０２は高速かつ低消費電力な高速ダイナミック回
路を実現する主要構成要素である。ＮチャネルＭＯＳＦ
ＥＴ４１１および４１２を設け、インバータ回路１０９
の出力線１２５の電位に従って、電流供給手段となるＰ
チャネルＭＯＳＦＥＴ１０６からカレントミラー回路１
３０に流れる供給電流の量を制御している。
１、４０２は高速かつ低消費電力な高速ダイナミック回
路を実現する主要構成要素である。ＮチャネルＭＯＳＦ
ＥＴ４１１および４１２を設け、インバータ回路１０９
の出力線１２５の電位に従って、電流供給手段となるＰ
チャネルＭＯＳＦＥＴ１０６からカレントミラー回路１
３０に流れる供給電流の量を制御している。
【００５５】図４（ａ）に示すダイナミック回路におい
て、ＮチャネルＭＯＳＦＥＴ４１１は、ゲートを第１の
データ線１２２に接続し、ドレインをＰチャネルＭＯＳ
ＦＥＴ１０６のドレインに接続し、ソースをカレントミ
ラー回路１３０の基準電流入力端子に接続したものであ
る。
て、ＮチャネルＭＯＳＦＥＴ４１１は、ゲートを第１の
データ線１２２に接続し、ドレインをＰチャネルＭＯＳ
ＦＥＴ１０６のドレインに接続し、ソースをカレントミ
ラー回路１３０の基準電流入力端子に接続したものであ
る。
【００５６】このように構成したダイナミック回路で
は、第１のデータ線１２２がプリチャージされて”Ｈ”
のとき、ＮチャネルＭＯＳＦＥＴ４１１は導通可能な状
態になる。第１のデータ線１２２の電位低下に伴ってＰ
チャネルＭＯＳＦＥＴ１０６、ＮチャネルＭＯＳＦＥＴ
４１１からカレントミラー回路１３０へ基準電流が流
れ、誘起された出力電流すなわちＮチャネルＭＯＳＦＥ
Ｔ１０８のドレイン電流により第２のデータ線１２４が
放電される。そして、第１のデータ線１２２が”Ｌ”に
なると、ＮチャネルＭＯＳＦＥＴ４１１がオフ状態とな
るため、電流供給手段であるＰチャネルＭＯＳＦＥＴ１
０６とＮチャネルＭＯＳＦＥＴ１０７間に存在した直流
電流パスがなくなり、カレントミラー回路１３０に直流
電流が流れなくなる。
は、第１のデータ線１２２がプリチャージされて”Ｈ”
のとき、ＮチャネルＭＯＳＦＥＴ４１１は導通可能な状
態になる。第１のデータ線１２２の電位低下に伴ってＰ
チャネルＭＯＳＦＥＴ１０６、ＮチャネルＭＯＳＦＥＴ
４１１からカレントミラー回路１３０へ基準電流が流
れ、誘起された出力電流すなわちＮチャネルＭＯＳＦＥ
Ｔ１０８のドレイン電流により第２のデータ線１２４が
放電される。そして、第１のデータ線１２２が”Ｌ”に
なると、ＮチャネルＭＯＳＦＥＴ４１１がオフ状態とな
るため、電流供給手段であるＰチャネルＭＯＳＦＥＴ１
０６とＮチャネルＭＯＳＦＥＴ１０７間に存在した直流
電流パスがなくなり、カレントミラー回路１３０に直流
電流が流れなくなる。
【００５７】また、図４（ｂ）に示すダイナミック回路
において、ＮチャネルＭＯＳＦＥＴ４１２は、ゲートを
第１のデータ線１２２に接続し、ドレインをカレントミ
ラー回路１３０のＮチャネルＭＯＳＦＥＴ１０７のソー
スに接続し、ソースを接地線に接続したものである。
において、ＮチャネルＭＯＳＦＥＴ４１２は、ゲートを
第１のデータ線１２２に接続し、ドレインをカレントミ
ラー回路１３０のＮチャネルＭＯＳＦＥＴ１０７のソー
スに接続し、ソースを接地線に接続したものである。
【００５８】このように構成したダイナミック回路で
は、第１のデータ線１２２がプリチャージされて”Ｈ”
のとき、ＮチャネルＭＯＳＦＥＴ４１２は導通可能な状
態になる。第１のデータ線１２２の電位低下に伴ってＰ
チャネルＭＯＳＦＥＴ１０６からカレントミラー回路１
３０へ基準電流が流れ、誘起された出力電流すなわちＮ
チャネルＭＯＳＦＥＴ１０８のドレイン電流により第２
のデータ線１２４が放電される。そして、第１のデータ
線１２２が”Ｌ”になると、ＮチャネルＭＯＳＦＥＴ４
１２がオフ状態となるため、電流供給手段であるＰチャ
ネルＭＯＳＦＥＴ１０６とＮチャネルＭＯＳＦＥＴ１０
７間に存在した直流電流パスがなくなり、カレントミラ
ー回路１３０に直流電流が流れなくなる。
は、第１のデータ線１２２がプリチャージされて”Ｈ”
のとき、ＮチャネルＭＯＳＦＥＴ４１２は導通可能な状
態になる。第１のデータ線１２２の電位低下に伴ってＰ
チャネルＭＯＳＦＥＴ１０６からカレントミラー回路１
３０へ基準電流が流れ、誘起された出力電流すなわちＮ
チャネルＭＯＳＦＥＴ１０８のドレイン電流により第２
のデータ線１２４が放電される。そして、第１のデータ
線１２２が”Ｌ”になると、ＮチャネルＭＯＳＦＥＴ４
１２がオフ状態となるため、電流供給手段であるＰチャ
ネルＭＯＳＦＥＴ１０６とＮチャネルＭＯＳＦＥＴ１０
７間に存在した直流電流パスがなくなり、カレントミラ
ー回路１３０に直流電流が流れなくなる。
【００５９】以上のように第３の実施例によれば、第１
のデータ線１２２の電位確定後は、ＮチャネルＭＯＳＦ
ＥＴ４１１、４１２をオフ状態にすることで、電流供給
手段となるＰチャネルＭＯＳＦＥＴ１０６からＮチャネ
ルＭＯＳＦＥＴ１０７への電流供給路を遮断できる。カ
レントミラー回路１３０に流れる直流電流を削減するこ
とで、高速でかつ低消費電力のダイナミック回路が実現
できる。
のデータ線１２２の電位確定後は、ＮチャネルＭＯＳＦ
ＥＴ４１１、４１２をオフ状態にすることで、電流供給
手段となるＰチャネルＭＯＳＦＥＴ１０６からＮチャネ
ルＭＯＳＦＥＴ１０７への電流供給路を遮断できる。カ
レントミラー回路１３０に流れる直流電流を削減するこ
とで、高速でかつ低消費電力のダイナミック回路が実現
できる。
【００６０】（実施例４）図５は、本発明の第４の実施
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
【００６１】図５（ａ）および（ｂ）において、５０
１、５０２は高速かつ低消費電力な高速ダイナミック回
路を実現する主要構成要素である。ＮチャネルＭＯＳＦ
ＥＴ５１１および５１２を設け、インバータ回路１０９
の出力線１２５の電位に従って電流供給手段となるＰチ
ャネルＭＯＳＦＥＴ１０６からカレントミラー回路１３
０への供給電流量を制御している。
１、５０２は高速かつ低消費電力な高速ダイナミック回
路を実現する主要構成要素である。ＮチャネルＭＯＳＦ
ＥＴ５１１および５１２を設け、インバータ回路１０９
の出力線１２５の電位に従って電流供給手段となるＰチ
ャネルＭＯＳＦＥＴ１０６からカレントミラー回路１３
０への供給電流量を制御している。
【００６２】図５（ａ）に示すダイナミック回路におい
て、ＮチャネルＭＯＳＦＥＴ５１１は、ゲートを第２の
データ線１２４に接続し、ドレインをＰチャネルＭＯＳ
ＦＥＴ１０６のドレインに接続し、ソースをカレントミ
ラー回路１３０の基準電流入力端子１３１に接続したも
のである。
て、ＮチャネルＭＯＳＦＥＴ５１１は、ゲートを第２の
データ線１２４に接続し、ドレインをＰチャネルＭＯＳ
ＦＥＴ１０６のドレインに接続し、ソースをカレントミ
ラー回路１３０の基準電流入力端子１３１に接続したも
のである。
【００６３】このように構成したダイナミック回路で
は、第２のデータ線１２２がプリチャージされて”Ｈ”
のとき、ＮチャネルＭＯＳＦＥＴ５１１は導通可能な状
態になる。第１のデータ線１２２の電位低下に伴ってＰ
チャネルＭＯＳＦＥＴ１０６、ＮチャネルＭＯＳＦＥＴ
５１１からカレントミラー回路１３０へ基準電流が流
れ、誘起された出力電流すなわちＮチャネルＭＯＳＦＥ
Ｔ１０８のドレイン電流により第２のデータ線１２４が
放電される。そして、第２のデータ線１２４が”Ｌ”に
なると、ＮチャネルＭＯＳＦＥＴ５１１がオフ状態とな
るため、電流供給手段であるＰチャネルＭＯＳＦＥＴ１
０６とＮチャネルＭＯＳＦＥＴ１０７間に存在した直流
電流パスがなくなり、カレントミラー回路１３０の直流
電流が流れなくなる。
は、第２のデータ線１２２がプリチャージされて”Ｈ”
のとき、ＮチャネルＭＯＳＦＥＴ５１１は導通可能な状
態になる。第１のデータ線１２２の電位低下に伴ってＰ
チャネルＭＯＳＦＥＴ１０６、ＮチャネルＭＯＳＦＥＴ
５１１からカレントミラー回路１３０へ基準電流が流
れ、誘起された出力電流すなわちＮチャネルＭＯＳＦＥ
Ｔ１０８のドレイン電流により第２のデータ線１２４が
放電される。そして、第２のデータ線１２４が”Ｌ”に
なると、ＮチャネルＭＯＳＦＥＴ５１１がオフ状態とな
るため、電流供給手段であるＰチャネルＭＯＳＦＥＴ１
０６とＮチャネルＭＯＳＦＥＴ１０７間に存在した直流
電流パスがなくなり、カレントミラー回路１３０の直流
電流が流れなくなる。
【００６４】また、図５（ｂ）に示すダイナミック回路
において、ＮチャネルＭＯＳＦＥＴ５１２は、ゲートを
第２のデータ線１２４に接続し、ドレインをカレントミ
ラー回路１３０のＮチャネルＭＯＳＦＥＴ１０７のソー
スに接続し、ソースを接地線に接続したものである。
において、ＮチャネルＭＯＳＦＥＴ５１２は、ゲートを
第２のデータ線１２４に接続し、ドレインをカレントミ
ラー回路１３０のＮチャネルＭＯＳＦＥＴ１０７のソー
スに接続し、ソースを接地線に接続したものである。
【００６５】このように構成したダイナミック回路で
は、第２のデータ線１２４がプリチャージされて”Ｈ”
のとき、ＮチャネルＭＯＳＦＥＴ５１２は導通可能な状
態になる。第１のデータ線１２２の電位低下に伴ってＰ
チャネルＭＯＳＦＥＴ１０６からカレントミラー回路１
３０へ基準電流が流れ、誘起された出力電流すなわちＮ
チャネルＭＯＳＦＥＴ１０８のドレイン電流により第２
のデータ線１２４が放電される。そして、第２のデータ
線１２４が”Ｌ”になると、ＮチャネルＭＯＳＦＥＴ５
１２がオフ状態となるため、電流供給手段であるＰチャ
ネルＭＯＳＦＥＴ１０６とＮチャネルＭＯＳＦＥＴ１０
７間に存在した直流電流パスがなくなり、カレントミラ
ー回路１３０に直流電流が流れなくなる。
は、第２のデータ線１２４がプリチャージされて”Ｈ”
のとき、ＮチャネルＭＯＳＦＥＴ５１２は導通可能な状
態になる。第１のデータ線１２２の電位低下に伴ってＰ
チャネルＭＯＳＦＥＴ１０６からカレントミラー回路１
３０へ基準電流が流れ、誘起された出力電流すなわちＮ
チャネルＭＯＳＦＥＴ１０８のドレイン電流により第２
のデータ線１２４が放電される。そして、第２のデータ
線１２４が”Ｌ”になると、ＮチャネルＭＯＳＦＥＴ５
１２がオフ状態となるため、電流供給手段であるＰチャ
ネルＭＯＳＦＥＴ１０６とＮチャネルＭＯＳＦＥＴ１０
７間に存在した直流電流パスがなくなり、カレントミラ
ー回路１３０に直流電流が流れなくなる。
【００６６】以上のように第４の実施例によれば、第２
のデータ線１２４の電位確定後は、ＮチャネルＭＯＳＦ
ＥＴ５１１、５１２をオフ状態にすることで、電流供給
手段となるＰチャネルＭＯＳＦＥＴ１０６からＮチャネ
ルＭＯＳＦＥＴ１０７への電流供給路を遮断できる。カ
レントミラー回路１３０に流れる直流電流を削減するこ
とで、高速でかつ低消費電力のダイナミック回路が実現
できる。
のデータ線１２４の電位確定後は、ＮチャネルＭＯＳＦ
ＥＴ５１１、５１２をオフ状態にすることで、電流供給
手段となるＰチャネルＭＯＳＦＥＴ１０６からＮチャネ
ルＭＯＳＦＥＴ１０７への電流供給路を遮断できる。カ
レントミラー回路１３０に流れる直流電流を削減するこ
とで、高速でかつ低消費電力のダイナミック回路が実現
できる。
【００６７】（実施例５）図６は、本発明の第５の実施
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
【００６８】図６において、６０１は高速かつ低消費電
力な高速ダイナミック回路を実現する主要構成要素であ
る。６０２は電位設定手段であり、第１のデータ線１２
２おび第２のデータ線１２４のプリチャージ期間にカレ
ントミラー回路１３０の基準電流入力端子１３１の電位
を接地線電位に設定するためのＮチャネルＭＯＳＦＥＴ
６１１と、プリチャージ信号の論理反転信号を生成する
インバータ回路６１２とからなるもである。
力な高速ダイナミック回路を実現する主要構成要素であ
る。６０２は電位設定手段であり、第１のデータ線１２
２おび第２のデータ線１２４のプリチャージ期間にカレ
ントミラー回路１３０の基準電流入力端子１３１の電位
を接地線電位に設定するためのＮチャネルＭＯＳＦＥＴ
６１１と、プリチャージ信号の論理反転信号を生成する
インバータ回路６１２とからなるもである。
【００６９】このように構成したダイナミック回路は次
に示す欠点を解決するものである。基準電流入力端子１
３１の電位はＰチャネルＭＯＳＦＥＴ１０６とＮチャネ
ルＭＯＳＦＥＴ１０７の抵抗成分で分圧された電位にな
る。従って、ＮチャネルＭＯＳＦＥＴ１０７のゲート幅
を小さくするとＮチャネルＭＯＳＦＥＴ１０８のゲート
電位が高くなる。さらにＮチャネルＭＯＳＦＥＴ１０８
のゲート幅を大きくすると、大きな出力電流、すなわち
ＮチャネルＭＯＳＦＥＴの１０８のドレイン電流が得ら
れるため、第２のデータ線１２４の放電時間を短くする
ことができる。しかし第２のデータ線１２４の放電が終
了しても、ＮチャネルＭＯＳＦＥＴ１０８のゲート電位
はしきい値電圧を超えたままであり、ＭＯＳＦＥＴ１０
８がオンし続けて第２のデータ線１２４の電位を”Ｌ”
に固定しようとする。従って、ＮチャネルＭＯＳＦＥＴ
１０７のゲート幅を小さくしすぎると、ＮチャネルＭＯ
ＳＦＥＴ１０８の駆動能力が大きくなり、プリチャージ
時に第２のデータ線１２４の電位が”Ｈ”まで戻らない
場合がある。さらに、プリチャージ回路のＰチャネルＭ
ＯＳＦＥＴ１０５とＮチャネルＭＯＳＦＥＴ１０８間に
直流電流パスができるため、プリチャージに時間がかか
るという問題点がある。
に示す欠点を解決するものである。基準電流入力端子１
３１の電位はＰチャネルＭＯＳＦＥＴ１０６とＮチャネ
ルＭＯＳＦＥＴ１０７の抵抗成分で分圧された電位にな
る。従って、ＮチャネルＭＯＳＦＥＴ１０７のゲート幅
を小さくするとＮチャネルＭＯＳＦＥＴ１０８のゲート
電位が高くなる。さらにＮチャネルＭＯＳＦＥＴ１０８
のゲート幅を大きくすると、大きな出力電流、すなわち
ＮチャネルＭＯＳＦＥＴの１０８のドレイン電流が得ら
れるため、第２のデータ線１２４の放電時間を短くする
ことができる。しかし第２のデータ線１２４の放電が終
了しても、ＮチャネルＭＯＳＦＥＴ１０８のゲート電位
はしきい値電圧を超えたままであり、ＭＯＳＦＥＴ１０
８がオンし続けて第２のデータ線１２４の電位を”Ｌ”
に固定しようとする。従って、ＮチャネルＭＯＳＦＥＴ
１０７のゲート幅を小さくしすぎると、ＮチャネルＭＯ
ＳＦＥＴ１０８の駆動能力が大きくなり、プリチャージ
時に第２のデータ線１２４の電位が”Ｈ”まで戻らない
場合がある。さらに、プリチャージ回路のＰチャネルＭ
ＯＳＦＥＴ１０５とＮチャネルＭＯＳＦＥＴ１０８間に
直流電流パスができるため、プリチャージに時間がかか
るという問題点がある。
【００７０】このような欠点を回避するため、電位設定
手段６０２を設け、第１のデータ線１２２および第２の
データ線１２４のプリチャージ時に、カレントミラー回
路１３０の基準電流入力端子１３１の電位、すなわちＮ
チャネルＭＯＳＦＥＴ１０７、１０８のゲート電位を接
地線電位まで下げる構成にする。この構成により、Ｎチ
ャネルＭＯＳＦＥＴ１０８がオフし、カレントミラー回
路１３０が第２のデータ線１２４から切り放された状態
になる。従って、ＮチャネルＭＯＳＦＥＴ１０７を小さ
くしても、第２のデータ線１２４の電位の安定とプリチ
ャージ時間の短縮が図れる。
手段６０２を設け、第１のデータ線１２２および第２の
データ線１２４のプリチャージ時に、カレントミラー回
路１３０の基準電流入力端子１３１の電位、すなわちＮ
チャネルＭＯＳＦＥＴ１０７、１０８のゲート電位を接
地線電位まで下げる構成にする。この構成により、Ｎチ
ャネルＭＯＳＦＥＴ１０８がオフし、カレントミラー回
路１３０が第２のデータ線１２４から切り放された状態
になる。従って、ＮチャネルＭＯＳＦＥＴ１０７を小さ
くしても、第２のデータ線１２４の電位の安定とプリチ
ャージ時間の短縮が図れる。
【００７１】以上のように第５の実施例によれば、電位
設定手段６０２により、第１のデータ線１２２および第
２のデータ線１２４のプリチャージ時に、カレントミラ
ー回路１３０を第２のデータ線１２４から切り放した状
態にできるため、遅延時間短縮のための回路定数の最適
化が容易になり、かつ第２のデータ線１２４の電位安定
とプリチャージ時間の短縮が可能になる。
設定手段６０２により、第１のデータ線１２２および第
２のデータ線１２４のプリチャージ時に、カレントミラ
ー回路１３０を第２のデータ線１２４から切り放した状
態にできるため、遅延時間短縮のための回路定数の最適
化が容易になり、かつ第２のデータ線１２４の電位安定
とプリチャージ時間の短縮が可能になる。
【００７２】なお、第５の実施例で示した電位設定手段
６０２は、図１、図３、図４、図５および後述する図７
に示すダイナミック回路に用いても同様の効果が得られ
る。
６０２は、図１、図３、図４、図５および後述する図７
に示すダイナミック回路に用いても同様の効果が得られ
る。
【００７３】（実施例６）図７は、本発明の第６の実施
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
例であるダイナミック回路の要部構成を示す回路図であ
る。デコーダ回路を例に、高速かつ低消費電力のダイナ
ミック回路の構成を示す。なお、図１と同一の構成要素
には同一の番号を記してある。
【００７４】図７において、７０１は高速かつ低消費電
力な高速ダイナミック回路を実現する主要構成要素であ
る。カレントミラー回路１３０を２つのＮＰＮトランジ
スタ７０２、７０３で構成している。
力な高速ダイナミック回路を実現する主要構成要素であ
る。カレントミラー回路１３０を２つのＮＰＮトランジ
スタ７０２、７０３で構成している。
【００７５】バイポーラトランジスタ７０２、７０３は
高い相互コンダクタンスを有しかつ電流駆動能力が高い
ため、電流供給手段となるＰチャネルＭＯＳＦＥＴ１０
６からの電流の有無を検知して第２のデータ線１２４を
高速に放電させることができる。
高い相互コンダクタンスを有しかつ電流駆動能力が高い
ため、電流供給手段となるＰチャネルＭＯＳＦＥＴ１０
６からの電流の有無を検知して第２のデータ線１２４を
高速に放電させることができる。
【００７６】このようなダイナミック回路は、ＢｉＣＭ
ＯＳ回路、ＥＣＬ回路、ＥＣＬ−ＣＭＯＳ回路などに適
用できる。
ＯＳ回路、ＥＣＬ回路、ＥＣＬ−ＣＭＯＳ回路などに適
用できる。
【００７７】なお、これまでの実施例では、論理回路は
すべてＮＡＮＤ型の直列ＭＯＳＦＥＴで構成したものを
示したが、任意の論理関数を定義した論理回路でも同様
の効果を得ることができる。
すべてＮＡＮＤ型の直列ＭＯＳＦＥＴで構成したものを
示したが、任意の論理関数を定義した論理回路でも同様
の効果を得ることができる。
【００７８】
【発明の効果】この発明のダイナミック回路によれば、
電流供給手段により、第１のデータ線の電位変化を電流
供給手段の供給電流の有無として検出し、この供給電流
をカレントミラー回路の基準電流とする。そして、この
基準電流で誘起されたカレントミラー回路の出力電流を
第２のデータ線の放電に使用することにより、ダイナミ
ック回路の出力遅延時間を短縮することができる。ま
た、評価回路が接続された第１のデータ線とインバータ
回路が接続された第２のデータ線を分離して評価回路の
負荷容量を軽くし、第１のデータ線の放電時間の短縮も
可能になる。その結果、高速でかつ低消費電力のダイナ
ミック回路を得ることができる。
電流供給手段により、第１のデータ線の電位変化を電流
供給手段の供給電流の有無として検出し、この供給電流
をカレントミラー回路の基準電流とする。そして、この
基準電流で誘起されたカレントミラー回路の出力電流を
第２のデータ線の放電に使用することにより、ダイナミ
ック回路の出力遅延時間を短縮することができる。ま
た、評価回路が接続された第１のデータ線とインバータ
回路が接続された第２のデータ線を分離して評価回路の
負荷容量を軽くし、第１のデータ線の放電時間の短縮も
可能になる。その結果、高速でかつ低消費電力のダイナ
ミック回路を得ることができる。
【００７９】また、供給電流量制御手段を設けること
で、インバータ回路の出力線電位または第１のデータ線
電位または第２のデータ線電位の確定後は、電流供給手
段からカレントミラー回路への電流供給路を遮断する。
したがって、動作時にカレントミラー回路に流れる直流
電流を削減することができる。
で、インバータ回路の出力線電位または第１のデータ線
電位または第２のデータ線電位の確定後は、電流供給手
段からカレントミラー回路への電流供給路を遮断する。
したがって、動作時にカレントミラー回路に流れる直流
電流を削減することができる。
【００８０】さらに、電位設定手段により、第１のデー
タ線および第２のデータ線のプリチャージ時にカレント
ミラー回路の基準電流の入力線の電位を接地線電位に設
定することができる。したがって、第２のデータ線の電
位安定とプリチャージ時間の短縮が実現できる。
タ線および第２のデータ線のプリチャージ時にカレント
ミラー回路の基準電流の入力線の電位を接地線電位に設
定することができる。したがって、第２のデータ線の電
位安定とプリチャージ時間の短縮が実現できる。
【００８１】以上の結果、高速かつ低消費電力を実現す
るダイナミック回路が実現でき、半導体集積回路装置に
用いるダイナミック回路として極めて有用である。
るダイナミック回路が実現でき、半導体集積回路装置に
用いるダイナミック回路として極めて有用である。
【図１】この発明の第１の実施例のダイナミック回路の
要部構成を示す回路図
要部構成を示す回路図
【図２】同実施例のダイナミック回路の動作を説明する
ためのタイミング図
ためのタイミング図
【図３】この発明の第２の実施例のダイナミック回路の
要部構成を示す回路図
要部構成を示す回路図
【図４】この発明の第３の実施例のダイナミック回路の
要部構成を示す回路図
要部構成を示す回路図
【図５】この発明の第４の実施例のダイナミック回路の
要部構成を示す回路図
要部構成を示す回路図
【図６】この発明の第５の実施例のダイナミック回路の
要部構成を示す回路図
要部構成を示す回路図
【図７】この発明の第６の実施例のダイナミック回路の
要部構成を示す回路図
要部構成を示す回路図
【図８】従来のダイナミック回路の構成図
１２２ 第１のデータ線 １２４ 第２のデータ線 １０１、１０５ プリチャージ回路 １０６ ＰチャネルＭＯＳＦＥＴ（電流供給手段） １３０ カレントミラー回路 １３１ 基準電流入力端子 （基準電流の入力線） １３２ 出力電流端子 １０７ ＮチャネルＭＯＳＦＥＴ（第１のＭＯＳＦＥ
Ｔ） １０８ ＮチャネルＭＯＳＦＥＴ（第２のＭＯＳＦＥ
Ｔ） １０９ インバータ回路 １２５ 出力線 ３１１、３１２ ＰチャネルＭＯＳＦＥＴ（供給電流量
制御手段） ４１１、４１２ ＮチャネルＭＯＳＦＥＴ（供給電流量
制御手段） ５１１、５１２ ＮチャネルＭＯＳＦＥＴ（供給電流量
制御手段） ６０２ 電位設定手段 ６１１ ＮチャネルＭＯＳＦＥＴ ６１２ インバータ回路 ７０２ 第１のＮＰＮトランジスタ ７０３ 第２のＮＰＮトランジスタ
Ｔ） １０８ ＮチャネルＭＯＳＦＥＴ（第２のＭＯＳＦＥ
Ｔ） １０９ インバータ回路 １２５ 出力線 ３１１、３１２ ＰチャネルＭＯＳＦＥＴ（供給電流量
制御手段） ４１１、４１２ ＮチャネルＭＯＳＦＥＴ（供給電流量
制御手段） ５１１、５１２ ＮチャネルＭＯＳＦＥＴ（供給電流量
制御手段） ６０２ 電位設定手段 ６１１ ＮチャネルＭＯＳＦＥＴ ６１２ インバータ回路 ７０２ 第１のＮＰＮトランジスタ ７０３ 第２のＮＰＮトランジスタ
Claims (10)
- 【請求項１】プリチャージ期間に所定電位にプリチャー
ジされる第１のデータ線を有し、評価期間に論理関数の
真偽に応じて前記第１のデータ線と接地線間との導通を
制御する論理回路を有するダイナミック回路であって、 前記プリチャージ期間に所定電位にプリチャージされる
第２のデータ線と、前記評価期間に前記第１のデータ線
の電位変化を検出して電流を供給する電流供給手段と、
前記電流供給手段の供給電流を基準電流として入力しか
つ出力電流端子を前記第２のデータ線に接続したカレン
トミラー回路とを備えたダイナミック回路。 - 【請求項２】プリチャージ期間に所定電位にプリチャー
ジされる第１のデータ線を有し、評価期間に論理関数の
真偽に応じて前記第１のデータ線と接地線間との導通を
制御する論理回路を有するダイナミック回路であって、 前記プリチャージ期間に所定電位にプリチャージされる
第２のデータ線と、前記評価期間に前記第１のデータ線
の電位変化を検出して電流を供給する電流供給手段と、
前記電流供給手段の供給電流を基準電流として入力しか
つ出力電流端子を前記第２のデータ線に接続したカレン
トミラー回路と、ゲート入力線を前記第２のデータ線に
接続したインバータ回路と、前記インバータ回路の出力
線の電位に基づいて前記電流供給手段から前記カレント
ミラー回路への供給電流量を制御する供給電流量制御手
段とを備えたダイナミック回路。 - 【請求項３】プリチャージ期間に所定電位にプリチャー
ジされる第１のデータ線を有し、評価期間に論理関数の
真偽に応じて前記第１のデータ線と接地線間との導通を
制御する論理回路を有するダイナミック回路であって、 前記プリチャージ期間に所定電位にプリチャージされる
第２のデータ線と、前記評価期間に前記第１のデータ線
の電位変化を検出して電流を供給する電流供給手段と、
前記電流供給手段の供給電流を基準電流として入力しか
つ出力電流端子を前記第２のデータ線に接続したカレン
トミラー回路と、前記第１のデータ線の電位に基づいて
前記電流供給手段から前記カレントミラー回路への供給
電流量を制御する供給電流量制御手段とを備えたダイナ
ミック回路。 - 【請求項４】プリチャージ期間に所定電位にプリチャー
ジされる第１のデータ線を有し、評価期間に論理関数の
真偽に応じて前記第１のデータ線と接地線間との導通を
制御する論理回路を有するダイナミック回路であって、 前記プリチャージ期間に所定電位にプリチャージされる
第２のデータ線と、前記評価期間に前記第１のデータ線
の電位変化を検出して電流を供給する電流供給手段と、
前記電流供給手段の供給電流を基準電流として入力しか
つ出力電流端子を前記第２のデータ線に接続したカレン
トミラー回路と、前記第２のデータ線の電位に基づいて
前記電流供給手段から前記カレントミラー回路への供給
電流量を制御する供給電流量制御手段とを備えたダイナ
ミック回路。 - 【請求項５】プリチャージ期間に所定電位にプリチャー
ジされる第１のデータ線を有し、評価期間に論理関数の
真偽に応じて前記第１のデータ線と接地線間との導通を
制御する論理回路を有するダイナミック回路であって、 前記プリチャージ期間に所定電位にプリチャージされる
第２のデータ線と、前記評価期間に前記第１のデータ線
の電位変化を検出して電流を供給する電流供給手段と、
前記電流供給手段の供給電流を基準電流として入力しか
つ出力電流端子を前記第２のデータ線に接続したカレン
トミラー回路と、前記第１のデータ線をプリチャージす
るときに、前記カレントミラー回路の基準電流の入力線
の電位を接地線電位に設定する電位設定手段とを備えた
ダイナミック回路。 - 【請求項６】カレントミラー回路が、ドレインとゲート
とを基準電流の入力線に接続しかつソースを接地線に接
続した第１のＭＯＳＦＥＴと、ゲートを前記基準電流の
入力線に接続しかつドレインを第２のデータ線に接続し
かつソースを接地線に接続した第２のＭＯＳＦＥＴとか
らなることを特徴とする請求項１、２、３、４または５
記載のダイナミック回路。 - 【請求項７】請求項６記載の第１のＭＯＳＦＥＴと第２
のＭＯＳＦＥＴがともにＮチャネルＭＯＳＦＥＴである
ことを特徴とするダイナミック回路。 - 【請求項８】請求項６記載の第１のＭＯＳＦＥＴと第２
のＭＯＳＦＥＴがともにＰチャネルＭＯＳＦＥＴである
ことを特徴とするダイナミック回路。 - 【請求項９】請求項１、２、３、４または５記載のカレ
ントミラー回路が、コレクタとベースとを基準電流の入
力線に接続しかつエミッタを接地線に接続した第１のＮ
ＰＮ型トランジスタと、ベースを前記基準電流の入力線
に接続しかつコレクタを第２のデータ線に接続しかつエ
ミッタを接地線に接続した第２のＮＰＮ型トランジスタ
とからなることを特徴とするダイナミック回路。 - 【請求項１０】請求項１、２、３、４、５、６、７、８
または９記載の電流供給手段が、ゲートを第１のデータ
線に接続しかつソースを電源線に接続したＰチャネルＭ
ＯＳＦＥＴからなり、該ＰチャネルＭＯＳＦＥＴのドレ
イン電流を前記電流供給手段の供給電流とすることを特
徴とするダイナミック回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310093A JP2985564B2 (ja) | 1993-04-09 | 1993-04-09 | ダイナミック回路 |
| US08/106,551 US5559456A (en) | 1992-08-17 | 1993-08-16 | Sensing circuit unit for a dynamic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310093A JP2985564B2 (ja) | 1993-04-09 | 1993-04-09 | ダイナミック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06296133A JPH06296133A (ja) | 1994-10-21 |
| JP2985564B2 true JP2985564B2 (ja) | 1999-12-06 |
Family
ID=13792780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8310093A Expired - Fee Related JP2985564B2 (ja) | 1992-08-17 | 1993-04-09 | ダイナミック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985564B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421610B1 (ko) * | 2000-03-10 | 2004-03-10 | 주식회사 하이닉스반도체 | 저전압 동적로직의 전력소모 억제회로 |
| US7355907B2 (en) * | 2005-10-28 | 2008-04-08 | Sony Corporation | Performing read and write operations in the same cycle for an SRAM device |
| JP4791195B2 (ja) * | 2006-01-30 | 2011-10-12 | パナソニック株式会社 | ダイナミック回路 |
| JP6474280B2 (ja) | 2014-03-05 | 2019-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1993
- 1993-04-09 JP JP8310093A patent/JP2985564B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06296133A (ja) | 1994-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0360525B1 (en) | Output buffer circuit having a level conversion function | |
| KR20010049227A (ko) | 레벨조정회로 및 이를 포함하는 데이터 출력회로 | |
| US4291242A (en) | Driver circuit for use in an output buffer | |
| US20030122581A1 (en) | Semiconductor integrated circuit | |
| US6304120B1 (en) | Buffer circuit operating with a small through current and potential detecting circuit using the same | |
| KR100211758B1 (ko) | 멀티 파워를 사용하는 데이터 출력버퍼 | |
| EP0351820A2 (en) | Output circuit | |
| US6753707B2 (en) | Delay circuit and semiconductor device using the same | |
| US5864245A (en) | Output circuit with overvoltage protection | |
| JPH04150224A (ja) | 集積回路 | |
| JP2985564B2 (ja) | ダイナミック回路 | |
| US5254885A (en) | Bi-CMOS logic circuit with feedback | |
| US6518796B1 (en) | Dynamic CMOS circuits with individually adjustable noise immunity | |
| US5191240A (en) | Bicmos driver circuits with improved low output level | |
| US6340907B2 (en) | Schmitt trigger circuit having independent threshold voltage setting to provide hysteresis | |
| EP0431624A2 (en) | Output circuit having large current driving capability without producing undesirable voltage fluctuations | |
| US6597199B1 (en) | Method and circuit for logic output buffer | |
| JP2002271145A (ja) | 半導体集積回路装置 | |
| JP2001308694A (ja) | ローノイズバッファ回路 | |
| KR890007503A (ko) | 반도체집적회로 | |
| US6919737B2 (en) | Voltage-level converter | |
| US5559456A (en) | Sensing circuit unit for a dynamic circuit | |
| US5596295A (en) | In-phase signal output circuit, opposite-phase signal output circuit, and two-phase signal output circuit | |
| JP2963282B2 (ja) | センス回路 | |
| US5162673A (en) | Bi-CMOS logic circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |