JP4791195B2 - ダイナミック回路 - Google Patents
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Description
図1は、第1の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路は、ダイナミックノード10、初期化回路20、評価回路30、及び制御回路40を備えている。ダイナミックノード10は、初期化回路20によってプリチャージ(初期化)され、評価回路30において放電パスが構成されることによってディスチャージされる。ダイナミックノード10の電圧をインバータ60で論理反転したものが本ダイナミック回路の出力信号OUTとなる。なお、必要に応じてキーパー回路50を設けてダイナミックノード10の電圧を保持するようにしてもよい。
図8は、第2の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路は、図1に示したダイナミック回路における初期化回路20に代えて初期化回路20Aを備えている。初期化回路20Aは、初期化回路20におけるPMOSトランジスタ202を省略し、NANDゲート203を追加した構成をしている。NANDゲート203は、クロック信号CK及び制御信号CTLを受け、その演算結果をPMOSトランジスタ201に出力する。
図9は、第3の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路は、図1に示したダイナミック回路に定電流源70を備えた構成をしている。定電流源70は、評価回路30と接地ノードとの間に設けられている。具体的には、定電流源70は、ゲートに所定の電圧が印加されたトランジスタで構成することができる。
図10は、第4の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路の構成は基本的に図1に示したダイナミック回路と同じであるが、特に、評価回路30は、入力信号INのそれぞれに対応するトランジスタが並列接続されて構成されている。また、これに合わせてレプリカ回路403もまたトランジスタが並列接続されて構成されている。
図10などに示したように、本発明に係るダイナミック回路における評価回路30はNMOSトランジスタで構成される。したがって、本ダイナミック回路をレイアウトするにあたって、PMOSトランジスタ及びNMOSトランジスタの数が同じことを前提とするCMOSセルのレイアウト方法をそのまま適用したのではゲート電極長が長くなりセルの入力容量が大きくなってしまうという不都合な点があるため、本ダイナミック回路に最適なレイアウト方法を適用することが望ましい。以下、本ダイナミック回路に好適なレイアウトについて説明する。
以下、本発明に係るダイナミック回路の応用形態についていくつか例示する。図13は、本発明に係るダイナミック回路を備えた半導体メモリの構成を示す。本半導体メモリ410は、アドレスデコーダ411及びメモリアレイ412を備えている。アドレスデコーダ411は、最小論理構成として本発明に係るダイナミック回路100を備えている。
20,20A 初期化回路
201 PMOSトランジスタ(第1のスイッチ回路、スイッチ回路)
202 PMOSトランジスタ(第2のスイッチ回路)
203 NANDゲート(論理演算回路)
30 評価回路
40,40A 制御回路
401 PMOSトランジスタ(第3のスイッチ回路)
402 PMOSトランジスタ(第2のスイッチ回路)
403 レプリカ回路
404 NMOSトランジスタ(第1のスイッチ回路)
405 NMOSトランジスタ(第4のスイッチ回路)
70 定電流源
100 ダイナミック回路
410 半導体メモリ
411 メモリアレイ
412 TAG判定回路
420 PLA
421 AND平面
422 OR平面
430 加算器
431,432 回路ブロック(キャリー計算回路、キャリー生成回路、キャリー伝播回路)
440 乗算器
441 ブースエンコーダ
442 部分積加算ツリー
Claims (23)
- 充電可能なダイナミックノードと、
複数の入力信号について論理評価を行い、当該評価結果に応じて前記ダイナミックノードの充電状態を変化させる評価回路と、
前記評価回路の少なくとも一部分についてのレプリカ回路を有し、当該レプリカ回路による前記複数の入力信号の少なくとも一部についての論理評価の結果に応じて論理レベルが変化する、第1の制御信号を出力する制御回路と、
前記制御回路から前記第1の制御信号を受けるとともに外部から第2の制御信号を受け、前記第2の制御信号が第1の論理レベルから第2の論理レベルへ遷移したとき、前記ダイナミックノードの初期化を開始する一方、前記第1の制御信号が第1の論理レベルから第2の論理レベルへ遷移したとき、前記ダイナミックノードの初期化を停止する初期化回路とを備えた
ことを特徴とするダイナミック回路。 - 請求項1に記載のダイナミック回路において、
前記レプリカ回路は、前記評価論理回路の全体と同じ論理構成、かつ、同じ入力のものである
ことを特徴とするダイナミック回路。 - 請求項1に記載のダイナミック回路において、
前記初期化回路は、
一端が前記ダイナミックノードの初期化電圧を供給するノード及び前記ダイナミックノードのいずれか一方に接続され、かつ、前記第2の制御信号が前記第2の論理レベルへ遷移したとき、導通状態となる第1のスイッチ回路と、
一端が前記第1のスイッチ回路の他端に接続されるとともに他端が前記二つのノードの他方に接続され、かつ、前記第1の制御信号が前記第2の論理レベルへ遷移したとき、非導通状態となる第2のスイッチ回路とを有するものである
ことを特徴とするダイナミック回路。 - 請求項1に記載のダイナミック回路において、
前記初期化回路は、
前記第1及び第2の制御信号を受け、これら信号について論理演算を行う論理演算回路と、
一端が前記ダイナミックノードの初期化電圧を供給するノードに接続されるとともに他端が前記ダイナミックノードに接続され、かつ、前記論理演算回路の出力に応じてこれらノード間の電気的な接続の有無を切り替えるスイッチ回路とを有するものである
ことを特徴とするダイナミック回路。 - 請求項1に記載のダイナミック回路において、
前記制御回路は、前記第2の制御信号を受け、前記第2の制御信号が前記第2の論理レベルにあり、かつ、前記レプリカ回路による論理評価の結果が真のとき、前記第1の制御信号を前記第2の論理レベルに設定する一方、これ以外のとき、前記第1の制御信号を前記第1の論理レベルに設定するものである
ことを特徴とするダイナミック回路。 - 請求項5に記載のダイナミック回路において、
前記制御回路は、
一端が前記第1の制御信号の前記第2の論理レベルに相当する電圧ノードに接続されるとともに他端が前記レプリカ回路の一端に接続され、かつ、前記第2の制御信号を受け、前記第2の制御信号が前記第2の論理レベルへ遷移したとき、導通状態となる第1のスイッチ回路と、
一端が前記第1の制御信号の前記第1の論理レベルに相当する電圧ノードに接続されるとともに他端が前記第1の制御信号の出力ノードに接続され、かつ、前記第2の制御信号を受け、前記第2の制御信号が前記第1の論理レベルへ遷移したとき、導通状態となる第2のスイッチ回路とを有するものであり、
前記レプリカ回路の他端は前記第1の制御信号の出力ノードに接続されている
ことを特徴とするダイナミック回路。 - 請求項1に記載のダイナミック回路において、
前記制御回路は、前記第2の制御信号及び前記ダイナミックノードの電圧を受け、前記第2の制御信号が前記第2の論理レベルにあり、かつ、前記レプリカ回路による論理評価の結果が真のとき及び前記ダイナミックノードの電圧が所定レベル以上のときのいずれかのとき、前記第1の制御信号を前記第2の論理レベルに設定する一方、これ以外のとき、前記第1の制御信号を前記第1の論理レベルに設定するものである
ことを特徴とするダイナミック回路。 - 請求項7に記載のダイナミック回路において、
前記制御回路は、
一端が前記第1の制御信号の前記第2の論理レベルに相当する電圧ノードに接続されるとともに他端が前記レプリカ回路の一端に接続され、かつ、前記第2の制御信号を受け、前記第2の制御信号が前記第2の論理レベルへ遷移したとき、導通状態となる第1のスイッチ回路と、
一端が前記第1の制御信号の前記第1の論理レベルに相当する電圧ノード及び前記第1の制御信号の出力ノードのいずれか一方に接続され、かつ、前記第2の制御信号を受け、前記第2の制御信号が前記第1の論理レベルへ遷移したとき、導通状態となる第2のスイッチ回路と、
一端が前記第2のスイッチ回路の他端に接続されるとともに他端が前記第1の制御信号の前記第1の論理レベルに相当する電圧ノード及び前記第1の制御信号の出力ノードの他方に接続され、かつ、前記ダイナミックノードの電圧が前記所定レベルに達するまで導通状態である第3のスイッチ回路と、
少なくとも前記レプリカ回路に並列に接続され、かつ、前記ダイナミックノードの電圧が前記所定レベルに達したとき、導通状態となる第4のスイッチ回路とを有するものであり、
前記レプリカ回路の他端は前記第1の制御信号の出力ノードに接続されている
ことを特徴とするダイナミック回路。 - 請求項1に記載のダイナミック回路において、
前記評価回路に直列に接続された定電流源を備えた
ことを特徴とするダイナミック回路。 - 請求項1に記載のダイナミック回路において、
前記レプリカ回路及びこれに対応する前記評価回路の少なくとも一部分のそれぞれを構成するトランジスタは対構成されており、
前記レプリカ回路及びこれに対応する前記評価回路の少なくとも一部分の信号入力端は、前記対構成されたトランジスタ間にレイアウトされている
ことを特徴とするダイナミック回路。 - 請求項1に記載のダイナミック回路において、
前記評価回路は、前記複数の入力信号のそれぞれに対応して設けられ、かつ、当該対応する入力信号に従ってオン及びオフを切り替える複数のトランジスタを有するものであり、
前記複数のトランジスタは、並列接続されている
ことを特徴とするダイナミック回路。 - 請求項1に記載のダイナミック回路において、
前記評価回路は、前記複数の入力信号のそれぞれに対応して設けられ、かつ、当該対応する入力信号に従ってオン及びオフを切り替える複数のトランジスタを有するものであり、
前記複数のトランジスタは、並列接続されている
ことを特徴とするダイナミック回路。 - アドレスデコーダとメモリアレイとを備えた半導体メモリであって、
前記アドレスデコーダは、請求項1に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とする半導体メモリ。 - メモリアレイとTAG判定回路とを備えたキャッシュメモリであって、
前記TAG判定回路は、請求項1に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とするキャッシュメモリ。 - AND平面回路とOR平面回路とを備えたPLAであって、
前記AND平面回路及び前記OR平面回路の少なくとも一方は、請求項1に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とするPLA。 - キャリー計算回路と、キャリー生成回路と、キャリー伝播回路とを備えた加算器であって、
前記キャリー計算回路、前記キャリー生成回路及び前記キャリー伝播回路の少なくとも一つは、請求項1に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とする加算器。 - ブースエンコーダと部分積加算ツリーとを備えた乗算器であって、
前記ブースエンコーダ及び前記部分積加算ツリーの少なくとも一方は、請求項1に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とする乗算器。 - 請求項1に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする通信装置。 - 請求項1に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする情報再生装置。 - 請求項1に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする画像表示装置。 - 請求項1に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする電子装置。 - 請求項1に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする電子制御装置。 - 請求項22に記載の電子制御装置を備えた
ことを特徴とする移動体。
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