JP5960870B2

JP5960870B2 - マルチ電圧レベルのマルチダイナミック回路構造デバイス

Info

Publication number: JP5960870B2
Application number: JP2015087921A
Authority: JP
Inventors: ジェンサン・ケン・リン
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2010-07-01
Filing date: 2015-04-22
Publication date: 2016-08-02
Anticipated expiration: 2031-06-30
Also published as: WO2012003254A3; US8406077B2; KR20130033436A; JP2013534114A; JP2015173465A; KR101447731B1; CN102971965A; US20120002500A1; EP2589150B1; WO2012003254A2; CN102971965B; EP2589150A2

Description

本開示は、概してダイナミック回路構造体に関する。

技術における進歩は、小型で、より高性能なパーソナルコンピューティングデバイスをもたらしている。例えば、現在では、小さく、軽量で、ユーザによって簡単に持ち運ばれる携帯型のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなどのワイヤレスコンピューティングデバイスを含む、様々な携帯型のパーソナルコンピューティングデバイスが存在する。より具体的には、セルラー電話およびインターネットプロトコル(IP)電話などの携帯型のワイヤレス電話は、声およびデータパケットを、ワイヤレスネットワークを介して伝えることができる。このような多くのワイヤレス電話は、拡張された機能をエンドユーザに提供するためにさらなるデバイスを組み込んでいる。例えば、ワイヤレス電話は、デジタルスチールカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをさらに含むことができる。これらの携帯型の各パーソナルコンピューティングデバイスは、すべてがいくらかの量の電力を消費する、異なる様々な電子デバイスを含み得る。

携帯型のパーソナルコンピューティングデバイスで用いられる集積回路は、複数の電圧ドメインを用いることができる。例えば、「高い」電圧ドメインの回路は、低い供給電圧(Vdd_L)を用いて動作する「低い」電圧ドメインの回路よりも高い供給電圧(Vdd_H)で動作することができる。例えば、ロジック回路は、コアメモリ回路よりも低い供給電圧で動作し得る。

電圧レベルシフタは、信号を、ある電圧ドメインのロジックレベルに対応する電圧レベル(すなわち、ロジック「ハイ」またはロジック「ロー」の信号)から、別の電圧ドメインのロジックレベルに対応する電圧レベルに変換するように動作する。電圧レベルシフタは、従来、電圧ドメインにおける供給電圧の特定の値、および/または、供給電圧の差に基づいて設計されている。電圧ドメインの範囲全体にわたって動作可能な電圧レベルシフタを提供することが有利となる。

一群のダイナミック回路は、電圧レベルシフタとして動作する。これらのダイナミック回路は初期化され、第1の電圧ドメインからの入力信号は、第2の電圧ドメインにおけるダイナミック回路の選択された1つに提供される。この入力信号は、選択されたダイナミック回路のダイナミックノードをディスチャージさせ、第2の電圧ドメインにおける出力信号を生成する。他のダイナミック回路におけるキーパー回路は、NFETのプルダウンデバイスからのリーク電流に起因する、他のダイナミック回路におけるダイナミックノードのディスチャージを防ぐために、選択されたダイナミック回路におけるダイナミックノードのディスチャージに応じてイネーブルにされる。出力信号の電圧レベルは、入力信号の電圧レベル対してシフトされる。

特定の実施形態では、装置は、ディスチャージ信号を受信するように構成された第1のダイナミック回路構造体および第2のダイナミック回路構造体を備える。第1のダイナミック回路構造体は、第1のキーパー回路、第1のディスチャージ回路、および第1のプリチャージ回路を備える。第1のキーパー回路、第1のディスチャージ回路、および第1のプリチャージ回路は、第1のダイナミックノードに接続されている。第1のプリチャージ回路は、第1のダイナミックノードをプリチャージ電圧レベルにプリチャージするように構成されている。第2のダイナミック回路構造体は、第2のキーパー回路、第2のディスチャージ回路、および第2のプリチャージ回路を備える。第2のキーパー回路、第2のディスチャージ回路、および第2のプリチャージ回路は、第2のダイナミックノードに接続されている。第2のキーパー回路は、第1のダイナミックノードに接続されている。第1のダイナミック回路構造体は、アサートされたディスチャージ信号をディスチャージ期間中に受信する。アサートされたディスチャージ信号は、プリチャージ電圧レベル(例えば、Vdd_H)と異なる電圧レベル(例えば、Vdd_L)を含む。

別の特定の実施形態では、装置は、複数のダイナミック回路構造体を含む。複数のダイナミック回路構造体における各々のダイナミック回路構造体は、プリチャージ電圧レベルにプリチャージされるように構成されたダイナミックノードと、キーパー回路と、ディスチャージ回路と、プリチャージ回路と含む。複数のダイナミック回路構造体における第1のダイナミック回路構造体のダイナミックノードは、複数のダイナミック回路構造体における他のダイナミック回路構造体の各々のキーパー回路に接続されている。複数のダイナミック回路構造体の1つだけが、アサートされたディスチャージ信号をディスチャージ期間中に受信する。アサートされたディスチャージ信号は、プリチャージ電圧レベルと異なるディスチャージ電圧レベルである。

別の特定の実施形態では、第1のダイナミック回路構造体における第1のディスチャージ回路でディスチャージ信号を受信するステップを含む方法が開示される。ディスチャージ信号は、第1の電圧レベル(例えば、Vdd_L)を有する。第1のダイナミック回路構造体は、第1のダイナミックノードおよび第1のキーパー回路を備え、第1のダイナミックノードは、第1の電圧レベルと異なる第2の電圧レベル(例えば、Vdd_H)を有する。第1のキーパー回路は、ディスチャージ信号が受信される際にディセーブルにされている。この方法は、ディスチャージ信号の受信に応じて第1のダイナミックノードをディスチャージするステップを含む。また、この方法は、第2のダイナミック回路構造体における第2のダイナミックノードを第2の電圧レベルで維持するために、第1のダイナミックノードのディスチャージに応じて、第2のダイナミック回路構造体における第2のキーパー回路をイネーブルにするステップを含む。

開示される実施形態の少なくとも1つによってもたらされる特定の利点の1つは、ダイナミック回路構造体におけるダイナミックノードのディスチャージ中に、ダイナミック回路構造体におけるキーパー回路がイネーブルにされないことである。したがって、ダイナミックノードのディスチャージ中におけるディスチャージ回路とキーパー回路との競合は、低減するか、またはいくつかの場合には排除される。それにより、ダイナミックノードのディスチャージ中におけるダイナミック回路構造体の電力消費は減少し、ダイナミックノードがディスチャージする速度は向上し、レベルシフタは、より低いVdd_Lレベルで動作することができる。

複数の電圧レベルで動作するダイナミック回路構造体を含むシステムにおける第1の例示的実施形態のブロック図である。複数の電圧レベルで動作するダイナミック回路構造体を含むシステムにおける第2の例示的実施形態の図である。図2のシステムに対応するタイミング図の例である。ダイナミック回路構造体を複数の電圧レベルで動作させる方法における特定の例示的実施形態の流れ図である。マルチ電圧ドメインのマルチダイナミック回路構造デバイスを含むシステムにおける第1の特定の実施形態のブロック図である。マルチ電圧ドメインのマルチダイナミック回路構造デバイスを含むシステムにおける第2の特定の実施形態のブロック図である。

図1を参照すると、マルチ電圧レベルのダイナミック回路構造体を含むシステムにおける第1の実施形態が示されている。図1のシステムは、第1の電圧ドメイン134においてワンホット出力(one-hot output)を生成する回路137を含む。この回路137は、第2の電圧ドメイン136における複数のダイナミック回路構造体101に接続されており、複数のダイナミック回路構造体101は、代表的な第1のダイナミック回路構造体102と、代表的な第2のダイナミック回路構造体104とを含む。第1のダイナミック回路構造体102は、第1のダイナミックノード130に接続された第1のプリチャージ回路110と、第1のディスチャージ回路114と、第1のキーパー(keeper)回路106とを含む。第2のダイナミック回路構造体104は、第2のダイナミックノード132に接続された第2のプリチャージ回路112と、第2のディスチャージ回路116と、第2のキーパー回路108とを含む。第1のキーパー回路106は、第2のダイナミック回路構造体104における第2のダイナミックノード132に接続されている。第2のキーパー回路108は、第1のダイナミック回路構造体102における第1のダイナミックノード130に接続されている。複数のダイナミック回路構造体101は、第1の電圧ドメイン134からのワンホットディスチャージ信号124を、第2の電圧ドメイン136に対応する出力信号192または194にシフトするレベルシフタとして動作する。

(ワンホットデコーダ回路でもよい)回路137は、ディスチャージ信号124をワンホット信号として生成するように構成されている。例えば、ワンホットデコーダ回路137は、N本のラインを有するバスに接続されていてもよく、バスにおける各々のラインは、別々のディスチャージ回路114、116に接続されていてもよい。ワンホット出力を生成する回路137は、Nラインのバスのうちのただ1本のラインをアサートし、すべての残りのラインをアサートされないままにすることができる。したがって、ディスチャージ信号124には、一度に1つだけがアサートされる、複数のダイナミック回路構造体101に提供される複数の個別の信号が含まれ得る。

第1のダイナミック回路構造体102は、第1のダイナミックノード130およびインバータ126を介して出力192を提供するように構成されている。出力192は、第2の電圧ドメイン136からのクロック信号118と、第1の電圧ドメイン134からのディスチャージ信号124とに応じて提供される。電圧ドメインから受信される信号は、特定範囲の電圧レベル以内の電圧レベルにおけるものでもよい。例えば、第1の電圧ドメイン134は、グランド基準電圧(0ボルト)からVdd_Lまでの電圧レベルの範囲を含むことができ、また第2の電圧ドメイン136は、グランド基準電圧からVdd_Hまでの電圧レベルの範囲を含むことができ、このうちVdd_HはVdd_Lより大きい。

第1のプリチャージ回路110は、クロック信号118を入力として受信し、その入力に応じて第1のダイナミックノード130を電圧源に接続するか、または第1のダイナミックノード130を切り離す。第1のディスチャージ回路114は、クロック信号118およびディスチャージ信号124に応じて、第1のダイナミックノード130をディスチャージするように構成されている。第1のキーパー回路106は、第2のダイナミックノード132における、入力としての電圧に応答し、その入力に応じて第1のダイナミックノード130を電圧源に接続するか、または第1のダイナミックノード130を切り離す。例えば、第1のキーパー回路106は、第2のダイナミックノード132がディスチャージされる場合に、第1のダイナミックノード130を電圧源に接続する。本明細書で用いられる場合、ノードは、ノードにおける電圧が、ロジックハイの電圧レベルから実質的にゼロボルト、すなわちグランド値に推移する際に「ディスチャージ」される。

第2のダイナミック回路構造体104は、クロック信号118およびディスチャージ信号124に応じて、第2のダイナミックノード132およびインバータ128を介して出力194を提供するように構成されている。第2のプリチャージ回路112は、クロック信号118を入力として受信し、その入力に応じて第2のダイナミックノード132を電圧源に接続するか、または第2のダイナミックノード132を切り離す。第2のディスチャージ回路116は、クロック信号118およびディスチャージ信号124に応じて、第2のダイナミックノード132をディスチャージするように構成されている。第2のキーパー回路108は、第1のダイナミックノード130における、入力としての電圧に応答し、その入力に応じて第2のダイナミックノード132を電圧源に接続するか、または第2のダイナミックノード132を切り離す。例えば、第2のキーパー回路108は、第1のダイナミックノード130がディスチャージされる場合に、第2のダイナミックノード132を電圧源に接続する。

キーパー回路106、108は、ダイナミックノード130〜132のうちの1つを、ダイナミックノード130〜132のうちの別の1つにおける電圧に応じて電圧源Vdd_Hに選択的に接続するように構成されたPチャネルの電界効果トランジスタ(PFET)などの、1つまたは複数のプルアップデバイスを含むことができる。例えば、クロック信号118がロジックハイの値を有する場合、ダイナミックノード130、132は、NチャネルFET(NFET)のプルダウンデバイスを通るリーク経路によって、(Vdd_Hからグランドに)徐々に状態を変化させ得る。キーパー回路106、108は、リーク電流を補償し、ダイナミックノード130、132をVdd_Hのレベルで維持する。図2には、キーパー回路106、108の説明のための例が示されている。特定の実施形態では、(第1の電圧ドメイン134からの信号によってではなく)第2の電圧ドメイン136における電圧によってキーパー回路106、108が制御されるため、キーパー回路106、108は、Vdd_LドメインとVdd_Hドメインとの間の、向上した電圧動作範囲を伴う電圧レベルシフトを可能にする。さらに、キーパートランジスタおよびNFETプルダウントランジスタの(キーパーのサイズとNFETのサイズとのPN比に依存する)ドライブ強度に影響を及ぼすプロセスのばらつきが、低減または回避され得る。さらに、Vdd_Lドメインの動作範囲は、レシオレス設計によって狭くされてもよく、またVdd_HとVdd_Lのギャップに対する依存性をもたなくてもよい。

動作においては、第1および第2のダイナミックノード130、132は、プリチャージ期間中はプリチャージされており、その間、プリチャージ回路110、112は、クロック信号118によってイネーブルにされており、ディスチャージ回路114、116は、クロック信号118によってディセーブルにされている。キーパー回路106、108は、ダイナミックノード130、132がプリチャージされることに応じてディセーブルにされる。

ダイナミックノード130および132のプリチャージに続いて、第1のディスチャージ回路114および第2のディスチャージ回路116の一方だけが、ディスチャージ信号124によってイネーブルにされる。このディスチャージ信号124は、一度に複数の信号のうちの1つだけがアサートされる、すなわち「ホット」となる(すなわち、複数のディスチャージ信号の各々が、すべての他のディスチャージ信号に対して互いに排他的である)、「ワンホット」信号でもよい。それにより、第1のディスチャージ回路114および第2のディスチャージ回路116の一方だけが、プリチャージ期間に続くディスチャージ期間中にイネーブルにされ得る。

クロック信号118の推移に応じて、プリチャージ回路110、112がディセーブルにされ、アサートされたディスチャージ信号124を受信するディスチャージ回路114または116がイネーブルにされる。例えば、ディスチャージ信号124を介して第1のディスチャージ回路114がイネーブルにされる場合、第2のディスチャージ回路116はイネーブルにされない。それにより、第1のディスチャージ回路114は、第1のダイナミックノード130をディスチャージする。第2のディスチャージ回路116は、イネーブルにされず、第2のダイナミックノード132をディスチャージしない。

第1のダイナミックノード130は、第1の電圧ドメイン134からのワンホットディスチャージ信号124(例えば、Vdd_Lにおける入力)の受信に応じて、グランドにディスチャージし、インバータ126に、第2の電圧ドメイン136に対応する出力192におけるハイ値(例えば、Vdd_Hにおける出力)を提供させる。第2のダイナミックノード132は、第1の電圧ドメイン134からのロー入力(例えば、0V)の受信に応じて、第2のドメイン136におけるハイ電圧レベル(例えば、Vdd_H)でチャージされたままとなり、インバータ128に、出力194におけるロー値(例えば、0V)を提供させる。このように、複数のダイナミック回路構造体101は、第1の電圧ドメイン134からのワンホット入力信号の電圧レベルを、第2の電圧ドメイン136に対応するワンホット出力信号にシフトするように動作する。

第2のダイナミックノード132が依然としてロジックハイの電圧レベルであるため、第1のキーパー回路106は、第1のダイナミックノード130のディスチャージ中はディセーブルにされたままとなる。それにより、第1のダイナミックノード130をディスチャージする際、第1のキーパー回路106と第1のディスチャージ回路114との間の競合は生じない。

第2のキーパー回路108は、第1のダイナミックノード130のディスチャージに応じて、ダイナミックノード132の電圧レベルを、プリチャージ電圧レベルまたはその付近で維持する。すなわち、第2のキーパー回路108は、第2の電圧ドメイン136におけるロジックハイの電圧レベルで、第2のダイナミックノード132を維持することができる。

このように、複数のダイナミック回路構造体101は、第1の電圧ドメイン134からのロジックハイの信号(すなわち、アサートされたディスチャージ信号124)を受信して、第2の電圧ドメイン136におけるロジックハイの信号(すなわち、出力192または194)を出力する電圧レベルシフタとして動作することができる。プリチャージ回路110、112、および、キーパー回路106、108は、競合を低減または排除するために、ダイナミックノード130または132のディスチャージ中にディセーブルにされる。ディスチャージ中の競合を減らすことによって、電力消費が低減し、動作速度が向上し得る。この電圧レベルシフタは、低い電力、向上した速度、広い動作範囲、低いVdd_Lで動作することができ、また、競合を含むレベルシフタの設計、および/または、Vdd_Lからの信号を用いてキーパーをイネーブルにするレベルシフタの設計よりもプロセスのばらつきに対する感度を下げた状態で動作することができる。図1は、2つの代表的なダイナミック回路構造体102および104を示しているが、他の実施形態では、複数のダイナミック回路構造体101には、図2に示されているように、3つ以上のダイナミック回路構造体が含まれ得る。

図2を参照すると、図1のシステムの実装形態における説明のための例が示されている。図2のシステムは、第2の電圧ドメイン136における第1のダイナミック回路構造体102および第2のダイナミック回路構造体104に接続された、第1の電圧ドメイン134における回路137を含む。また、この回路137は、第2の電圧ドメイン136における第3のダイナミック回路構造体206および第4のダイナミック回路構造体208にも接続されている。回路137は、第1の電圧ドメイン134からのアサートされたディスチャージ信号を、ラインin0、in1、in2、およびin3を各々介したダイナミック回路構造体102、104、206、および208のうちの1つだけに提供するように構成されている。

第1のダイナミック回路構造体102における第1のプリチャージ回路110は、Pチャネルの電界効果トランジスタ(PFET)として示されているプリチャージトランジスタ252を含む。プリチャージトランジスタ252は、電圧源Vdd_H(すなわち、第2の電圧ドメイン136)に接続された第1の端子と、第1のダイナミックノード130に接続された第2の端子と、クロック信号118を受信するように接続されたゲート端子とを有する。

第1のディスチャージ回路114は、NチャネルのFET(NFET)として示されている第1のディスチャージトランジスタ284および第2のディスチャージトランジスタ286を含む。第1のディスチャージトランジスタ284は、第1のダイナミックノード130に接続された第1の端子と、第2のディスチャージトランジスタ286に接続された第2の端子と、回路137からのin0信号を受信するように接続されたゲート端子とを有する。第2のディスチャージトランジスタ286は、第1のディスチャージトランジスタ284に接続された第1の端子と、基準電圧源(すなわち、グランド端子)に接続された第2の端子と、クロック入力信号118を受信するように接続されたゲート端子とを有する。

第1のキーパー回路106は、PFETとして示されている第1のキーパートランジスタ(keeper transistor)254、第2のキーパートランジスタ256、および第3のキーパートランジスタ258を含む。キーパートランジスタ254〜258の各々は、Vdd_Hに接続された第1の端子と、第1のダイナミックノード130に接続された第2の端子と有する。第1のキーパートランジスタ254は、第2のダイナミック回路構造体104における第2のダイナミックノード132に接続されたゲート端子を有する。第2のキーパートランジスタ256は、第3のダイナミック回路構造体206における第3のダイナミックノード240に接続されたゲート端子を有する。第3のキーパートランジスタ258は、第4のダイナミック回路構造体208における第4のダイナミックノード242に接続されたゲート端子を有する。

第1のキーパー回路106は、他のダイナミック回路構造体104、206、および208における各々のダイナミックノード132、240、および242のいずれかのディスチャージによってイネーブルにされる。例えば、第2のダイナミックノード132がディスチャージすると、第1のキーパートランジスタ254は、第1のダイナミックノード130をVdd_Hに接続する。ダイナミックノード132、240、および242のいずれもディスチャージされないと、第1のキーパー回路106はディセーブルにされ、それによって、第1のダイナミックノード130はVdd_Hから切り離され、第1のキーパー回路106からの競合がない状態で、第1のダイナミックノード130のディスチャージが可能となる。

ダイナミック回路構造体104、206、および208は、第1のダイナミック回路構造体102と同様である。例えば、第2のダイナミック回路構造体104における第2のプリチャージ回路112は、クロック信号118に応答するプリチャージトランジスタ260を含む。第2のディスチャージ回路116は、回路137からのin1信号に応答する第1のディスチャージトランジスタ288と、クロック信号118に応答する第2のディスチャージトランジスタ290とを含む。第2のキーパー回路108は、Vdd_Hと第2のダイナミックノード132との間に並列に接続されたキーパートランジスタ262、264、および266を含む。キーパートランジスタ262、264、および266の各々は、別のダイナミック回路構造体102、206、および208におけるダイナミックノード130、240、および242の電圧に各々応答する。

第3のダイナミック回路構造体206は、第3のプリチャージ回路220と、第3のディスチャージ回路228と、第3のキーパー回路212とに接続された第3のダイナミックノード240を含む。インバータ248は、出力を提供するために第3のダイナミックノード240に接続されている。第3のプリチャージ回路220は、クロック信号118に応答するプリチャージトランジスタ268を含む。第3のディスチャージ回路228は、回路137からのin2信号に応答する第1のディスチャージトランジスタ292と、クロック信号118に応答する第2のディスチャージトランジスタ294とを含む。第3のキーパー回路212は、Vdd_Hと第3のダイナミックノード240との間に並列に接続されたキーパートランジスタ270、272、および274を含む。キーパートランジスタ270、272、および274の各々は、別のダイナミック回路構造体102、104、および208におけるダイナミックノード130、132、および242の電圧に各々応答する。

第4のダイナミック回路構造体208は、第4のプリチャージ回路222と、第4のディスチャージ回路230と、第4のキーパー回路214とに接続された第4のダイナミックノード242を含む。インバータ250は、出力を提供するために第4のダイナミックノード242に接続されている。第4のプリチャージ回路222は、クロック信号118に応答するプリチャージトランジスタ276を含む。第4のディスチャージ回路230は、回路137からのin3信号に応答する第1のディスチャージトランジスタ296と、クロック信号118に応答する第2のディスチャージトランジスタ298とを含む。第4のキーパー回路214は、Vdd_Hと第4のダイナミックノード242との間に並列に接続されたキーパートランジスタ278、280、および282を含む。キーパートランジスタ278、280、および282の各々は、別のダイナミック回路構造体102、104、および206におけるダイナミックノード130、132、および240の電圧に各々応答する。

第1および第2のダイナミック回路構造体102および104における動作の例を図3に関して説明する。図2の例では、4つのダイナミック回路構造体102、104、206、および208が説明のために示されているが、当業者である読者は、図2のシステムとして動作するように構成されたシステムが、N個のダイナミック回路構造体を含み得ることを認識するであろう。N個のダイナミック回路構造体の各々におけるキーパー回路は、各々が他のダイナミック回路構造体におけるダイナミックノードにつながれたN-1個のキーパーイネーブルトランジスタ(keeper enable transistor)を用いて構成されてもよい。さらに、図2は、PFETおよびNFETにおける特定の構成を用いる実装形態の例を示しているが、他の実装形態は、PFETとNFETを交換し、また、各々の電圧源の極性と信号を逆にすることによって(すなわち、ロジックハイの電圧をロジックローの電圧と交換することによって)変更された、図2のシステムを含み得る。

図3を参照すると、図2のシステムに対応するタイミング図の例が示されている。図3のタイミング図は、クロック信号118の電圧レベル、回路137の信号in0およびin1の電圧レベル、第1のダイナミックノード130および第2のダイナミックノード132の電圧レベルを各々時間の関数として示すトレース306、308、310、312、および314を含む。

時刻t0は、プリチャージ期間の始まりを表す。時刻t0では、トレース306〜310の各々は、グランド基準電圧(すなわち、ロジックローの電圧レベル)で示されており、トレース312および314は、第2の電圧ドメイン136におけるロジックハイの電圧レベル(例えば、Vdd_H)である。t0とt1の間では、ロジックローの電圧レベルにおけるクロック信号118は、第1のディスチャージ回路114をディセーブルにし、第1のプリチャージ回路110に、第1のダイナミックノード130をVdd_Hに接続させ、それによって、第1のダイナミックノード130はVdd_Hで保持される。また、ロジックローの電圧レベルにおけるクロック信号118は、第2のディスチャージ回路116もディセーブルにし、第2のプリチャージ回路112に、第2のダイナミックノード132をVdd_Hに接続させ、それによって、第2のダイナミックノード132はVdd_Hで保持される。

またt0とt1の間では、信号in0が、グランド基準電圧から、第1の電圧ドメイン134におけるロジックハイの電圧レベルであるVdd_Lに推移する。in0およびin1がワンホットデコーダ137によって提供されることから、一度にin0とin1の一方だけがVdd_Lであり得る。

時刻t1では、クロック信号118がグランド基準電圧からVdd_Hに推移し、ディスチャージ期間の始まりを示す。プリチャージ回路110および112は、ロジックハイのレベルにおけるクロック信号118に応じてディセーブルにされる。第1のディスチャージ回路114は、(異なる電圧ドメインからであるにもかかわらず、)ハイロジックの電圧レベルにおけるクロック信号118とin0との両方に応じて、第1のダイナミックノード130をディスチャージする。第1の電圧ドメイン134におけるロジックローのレベルと、第2の電圧ドメイン136におけるロジックローのレベルとが実質的に同じ(例えば、0V)であることから、in1におけるロジックローの電圧レベルに応答する第2のディスチャージ回路116は、ディセーブルにされたままとなり、それによって、ディスチャージ期間中における第2のダイナミックノード132のディスチャージは妨げられる。

第1の電圧ドメイン134からのハイロジックレベル(例えば、Vdd_L)におけるin0は、第1のディスチャージトランジスタ284をオンするために用いられ、PFETをオフするためには用いられないことから、Vdd_Lドメインからの信号によってPFET(例えば、キーパーデバイス)が制御される実装形態よりも低い値のVdd_Lでレベルシフトを行なうことができる。さらに、キーパーデバイス254、256、および258がオフであるために、NFET284および286は、キーパー回路106からの競合がない状態で、第1のダイナミックノード130をディスチャージすることができる。

図2のシステムとは対照的に、PFETキーパーと競合するNFETを通じてディスチャージするノードを有する従来のシステムでは、NFETのゲートに印加される電圧源のロー値は、キーパー電流(keeper current)に匹敵するディスチャージ電流を引き起こす場合があり、それによって、動作速度が下がり、また電圧源に対する下限値が設定される。このような従来のシステムでは、NFETとPFETの比率は、動作にとって重要であり、従来の電圧シフタがプロセスのばらつきを受けやすい原因となり得る。

第1のダイナミックノード130がディスチャージするため、時刻t2では、第1のダイナミックノード130は、ロジックハイの電圧レベルからロジックローの電圧レベルに推移する。タイミング図のt1とt2の間では、第2のダイナミックノード132が依然としてVdd_Hであるため、第1のキーパー回路106はイネーブルにされない。このように、第1のダイナミックノード130のディスチャージ中には、第1のキーパー回路106と第1のディスチャージ回路114との間の競合は生じない。さらに、第2のキーパー回路108は、t1とt2の間でディセーブルにされたままであり、この間、第1のダイナミックノード130は、ディスチャージするものの、依然としてロジックローの電圧レベルを上まわっている。第2のダイナミックノード132は、ディスチャージ期間中、プリチャージされたままであるが、やがて電流のリークが、第2のダイナミックノード132における電圧レベルの減少をもたらす可能性がある。第2のダイナミックノード132が依然としてロジックハイの電圧レベルであることを確実なものとするために、第2のキーパー回路108は、t2でイネーブルにされる。第1のダイナミックノード130は、時刻t3において実質的にディスチャージされる。

第2のキーパー回路108は、第2の電圧ドメイン136から、第1のダイナミックノード130によって制御される。そのため、第2のキーパー回路108は、第1の電圧ドメイン134における電圧レベルから実質的に独立して動作する。したがって、レベルシフト動作は、Vdd_Lドメインからの入力信号に応答するスタックキーパー(stack keeper)を有する、Vdd_HとVdd_Lとの差がスタックキーパーのしきい値電圧を超える際にプロセスのばらつきと性能の問題とをさらに受けやすくなる可能性のある従来のレベルシフタ回路より低いVdd_Lの値において可能となる。

タイミング図における時刻t3とt4の間では、トレース306〜314は、実質的に安定な状態のままであり、回路の出力は、評価期間中に評価され得る。時刻t4では、クロック信号118はグランド基準電圧に推移し、次のプリチャージ期間が始まる。時刻t4におけるクロック信号118の推移に応じて、ディスチャージ回路114、116はディセーブルにされ、プリチャージ回路110、112はイネーブルにされる。第1のキーパー回路106は、ディセーブルにされたままであり、第2のキーパー回路108は、第1のダイナミックノード130がロジックハイの電圧レベルにプリチャージすることに応じてディセーブルにされる。ディスチャージ信号は、in0からディアサートされてもよく、また、次のディスチャージ期間に備えて別のワンホット信号in1〜in3においてアサートされてもよい。

トレース306〜314は、動作の原理を示すために、Vdd_H、Vdd_Lと、グランド基準電圧との間の電圧レベルおよび推移を、理想的な条件、または、ほぼ理想的な条件のもとで示し得る。動作においては、図示された1つまたは複数の電圧が、例示された実施形態からずれる場合がある。例えば、第1のダイナミックノード130は、図2におけるディスチャージトランジスタ284および286の両端における非ゼロ電圧に起因して、グランド基準電圧まで十分にディスチャージしない可能性がある。このように、図3の実施形態は、限定ではなく説明のために提供されている。

図4を参照すると、キーパー回路とディスチャージ回路の競合が低減したダイナミック回路構造体を動作させる方法に関する第1の例示的実施形態の流れ図が示されている。このダイナミック回路構造体は、ワンホット信号を、第1の電圧レベル(例えば、Vdd_L)から第2の電圧レベル(例えば、Vdd_H)にレベルシフトするように動作することができる。

402では、第1のダイナミック回路構造体における第1のプリチャージ回路と、第2のダイナミック回路構造体における第2のプリチャージ回路とにおいて、クロック信号が受信され得る。例えば、このクロック信号は、第1のダイナミック回路構造体102における第1のプリチャージ回路110と、第2のダイナミック回路構造体104における第2のプリチャージ回路112とにおいて受信される、図1のクロック信号118でもよい。

404では、第1のダイナミック回路構造体における第1のダイナミックノードと、第2のダイナミック回路構造体における第2のダイナミックノードとが、クロック信号の受信に応じて第2の電圧レベルに設定され得る。例えば、第1のダイナミックノードを第2の電圧レベルに設定することは、図2のプリチャージトランジスタ252などの第1のプリチャージトランジスタを介して電圧源(例えば、Vdd_Hソース)を第1のダイナミックノードに接続することを含み得る。第2のダイナミックノードを第2の電圧レベルに設定することは、図2のプリチャージトランジスタ260などの第2のプリチャージトランジスタを介して電圧源を第2のダイナミックノードに接続することを含み得る。

406では、第1のダイナミック回路構造体における第1のディスチャージ回路において、ディスチャージ信号が受信される。図3のトレース312に関して説明された通り、ディスチャージ信号がt0とt1の間で受信される時のように、ディスチャージ信号が受信される場合、第1のダイナミックノードは第2の電圧レベルでもよく、また第1のキーパー回路はディセーブルにされていてもよい。ディスチャージ信号は、図1のディスチャージ信号124でもよい。ディスチャージ信号は、ワンホットデコーダ回路から受信されてもよい。特定の実施形態では、ディスチャージ信号は、図1の回路137から受信されてもよい。ディスチャージ信号は、第2の電圧レベルと異なる第1の電圧レベルである。

408では、ディスチャージ信号の受信に応じて第1のダイナミックノードがディスチャージされる。例えば、第1のディスチャージ回路は、図2のディスチャージトランジスタ284および286などの、基準電圧部に接続されたディスチャージトランジスタの積み重ねられたペアを含むことができる。第1のダイナミックノードをディスチャージすることは、例えば、回路137からのVdd_L電圧を第1のディスチャージトランジスタ284のゲートに印加し、また、クロック信号118からのVdd_H電圧を第2のディスチャージトランジスタ286のゲートに印加することによって、第1のダイナミックノードを基準電圧部に接続することを含み得る。

410では、第2のダイナミック回路構造体における第2のダイナミックノードを第2の電圧レベルで維持するために、第1のダイナミックノードのディスチャージに応じて、第2のダイナミック回路構造体における第2のキーパー回路がイネーブルにされる。例えば、第2のキーパー回路は、第2のダイナミックノードを電圧源に接続することによって、第2のダイナミックノードを第2の電圧レベルで維持することができる。例えば、図2における第2のキーパー回路108は、キーパートランジスタ262が、ディスチャージした第1のダイナミックノード130からローロジックレベルの電圧を受信することに応じて、第2のダイナミックノード132をVdd_Hに接続することができる。

第1のダイナミック回路構造体および第2のダイナミック回路構造体は、複数のダイナミック回路構造体に含まれてもよい。複数のダイナミック回路構造体は、N個のダイナミック回路構造体を含むことができ、N個のダイナミック回路構造体における各々のダイナミック回路構造体は、N-1個のキーパートランジスタを有するキーパー回路を含むことができる。

特定の実施形態では、ディスチャージ信号を受信することと、第1のダイナミックノードをディスチャージすることと、第2のキーパー回路をイネーブルにすることとは、電子デバイスに組み込まれたプロセッサにおいて実行される。また、当業者は、図1〜図2のシステムが半導体ダイに実装されてもよいことを理解するであろう。このような半導体ダイは、プロセッサの一部、メモリ回路の一部、または、1つもしくは複数の電子デバイスに組み込まれた別の回路の一部でもよい。例えば、1つまたは複数の電子デバイスは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されてもよい。例示的で非限定的な別の例として、1つまたは複数の電子デバイスは、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末(PDA)などの携帯型のデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置などの固定位置データユニット、任意の他の電子デバイス、またはこれらの任意の組合せなどの遠隔ユニットであってもよい。図5〜図6には、このような電子デバイスの例が示されている。

図5は、2つのマルチ電圧ドメインマルチダイナミック回路構造デバイス546、552を含むシステム500における第1の特定の実施形態のブロック図である。このシステム500は、携帯型の電子デバイスに実装されていてもよく、コンピュータ可読命令およびデータを記憶するメモリ532などのコンピュータ可読媒体に接続された、1つまたは複数の汎用プロセッサまたはデジタル信号プロセッサ(DSP)などのプロセッサコア510を含む。メモリ532は、メモリアレイ548と、アドレスデコーダ550と、コラム選択マルチプレクサ回路552およびワード線ドライバ回路546である2つのダイナミックドライバ回路とを含む。コラム選択マルチプレクサ回路552およびワード線ドライバ回路546の各々は、図1に示されたシステム、または図2に示されたシステムと同様のマルチドメインダイナミック回路構造デバイスを含む。例えば、コラム選択マルチプレクサ回路552およびワード線ドライバ回路546の各々は、ロジックドメインとコアメモリドメインとの間でワンホット信号のレベルシフトを行なうためのレベルシフタとして働くことができる。

また、システム500は、プロセッサコア510およびディスプレイデバイス528に接続されたディスプレイコントローラ526を含む。さらに、プロセッサコア510にはコーダ/デコーダ(CODEC)534が接続され得る。CODEC534には、スピーカ536およびマイクロフォン538が接続され得る。プロセッサコア510およびワイヤレスアンテナ542には、ワイヤレスコントローラ540が接続され得る。

特定の実施形態では、プロセッサコア510、ディスプレイコントローラ526、メモリ532、CODEC534、およびワイヤレスコントローラ540は、システムインパッケージデバイスまたはシステムオンチップデバイス522に含まれる。特定の実施形態では、入力デバイス530および電源544は、システムオンチップデバイス522に接続される。さらに、特定の実施形態では、図5に示されているように、ディスプレイデバイス528、入力デバイス530、スピーカ536、マイクロフォン538、ワイヤレスアンテナ542、および電源544は、システムオンチップデバイス522の外部にある。しかし、ディスプレイデバイス528、入力デバイス530、スピーカ536、マイクロフォン538、ワイヤレスアンテナ542、および電源544の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス522のコンポーネントに接続されていてもよい。

図6は、マルチ電圧ドメインのダイナミック回路構造デバイス646を含むシステム600における特定の実施形態のブロック図である。このシステム600は、携帯型の電子デバイスに実装されていてもよく、ディスプレイコントローラ526、CODEC534、およびワイヤレスコントローラ540と、さらにプロセッサコア610に接続されたメモリ632とを含む、図5のシステムオンチップデバイス522を含む。入力デバイス530、ディスプレイ528、スピーカ536、マイクロフォン538、および電源544は、システムオンチップデバイス522に接続されていてもよい。

プロセッサコア610は、乗算器選択回路646および乗算器回路650を含む。乗算器選択回路646と乗算器回路650の接続は、複数の乗算器選択ライン648によっている。乗算器選択回路646は、図1に示されているシステム、または図2に示されているシステムと同様のマルチドメインのダイナミック回路構造デバイスを用いて構成されている。

本明細書で開示された実施形態に関して説明される様々な例示的な論理ブロック、構成、モジュール、回路、および方法ステップが、電子的なハードウェア、処理ユニットにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実施され得ることを、当業者はさらに理解するであろう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して上記で説明されている。そのような機能がハードウェアとして実施されるか、または実行可能な処理命令として実施されるかは、特定の用途と、システム全体に課せられる設計制約とに依存する。当業者は、説明された機能を特定の用途ごとに様々な方法で実施することができるが、そのような実施の決定は、本開示の範囲からの逸脱をもたらすことと解釈されるべきではない。

本明細書で開示された実施形態に関して説明された方法またはアルゴリズムのステップは、直接ハードウェアで実施されてもよく、プロセッサによって実行されるソフトウェアモジュールで実施されてもよく、または、その2つの組合せで実施されてもよい。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピントルク注入磁気抵抗ランダムアクセスメモリ(STT-MRAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能なプログラム可能読取り専用メモリ(EPROM)、電気的に消去可能なプログラム可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または、当技術分野で知られている任意の他の形態の記憶媒体の中にあってもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに接続される。代替形態では、記憶媒体はプロセッサに組み込まれていてもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)の中にあってもよい。ASICは、コンピューティングデバイスまたはユーザ端末の中にあってもよい。代替形態では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中のディスクリート部品として存在していてもよい。

開示された実施形態における上記の説明は、開示された実施形態を当業者が製造または使用することを可能にするように提供されている。これらの実施形態に対する様々な変更は、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書で示された実施形態に限定されるようには考えられておらず、以下の特許請求の範囲によって定義される原理および新規の特徴と矛盾しない、可能である最も広い範囲を認められるように考えられている。

101 複数のダイナミック回路構造体
102 第1のダイナミック回路構造体
104 第2のダイナミック回路構造体
106 第1のキーパー回路
108 第2のキーパー回路
110 第1のプリチャージ回路
112 第2のプリチャージ回路
114 第1のディスチャージ回路
116 第2のディスチャージ回路
118 クロック信号
124 ディスチャージ信号
130 第1のダイナミックノード
132 第2のダイナミックノード
134 第1の電圧ドメイン
136 第2の電圧ドメイン
137 デコーダ回路
192 出力信号
194 出力信号

Claims

第1のキーパー回路、第1のディスチャージ回路、および第1のプリチャージ回路を備える第1のダイナミック回路構造体であって、前記第1のキーパー回路、前記第1のディスチャージ回路、および前記第1のプリチャージ回路が、第1のダイナミックノードに接続されており、前記第1のプリチャージ回路が、前記第1のダイナミックノードをプリチャージ電圧レベルにプリチャージするように構成されている、第1のダイナミック回路構造体と、
第2のキーパー回路、第2のディスチャージ回路、および第2のプリチャージ回路を備える第2のダイナミック回路構造体であって、前記第2のキーパー回路、前記第2のディスチャージ回路、および前記第2のプリチャージ回路が、第2のダイナミックノードに接続されている、第2のダイナミック回路構造体と、
第3のキーパー回路、第3のディスチャージ回路、および第3のプリチャージ回路を備えた第3のダイナミック回路構造体であって、前記第3のキーパー回路、前記第3のディスチャージ回路、および前記第3のプリチャージ回路は第3のダイナミックノードに接続される、第3のダイナミック回路構造体と、
第1の電圧ドメインに関連付けられ、前記第1のダイナミック回路構造体と、前記第2のダイナミック回路構造体と、前記第3のダイナミック回路構造体とに接続され、前記第1のダイナミックノードをディスチャージするために前記第1のディスチャージ回路にワンホットのディスチャージ信号を提供するように構成された、ワンホットの出力回路と、
を備える装置であって、
前記第2のキーパー回路と前記第3のキーパー回路は前記第1のダイナミックノードのディスチャージに応答してイネーブルにされ、
前記第1のダイナミック回路構造体は、第2の電圧ドメインへの出力信号を生成するレベルシフタとして動作するように構成される、
装置。
前記第1のキーパー回路が、前記第1のダイナミックノードのディスチャージ中にディセーブルされる、請求項1に記載の装置。
プリチャージ期間中は、前記第1のダイナミックノード、前記第2のダイナミックノード、および前記第3のダイナミックノードが、前記第2の電圧ドメインにおけるロジックハイの電圧レベルにプリチャージされており、
前記プリチャージ期間に続くディスチャージ期間中は、前記第1のダイナミック回路構造体、前記第2のダイナミック回路構造体、または前記第3のダイナミック回路構造体のうち１つに対応する、前記第1のダイナミックノード、前記第2のダイナミックノード、または前記第3のダイナミックノードのうち１つが、ロジックローの電圧レベルにディスチャージし、前記第1のダイナミックノード、前記第2のダイナミックノード、または前記第3のダイナミックノードのうちその他のものが、前記第2の電圧ドメインにおけるロジックハイの電圧レベルで保持されている、請求項1に記載の装置。
前記第1のキーパー回路が、前記第1のダイナミックノードにおける電圧レベルを維持するように構成されており、前記第2のキーパー回路が、前記第2のダイナミックノードにおける電圧レベルを維持するように構成されており、前記第3のキーパー回路が、前記第3のダイナミックノードにおける電圧レベルを維持するように構成されている、請求項1に記載の装置。
前記第1のダイナミック回路構造体、前記第2のダイナミック回路構造体、および前記第3のダイナミック回路構造体は少なくとも1つの半導体ダイに組み込まれている、請求項1に記載の装置。
前記第1のダイナミック回路構造体、前記第2のダイナミック回路構造体、および前記第3のダイナミック回路構造体が組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータのうち少なくとも１つを含む群から選択されるデバイスをさらに含む、請求項1に記載の装置。
少なくとも３つのダイナミック回路構造体と、
第1の電圧ドメインに関連付けられ、前記少なくとも３つのダイナミック回路構造体の各々に接続され、前記第1のダイナミック回路構造体の第1のダイナミックノードをディスチャージするために前記第1のダイナミック回路構造体にワンホットのディスチャージ信号を提供するように構成されたワンホットの出力回路と、
を備える装置であって、
各々のダイナミック回路構造体が、プリチャージ電圧レベルにプリチャージされるように構成されたダイナミックノードと、キーパー回路と、ディスチャージ回路と、プリチャージ回路とを備え、
第1のダイナミック回路構造体の第1のキーパー回路が、互いのダイナミック回路構造体のディスチャージ回路の出力に接続されており、
他のダイナミック回路構造体の各々のキーパー回路は、前記第1のダイナミックノードのディスチャージに応答してイネーブルにされ、
前記第1のダイナミック回路構造体は、第2の電圧ドメインへの出力信号を生成するレベルシフタとして動作するように構成される、
装置。
前記少なくとも３つのダイナミック回路構造体の前記ディスチャージ回路が、前記ワンホットの出力回路における対応する出力に応答する、請求項7に記載の装置。
特定のダイナミック回路構造体ごとに、
前記特定のダイナミック回路構造体における前記プリチャージ回路が、前記第2の電圧ドメインからのクロック信号に応答し、
前記特定のダイナミック回路構造体における前記ディスチャージ回路が、前記クロック信号と、前記第1の電圧ドメインからの前記ワンホットのディスチャージ信号とに応答する、請求項7に記載の装置。
各々のダイナミック回路構造体が、前記第2の電圧ドメインにあり、前記ワンホットのアサートされたディスチャージ信号に応答する、請求項7に記載の装置。
メモリアレイと、前記メモリアレイにおける複数のコラムまたはワード線をドライブするために前記メモリアレイに接続されたダイナミックドライバ回路とを含むメモリデバイスをさらに備え、前記ダイナミックドライバ回路が少なくとも３つのダイナミック回路構造体を備える、請求項7に記載の装置。
前記少なくとも３つのダイナミック回路構造体が組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータのうち少なくとも１つを含む群から選択されるデバイスをさらに備える、請求項7に記載の装置。
第1のダイナミック回路構造体における第1のダイナミックノードをプリチャージ電圧レベルにプリチャージするための第1の手段と、
第2のダイナミック回路構造体における第2のダイナミックノードを前記プリチャージ電圧レベルにプリチャージするための第2の手段と、
第3のダイナミック回路構造体における第3のダイナミックノードを前記プリチャージ電圧レベルにプリチャージするための第3の手段と、
前記第2のダイナミックノードまたは前記第3のダイナミックノードのディスチャージに応じて、前記第1のダイナミックノードを前記プリチャージ電圧レベルで維持するための第1の手段と、
前記第1のダイナミックノードまたは前記第3のダイナミックノードのディスチャージに応じて、前記第2のダイナミックノードを前記プリチャージ電圧レベルで維持するための第2の手段と、
前記第1のダイナミックノードまたは前記第2のダイナミックノードのディスチャージに応じて、前記第3のダイナミックノードを前記プリチャージ電圧レベルで維持するための第3の手段と、
ディスチャージ電圧レベルにおけるワンホットのディスチャージ信号に応じて、前記第1のダイナミックノードをディスチャージするための第1の手段と、
第1の電圧ドメインに関連付けられた前記ワンホットのディスチャージ信号を前記ディスチャージするための第1の手段に提供するための手段であって、前記提供するための手段は、前記第1のダイナミック回路構造体、前記第2のダイナミック回路構造体、および前記第3のダイナミック回路構造体に接続される、提供するための手段と、
を備える装置であって、
前記プリチャージするための第1の手段、前記維持するための第1の手段、および前記ディスチャージするための手段とが、前記ワンホットのディスチャージ信号の受信に応じて第2の電圧ドメインへの出力信号を生成するレベルシフタとして動作するように構成され、
前記プリチャージ電圧レベルと前記ディスチャージ電圧レベルとが異なる、
装置。
前記第1のダイナミック回路構造体、前記第2のダイナミック回路構造体、および前記第3のダイナミック回路構造体は少なくとも1つの半導体ダイに組み込まれている、請求項13に記載の装置。
前記第1のダイナミックノードをプリチャージするための手段と、前記第2のダイナミックノードをプリチャージするための手段と、前記第3のダイナミックノードをプリチャージするための手段とが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータのうち少なくとも１つを含む群から選択されるデバイスをさらに含む、請求項13に記載の装置。
第1のダイナミック回路構造体における第1のディスチャージ回路で、第1の電圧ドメインに関連付けられたワンホットのディスチャージ信号を受信するステップであって、前記第1のダイナミック回路構造体がさらに、第1のダイナミックノードおよび第1のキーパー回路を備え、前記ワンホットのディスチャージ信号が、第1の電圧レベルを含み、前記第1のダイナミックノードが、前記ワンホットのディスチャージ信号を受信する前に第2の電圧レベルでプリチャージされ、前記第2の電圧レベルは前記第1の電圧レベルと異なり、前記ワンホットのディスチャージ信号が受信される際に前記第1のキーパー回路がディセーブルにされている、ステップと、
前記ワンホットのディスチャージ信号に応じて前記第1のダイナミックノードをディスチャージするステップと、
第2のダイナミック回路構造体における第2のダイナミックノードを前記第2の電圧レベルで維持し、第3のダイナミック回路構造体における第3のダイナミックノードの第3のキーパー回路を維持するために、ディスチャージされた前記第1のダイナミックノードの電圧が前記ワンホットのディスチャージ信号の受信に応答してロジックローの電圧レベルより高い所定のレベルに低下したとき、前記第2のダイナミック回路構造体における第2のキーパー回路をイネーブルにするステップと
を含み、
前記ワンホットのディスチャージ信号を受信した前記第1のダイナミック回路構造体が、第2の電圧ドメインへの出力信号を生成するレベルシフタとして動作する、
方法。
前記第1のダイナミック回路構造体における第1のプリチャージ回路と、前記第2のダイナミック回路構造体における第2のプリチャージ回路と、前記第3のダイナミック回路構造体における第3のプリチャージ回路とにおいて、クロック信号を受信するステップと、
前記クロック信号の受信に応じて、前記第1のダイナミックノード、前記第2のダイナミックノード、および前記第3のダイナミックノードを前記第2の電圧レベルに設定するステップと
をさらに含む、請求項16に記載の方法。
前記第1のダイナミックノード、前記第2のダイナミックノード、および前記第3のダイナミックノードを前記第2の電圧レベルに設定するステップが、第1のプリチャージトランジスタを介して電圧源を前記第1のダイナミックノードに接続するステップと、第2のプリチャージトランジスタを介して前記電圧源を前記第2のダイナミックノードに接続するステップと、第3のプリチャージトランジスタを介して前記電圧源を前記第3のダイナミックノードに接続するステップと含む、請求項17に記載の方法。
前記第1のディスチャージ回路が、基準電圧部に接続されたディスチャージトランジスタの積み重ねられたペアを含み、前記第1のダイナミックノードをディスチャージするステップが、前記第1のダイナミックノードを前記基準電圧部に接続するステップを含む、請求項16に記載の方法。
前記第2のキーパー回路が、前記第2のダイナミックノードを電圧源に接続することによって、前記第2のダイナミックノードを前記第2の電圧レベルで維持し、前記第3のキーパー回路が、前記第3のダイナミックノードを電圧源に接続することによって、前記第3のダイナミックノードを前記第2の電圧レベルで維持する、請求項16に記載の方法。
前記ワンホットのディスチャージ信号がワンホットの出力回路から受信される、請求項16に記載の方法。
前記第１のダイナミックノードはクロック信号に基づいてディスチャージされるように構成される、請求項１に記載の装置。
前記ワンホットのディスチャージ信号は、前記第１の電圧ドメイン内の第１のロジックローの電圧レベルが前記第２の電圧ドメイン内の第２のロジックローの電圧レベルと実質的に同じであるように選択されるように構成される、請求項１に記載の装置。
前記第１のディスチャージ回路および前記第２のディスチャージ回路はそれぞれ２つのＮ型電界効果トランジスタ（ＮＦＥＴ）を含み、前記第１のＮＦＥＴのゲートは、ワンホットのディスチャージ信号を前記ワンホットの出力回路から受信するように構成され、前記第２のＮＦＥＴのゲートは電圧信号をクロックから受信するように構成される、請求項１に記載の装置。