CN102971965A - 多电压电平、多动态电路结构装置 - Google Patents

Abstract

本发明揭示一种多电压电平、多动态电路结构装置和方法。在特定实施例中，所述方法包含响应于接收到经断言放电信号(124)而将第一动态电路结构(102)的第一放电电路(114)处的第一动态节点(130)放电。所述第一动态电路结构(102)包含处于第一电压电平(Vdd-H)的所述第一动态节点(130)以及当接收到所述经断言放电信号(124)时被停用的第一保持器电路(106)。所述经断言放电信号(124)具有不同于所述第一电压电平(Vdd-H)的第二电压电平(Vdd-L)。响应于将所述第一动态节点(130)放电而启用第二动态电路结构(104)的第二保持器电路(108)以将所述第二动态电路结构(104)的第二动态节点(132)维持在所述第一电压电平(Vdd-H)。

Description

多电压电平、多动态电路结构装置

技术领域

本发明大体上涉及动态电路结构。

背景技术

技术的进步已产生更小且更强大的个人计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如较小、轻重量且易于由用户携带的便携式无线电话、个人数字助理(PDA)和寻呼装置。更具体来说，便携式无线电话(例如，蜂窝式电话和因特网协议(IP)电话)可经由无线网络传送语音和数据包。许多此类无线电话并入有额外装置以为最终用户提供增强功能性。举例来说，无线电话还可包含数字静态相机、数字摄像机、数字记录器和音频文件播放器。这些便携式个人计算装置中的每一者可包含多种不同的电子装置，其全都消耗某一量的电力。

在便携式个人计算装置中使用的集成电路可采用多个电压域。举例来说，在“高”电压域中的电路可以比使用较低供应电压(Vdd_L)操作的在“低”电压域中的电路高的供应电压(Vdd_H)操作。为了说明，逻辑电路可在比核心存储器电路低的供应电压下操作。

电压电平移位器操作以将信号从对应于一个电压域中的逻辑电平(即，逻辑“高”或逻辑“低”信号)的电压电平转换到对应于另一电压域中的逻辑电平的电压电平。常规上，电压电平移位器是基于电压域的供应电压的特定值和/或供应电压之间的差来设计的。将有利的是提供能够在某一范围的电压域上操作的电压电平移位器。

发明内容

一组动态电路作为电压电平移位器操作。初始化所述动态电路且将来自第一电压域的输入信号提供到所述动态电路中处于第二电压域的选定一者。所述输入信号致使所述选定动态电路的动态节点放电，产生第二电压域中的输出信号。响应于所述选定动态电路的动态节点的放电，启用其它动态电路处的保持器电路以防止其它动态电路处的动态节点由于来自NFET下拉装置的泄漏电流所引起的放电。输出信号的电压电平与输入信号的电压电平相比被移位。

在特定实施例中，一种设备包含第一动态电路结构和经配置以接收放电信号的第二动态电路结构。第一动态电路包含第一保持器电路、第一放电电路和第一预充电电路。所述第一保持器电路、所述第一放电电路和所述第一预充电电路耦合到第一动态节点。所述第一预充电电路经配置以将所述第一动态节点预充电到预充电电压电平。第二动态电路结构包含第二保持器电路、第二放电电路和第二预充电电路。所述第二保持器电路、所述第二放电电路和所述第二预充电电路耦合到第二动态节点。所述第二保持器电路耦合到所述第一动态节点。所述第一动态电路结构在放电时间周期期间接收经断言放电信号。所述经断言放电信号包含不同于所述预充电电压电平(例如，Vdd_H)的电压电平(例如，Vdd_L)。

在另一特定实施例中，所述设备包含多个动态电路结构。所述多个动态电路结构中的每一动态电路结构包含经配置以预充电到预充电电压电平的动态节点、保持器电路、放电电路和预充电电路。所述多个动态电路结构中的第一动态电路结构的所述动态节点耦合到所述多个动态电路结构中的其它动态电路结构中的每一者的所述保持器电路。所述多个动态电路结构中的单一一者在放电时间周期期间接收经断言放电信号。所述经断言放电信号处于不同于所述预充电电压电平的放电电压电平。

在另一特定实施例中，揭示一种方法，其包含在第一动态电路结构的第一放电电路处接收放电信号。所述放电信号具有第一电压电平(例如，Vdd_H)。所述第一动态电路结构包含第一动态节点和第一保持器电路，且所述第一动态节点具有不同于所述第一电压电平的第二电压电平(例如，Vdd_H)。当接收到所述放电信号时所述第一保持器电路被停用。所述方法包含响应于接收到所述放电信号而将所述第一动态节点放电。所述方法还包含响应于将所述第一动态节点放电而启用第二动态电路结构的第二保持器电路以将所述第二动态电路结构的第二动态节点维持在所述第二电压电平。

由所揭示实施例中的至少一者提供的一个特定优点是在动态电路结构的动态节点的放电期间所述动态电路结构的保持器电路未被启用。因此，在动态节点的放电期间放电电路与保持器电路之间的竞争减少，或在一些情况下被消除。因此，在动态节点的放电期间动态电路结构的功率消耗减少，动态节点放电的速度增加，且电平移位器可在较低的Vdd_L电平下操作。

附图说明

图1是包含在多个电压电平下操作的动态电路结构的系统的第一说明性实施例的框图；

图2是包含在多个电压电平下操作的动态电路结构的系统的第二说明性实施例的图；

图3是对应于图2的系统的时序图的说明；

图4是在多个电压电平下操作动态电路结构的方法的特定说明性实施例的流程图；

图5是包含多电压域、多动态电路结构装置的系统的第一特定实施例的框图；以及

图6是包含多电压域、多动态电路结构装置的系统的第二特定实施例的框图。

具体实施方式

参见图1，描绘包含多电压电平动态电路结构的系统的第一实施例。图1的系统包含位于第一电压域134中的产生独热输出的电路137，其耦合到第二电压域136中的多个动态电路结构101，包含代表性第一动态电路结构102和代表性第二动态电路结构104。第一动态电路结构102包含耦合于第一动态节点130处的第一预充电电路110、第一放电电路114和第一保持器电路106。第二动态电路结构104包含耦合于第二动态节点132处的第二预充电电路112、第二放电电路116和第二保持器电路108。第一保持器电路106耦合到第二动态电路结构104的第二动态节点132。第二保持器电路108耦合到第一动态电路结构102的第一动态节点130。所述多个动态电路结构101作为电平移位器操作，其将独热放电信号124从第一电压域134移位到对应于第二电压域136的输出信号192或194。

电路137(可为独热解码器电路)经配置以产生放电信号124作为独热信号。举例来说，独热解码器电路127可耦合到具有N条线的总线，且所述总线的每一条线可耦合到单独的放电电路114、116。产生独热输出的电路137可断言所述N线总线的单条线，且保持所有剩余线未断言。放电信号124因此可包含多个个别信号，其中每次仅断言一者，所述多个个别信号提供到所述多个动态电路结构101。

第一动态电路结构102经配置以经由第一动态节点130和反相器126提供输出192。输出192是响应于来自第二电压域136的时钟信号118和来自第一电压域134的放电信号124而提供的。从电压域接收的信号可处于特定电压电平范围内的电压电平。举例来说，第一电压域134可包含从接地参考电压(0伏)到Vdd_L的电压电平范围，且第二电压域136可包含从接地参考电压到Vdd_H的电压电平范围，其中Vdd_H大于Vdd_L。

第一预充电电路110接收时钟信号118作为输入，且响应于所述输入而使第一动态节点130与电压供应耦合或去耦。第一放电电路114经配置以响应于时钟信号118和放电信号124而将第一动态节点130放电。第一保持器电路106响应于作为输入的第二动态节点132处的电压，且响应于所述输入而使第一动态节点130与电压供应耦合或去耦。举例来说，第一保持器电路106在第二动态节点132被放电时将第一动态节点130耦合到电压供应。如本文中所使用，当节点处的电压从逻辑高电压电平转变到大体上零伏(即，接地值)时所述节点被“放电”。

第二动态电路结构104经配置以响应于时钟信号118和放电信号124而经由第二动态节点132和反相器128提供输出194。第二预充电电路112接收时钟信号118作为输入，且响应于所述输入而使第二动态节点132与电压供应耦合或去耦。第二放电电路116经配置以响应于时钟信号118和放电信号124而将第二动态节点132放电。第二保持器电路108响应于作为输入的第一动态节点130处的电压，且响应于所述输入而使第二动态节点132与电压供应耦合或去耦。举例来说，第二保持器电路108在第一动态节点130被放电时将第二动态节点132耦合到电压供应。

保持器电路106、108可包含一个或一个以上上拉装置，例如P沟道场效应晶体管(PFET)，其经配置以响应于动态节点130到132中的一者处的电压而选择性地将动态节点130到132中的另一者耦合到供应Vdd_H。举例来说，当时钟信号118具有逻辑高值时，动态节点130、132可能由于穿过N沟道FET(NFET)下拉装置的泄漏路径而逐渐改变状态(从Vdd_H到接地)。保持器106、108补偿泄漏电流且将动态节点130、132维持在Vdd_H电平。图2中展示保持器电路106、108的说明性实例。在特定实施例中，因为保持器电路106、108是由第二电压域136内的电压(即，不是由来自第一电压域134的信号)控制，所以保持器电路106、108以Vdd_L和Vdd_H域当中的改善的电压操作范围实现电压电平移位。另外，影响保持器和NFET下拉晶体管的驱动强度(取决于保持器的PN比和NFET大小)的过程变化可减少或避免。此外，Vdd_L域操作范围可能由于无比率设计而降低，且可能对Vdd_H与Vdd_L之间的间隙无依赖性。

在操作期间，第一动态节点130和第二动态节点132在预充电时间周期期间预充电，在所述时间周期期间预充电电路110、112由时钟信号118启用且放电电路114、116由时钟信号118停用。响应于动态节点130、132被预充电，保持器电路106、108被停用。

在动态节点130和132的预充电之后，第一放电电路114和第二放电电路116中的仅一者由放电信号124启用。放电信号124可为“独热”信号，其中每次仅断言(即，“热”)多个信号中的一者(即，多个放电信号中的每一者相对于所有其它放电信号是相互排斥的)。因此，在预充电时间周期后的放电时间周期期间可启用第一放电电路114和第二放电电路116中的仅一者。

响应于时钟信号118的转变，预充电电路110、112被停用，且接收到经断言放电信号124的放电电路114或116被启用。举例来说，当经由放电信号124启用第一放电电路114时，第二放电电路116不启用。因此，第一放电电路114将第一动态节点130放电。第二放电电路116未启用且不使第二动态节点132放电。

第一动态节点130响应于接收到来自第一电压域134的独热放电信号124(例如，处于Vdd_L的输入)而放电到接地，从而致使反相器126在输出192处提供对应于第二电压域136的高值(例如，处于Vdd_H的输出)。第二动态节点132响应于接收到来自第一电压域134的低输入(例如，处于0V)而保持在第二域136中的高电压电平(例如，处于Vdd_H)下充电，从而致使反相器128在输出194处提供低值(例如，处于0V)。因此，所述多个动态电路结构101操作以将独热输入信号的电压电平从第一电压域134移位到对应于第二电压域136的独热输出信号。

因为第二动态节点132保持在逻辑高电压电平，所以第一保持器电路106在第一动态节点130的放电期间保持停用。因此，当将第一动态节点130放电时在第一保持器电路106与第一放电电路114之间不存在竞争。

响应于第一动态节点130的放电，第二保持器电路108将动态节点132的电压电平维持在预充电电压电平处或附近。也就是说，第二保持器电路108可将第二动态节点132维持在第二电压域136的逻辑高电压电平。

因此，所述多个动态电路结构101可作为电压电平移位器操作，接收来自第一电压域134的逻辑高信号(即，经断言放电信号124)且输出第二电压域136的逻辑高信号(即，输出192或194)。预充电电路110、112和保持器电路106、108在动态节点130或132的放电期间停用以减少或消除竞争。在放电期间减少竞争可减少功率消耗，且可增加操作速度。电压电平移位器可以与包含竞争和/或使用来自Vdd_L的信号来启用保持器的电平移位器设计相比较低的功率、增加的速度、较大的操作范围、较低的Vdd_L和对过程变化的减少的敏感性来操作。虽然图1说明两个代表性动态电路结构102和104，但在其它实施例中，所述多个动态电路结构101可包含两个以上动态电路结构，例如图2中说明。

参见图2，描绘图1的系统的实施方案的说明性实例。图2的系统包含位于第一电压域134中的电路137，其耦合到第二电压域136中的第一动态电路结构102和第二动态电路结构104。电路137还耦合到第二电压域136中的第三动态电路结构206和第四动态电路结构208。电路137经配置以分别经由线in0、in1、in2和in3将来自第一电压域134的经断言放电信号提供到动态电路结构102、104、206和208中的单一一者。

第一动态电路结构102的第一预充电电路110包含预充电晶体管252，其说明为P沟道场效应晶体管(PFET)。预充电晶体管252具有耦合到电压供应Vdd_H(即，第二电压域136)的第一端子、耦合到第一动态节点130的第二端子，和经耦合以接收时钟信号118的栅极端子。

第一放电电路114包含第一放电晶体管284和第二放电晶体管286，其说明为N沟道FET(NFET)。第一放电晶体管284具有耦合到第一动态节点130的第一端子、耦合到第二放电晶体管286的第二端子，和经耦合以接收来自电路137的in0信号的栅极端子。第二放电晶体管286具有耦合到第一放电晶体管284的第一端子、耦合到参考电压供应(即，接地端子)的第二端子，和经耦合以接收时钟输入信号118的栅极端子。

第一保持器电路106包含第一保持器晶体管254、第二保持器晶体管256和第三保持器晶体管258，其说明为PFET。每一保持器晶体管254到258具有耦合到Vdd_H的第一端子和耦合到第一动态节点130的第二端子。第一保持器晶体管254具有耦合到第二动态电路结构104的第二动态节点132的栅极端子。第二保持器晶体管256具有耦合到第三动态电路结构206的第三动态节点240的栅极端子。第三保持器晶体管258具有耦合到第四动态电路结构208的第四动态节点242的栅极端子。

第一保持器电路106是通过分别对其它动态电路结构104、206和208的动态节点132、240和242中的任一者的放电来启用。举例来说，当第二动态节点132放电时，第一保持器晶体管254将第一动态节点130耦合到Vdd_H。当动态节点132、240和242中的任一者都不放电时，第一保持器电路106被停用，从而将第一动态节点130从Vdd_H去耦且使第一动态节点130能够放电而没有来自第一保持器电路106的竞争。

动态电路结构104、206和208类似于第一动态电路结构102。举例来说，第二动态电路结构104的第二预充电电路112包含响应于时钟信号118的预充电晶体管260。第二放电电路116包含响应于来自电路137的in1信号的第一放电晶体管288和响应于时钟信号118的第二放电晶体管290。第二保持器电路108包含保持器晶体管262、264和266，其并联耦合于Vdd_H与第二动态节点132之间。每一保持器晶体管262、264和266分别响应于另一动态电路结构102、206和208的动态节点130、240和242处的电压。

第三动态电路结构206包含第三动态节点240，其耦合到第三预充电电路220、第三放电电路228和第三保持器电路212。反相器248耦合到第三动态节点240以提供输出。第三预充电电路220包含响应于时钟信号118的预充电晶体管268。第三放电电路228包含响应于来自电路137的in2信号的第一放电晶体管292和响应于时钟信号118的第二放电晶体管294。第三保持器电路212包含保持器晶体管270、272和274，其并联耦合于Vdd_H与第三动态节点240之间。每一保持器晶体管270、272和274分别响应于另一动态电路结构102、104和208的动态节点130、132和242处的电压。

第四动态电路结构208包含第四动态节点242，其耦合到第四预充电电路222、第四放电电路230和第四保持器电路214。反相器250耦合到第四动态节点242以提供输出。第四预充电电路222包含响应于时钟信号118的预充电晶体管276。第四放电电路230包含响应于来自电路137的in3信号的第一放电晶体管296和响应于时钟信号118的第二放电晶体管298。第四保持器电路214包含保持器晶体管278、280和282，其并联耦合于Vdd_H与第四动态节点242之间。每一保持器晶体管278、280和282分别响应于另一动态电路结构102、104和206的动态节点130、132和240处的电压。

关于图3描述第一动态电路结构102和第二动态电路结构104的操作的实例。虽然在图2的实例中为解释性目的描绘四个动态电路结构102、104、206和208，但所属领域的技术人员读者将认识到经配置以作为图2的系统操作的系统可包含N个动态电路结构。N个动态电路结构中的每一者的保持器电路可配置有N-1个保持器启用晶体管，其中所述N-1个保持器启用晶体管中的每一者连结到其它动态电路结构的动态节点。另外，虽然图2说明使用PFET和NFET的特定布置的实施方案的实例，但其它实施方案可包含通过互换PFET与NFET且颠倒每一电压供应和信号的极性(即，互换逻辑高电压与逻辑低电压)而修改的图2的系统。

参见图3，描绘对应于图2的系统的时序图的说明。图3的时序图包含轨迹306、308、310、312和314，其分别说明时钟信号118、电路137的信号in0和in1、第一动态节点130和第二动态节点132的随着时间而变的电压电平。

时间t0表示预充电时间周期的开始。在时间t0处，轨迹306到310中的每一者被说明为处于接地参考电压(即，逻辑低电压电平)且轨迹312和314处于第二电压域136的逻辑高电压电平(例如，处于Vdd_H)。在t0与t1之间，处于逻辑低电压电平的时钟信号118停用第一放电电路114，且致使第一预充电电路110将第一动态节点130耦合到Vdd_H，从而将第一动态节点130保持在Vdd_H。处于逻辑低电压电平的时钟信号118还停用第二放电电路116且致使第二预充电电路112将第二动态节点132耦合到Vdd_H，从而将第二动态节点132保持在Vdd_H。

同样在t0与t1之间，信号in0从接地参考电压转变到Vdd_L、第一电压域134的逻辑高电压电平。因为in0和in1是由独热解码器137提供，所以每次in0和in1中仅一者可处于Vdd_L。

在时间t1处，时钟信号118从接地参考电压转变到Vdd_H，指示放电时间周期的开始。响应于处于逻辑高电平的时钟信号118，预充电电路110和112被停用。响应于时钟信号118和in0两者处于逻辑高电压电平(但是来自不同的电压域)，第一放电电路114将第一动态节点130放电。第二放电电路116响应于in1的逻辑低电压电平而保持停用，因为第一电压域134和第二电压域136的逻辑低电平大体上相同(例如，0V)，从而防止第二动态节点132在放电时间周期期间放电。

因为处于来自第一电压域134的高逻辑电平(例如，处于Vdd_L)的in0用以接通第一放电晶体管284且未用以断开PFET，所以可在比其中PFET(例如，保持器装置)是由来自Vdd_L域的信号控制的实施方案中低的Vdd_L的值处执行电平移位。另外，因为保持器装置254、256和258断开，所以NFET 284和286可将第一动态节点130放电而没有来自保持器电路106的争用。

与图2的系统相比之下，在具有通过与PFET保持器竞争的NFET而放电的节点的常规系统中，施加到NFET栅极的电压源的低值可致使放电电流与保持器电流相当，从而减慢操作速度且对电压源设定下限。在此类常规系统中，NFET与PFET之间的比对于操作来说可为关键的，且可致使常规电压移位器易受过程变化影响。

在第一动态节点130正在放电时，在时间t2，第一动态节点132从逻辑高电压电平转变到逻辑低电压电平。在时序图的t1与t2之间，第一保持器电路106未启用，因为第二动态节点132保持在Vdd_H。以此方式，在第一动态节点130的放电期间在第一保持器电路106与第一放电电路114之间不存在竞争。另外，在t1与t2之间在第一动态节点130正在放电但仍高于逻辑低电压电平时，第二保持器电路108保持停用。虽然在放电时间周期期间第二动态节点132保持预充电，但最终，电流泄漏可造成第二动态节点132处的电压电平的减少。为了确保第二动态节点132保持在逻辑高电压电平，在t2处启用第二保持器电路108。第一动态节点130大体上在时间t3处放电。

第二保持器电路108由来自第二电压域136的第一动态节点130控制。因此，第二保持器电路108大体上独立于第一电压域134的电压电平而操作。因此，在比具有响应于来自Vdd_L域的输入信号的堆叠保持器的常规电平移位器电路低的Vdd_L值下启用电平移位操作，所述常规电平移位器电路可能更易受过程变化和性能问题影响，因为Vdd_H与Vdd_L之间的差超过了堆叠保持器的阈值电压。

在时序图的时间t3与t4之间，轨迹306到314保持在大体上稳定状态，且可在评估时间周期期间评估电路的输出。在时间t4，时钟信号118转变到接地参考电压，且下一预充电时间周期开始。响应于时间t4处时钟信号118的转变，放电电路114、116被停用，且预充电电路110、112被启用。第一保持器电路106保持停用，且第二保持器电路108响应于第一动态节点130预充电到逻辑高电压电平而停用。放电信号可从in0解除断言，且可在独热信号in1到in3中的另一者处断言以准备下一放电周期。

为了说明操作原理，轨迹306到314可描绘在理想或近似理想条件下在Vdd_H、Vdd_L与接地参考电压之间的电压电平和转变。在操作中，所描绘电压中的一者或一者以上可偏离所说明的实施例。举例来说，由于图2的放电晶体管284和286上的非零电压，第一动态节点130可能不会完全放电到接地参考电压。因此，图3的实施例是为了解释而不是限制的目的而呈现。

参见图4，描绘操作具有减少的保持器电路-放电电路竞争的动态电路结构的方法的第一说明性实施例的流程图。动态电路结构可操作以将独热信号从第一电压电平(例如，Vdd_L)进行电平移位到第二电压电平(例如，Vdd_H)。

在402处，可在第一动态电路结构的第一预充电电路处和第二动态电路结构的第二预充电电路处接收时钟信号。举例来说，时钟信号可为图1的时钟信号118，其是在第一动态电路结构102的第一预充电电路110处和第二动态电路结构104的第二预充电电路112处接收。

在404处，可响应于接收到时钟信号而将第一动态电路结构的第一动态节点和第二动态电路结构的第二动态节点设定为第二电压电平。举例来说，将第一动态节点设定为第二电压电平可包含经由第一预充电晶体管(例如图2的预充电晶体管252)将电压源(例如，Vdd_H源)耦合到第一动态节点。将第二动态节点设定为第二电压电平可包含经由第二预充电晶体管(例如图2的预充电晶体管260)将电压源耦合到第二动态节点。

在406处，在第一动态电路结构的第一放电电路处接收放电信号。当接收到放电信号时，例如关于图3的轨迹312所描述当在t0与t1之间接收到放电信号时，第一动态节点可处于第二电压电平且第一保持器电路可停用。放电信号可为图1的放电信号124。放电信号可从独热解码器电路接收。在特定实施例中，放电信号可从图1的电路137接收。放电信号处于不同于第二电压电平的第一电压电平。

在408处，响应于接收到放电信号而将第一动态节点放电。举例来说，第一放电电路可包含耦合到参考电压的一对堆叠的放电晶体管，例如图2的放电晶体管284和286。将第一动态节点放电可包含例如通过将Vdd_L电压从电路137施加到第一放电晶体管284的栅极且将Vdd_H电压从时钟信号118施加到第二放电晶体管286的栅极，来将第一动态节点耦合到参考电压。

在410处，响应于将第一动态节点放电而启用第二动态电路结构的第二保持器电路以将第二动态电路结构的第二动态节点维持在第一电压电平。举例来说，第二保持器电路可通过将第二动态节点耦合到电压源而将第二动态节点维持在第二电压电平。为了说明，图2的第二保持器电路108可响应于保持器晶体管262从经放电第一动态节点130接收到低逻辑电平电压而将第二动态节点132耦合到Vdd_H。

第一动态电路结构和第二动态电路结构可包含在多个动态电路结构中。所述多个动态电路结构可包含N个动态电路结构，且所述N个动态电路结构中的每一动态电路结构可包含具有N-1个保持器晶体管的保持器电路。

在特定实施例中，接收放电信号、将第一动态节点放电以及启用第二保持器电路是在集成到电子装置中的处理器处执行。所述领域的技术人员还将认识到，图1到2的系统可在半导体裸片中实施。此半导体裸片可为处理器的部分、存储器电路的部分，或集成到一个或一个以上电子装置中的另一电路的部分。所述一个或一个以上电子装置例如可选自以下各项的群组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元，和计算机。作为另一说明性非限制性实例，所述一个或一个以上电子装置可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、例如个人数据助理(PDA)等便携式数据单元、具有全球定位系统(GPS)功能的装置、导航装置、例如仪表读取设备等固定位置数据单元、任一其它装置，或其任一组合。此类电子装置的实例在图5到6中描绘。

图5是包含两个多电压域动态电路结构装置546、552的系统500的第一特定实施例的框图。系统500可在便携式电子装置中实施，且包含处理器核心510，例如一个或一个以上通用处理器或数字信号处理器(DSP)，其耦合到存储计算机可读指令和数据的计算机可读媒体，例如存储器532。存储器532包含存储器阵列548、地址解码器550，和两个动态驱动器电路：列选择多路复用器电路552和字线驱动器电路546。列选择多路复用器电路552和字线驱动器电路546中的每一者包含类似于图1中描绘的系统或图2中描绘的系统的多域动态电路结构装置。举例来说，列选择多路复用器电路552和字线驱动器电路546中的每一者可充当电平移位器以执行独热信号在逻辑域与核心存储器域之间的电平移位。

系统500还包含显示器控制器526，其耦合到处理器核心510和显示装置528。编码器/解码器(CODEC)534也可耦合到处理器核心510。扬声器536和麦克风538可耦合到编解码器534。无线控制器540可耦合到处理器核心510和无线天线542。

在特定实施例中，处理器核心510、显示器控制器526、存储器532、编解码器534和无线控制器540包含在系统级封装或芯片上系统装置522中。在特定实施例中，输入装置530和电源544耦合到芯片上系统装置522。而且，在特定实施例中，如图5中说明，显示装置528、输入装置530、扬声器536、麦克风538、无线天线542以及电源544在芯片上系统装置522外部。然而，显示装置528、输入装置530、扬声器536、麦克风538、无线天线542以及电源544中的每一者可耦合到芯片上系统装置522的组件，例如接口或控制器。

图6是包含多电压域动态电路结构装置646的系统600的特定实施例的框图。系统600可在便携式电子装置中实施，且包含图5的芯片上系统装置522，其包含显示器控制器526、编解码器534和无线控制器540，且还包含耦合到处理器核心610的存储器632。输入装置530、显示器528、扬声器536、麦克风538和电源544可耦合到芯片上系统装置522。

处理器核心610包含乘法器选择电路646和乘法器电路650。若干条乘法器选择线648耦合乘法器选择电路646与乘法器电路650。乘法器选择电路646配置有类似于图1中描绘的系统或图2中描绘的系统的多域动态电路结构装置。

所属领域的技术人员将进一步了解，结合本文所揭示的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、由处理单元执行的计算机软件或所述两者的组合。上文已大体上在其功能性方面描述了各种说明性组件、块、配置、模块、电路和步骤。将此类功能性实施为硬件还是可执行处理指令取决于特定应用和对整个系统施加的设计限制。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但不应将此类实施方案决策解释为造成与本发明范围的脱离。

结合本文所揭示的实施例描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以所述两者的组合来实施。软件模块可驻留在随机存取存储器(RAM)、磁阻随机存取存储器(MRAM)、自旋力矩转移磁阻随机存取存储器(STT-MRAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸式盘、压缩光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和向存储媒体写入信息。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。在替代方案中，处理器和存储媒体可作为离散组件驻留在计算装置或用户终端中。

提供所揭示实施例的先前描述以使所属领域的技术人员能够制作或使用所揭示的实施例。所属领域的技术人员将容易明白对这些实施例的各种修改，且在不脱离本发明的范围的情况下本文中所界定的原理可应用于其它实施例。因此，本发明既定不限于本文中所展示的实施例，而是应被赋予与所附权利要求书所界定的原理及新颖特征一致的可能的最广范围。

Claims (24)

1.一种设备，其包括：

第一动态电路结构，其包括第一保持器电路、第一放电电路和第一预充电电路，其中所述第一保持器电路、所述第一放电电路和所述第一预充电电路耦合到第一动态节点，且其中所述第一预充电电路经配置以将所述第一动态节点预充电到预充电电压电平；以及

第二动态电路结构，其包括第二保持器电路、第二放电电路和第二预充电电路，其中所述第二保持器电路、所述第二放电电路和所述第二预充电电路耦合到第二动态节点，且其中所述第二保持器电路进一步耦合到所述第一动态节点，

其中所述第一动态电路结构在放电时间周期期间接收经断言放电信号，所述经断言放电信号处于不同于所述预充电电压电平的放电电压电平。

2.根据权利要求1所述的设备，其中所述第一保持器电路在所述第一动态节点的放电期间未被启用。

3.根据权利要求1所述的设备，其中所述第二保持器电路响应于所述第一动态节点的放电而被启用。

4.根据权利要求1所述的设备，其中所述第一动态电路结构和所述第二动态电路结构中接收到所述经断言放电信号的单一一者作为电平移位器操作以响应于接收到来自第一电压域的所述经断言放电信号而产生对第二电压域的输出信号。

5.根据权利要求4所述的设备，其中：

在预充电时间周期期间，所述第一动态节点和第二动态节点被预充电到所述第二电压域的逻辑高电压电平；且

在所述预充电时间周期之后的放电时间周期期间，所述第一动态节点和所述第二动态节点中的对应于所述第一动态电路结构和所述第二动态电路结构中的所述单一一者的一者放电到逻辑低电压电平，且所述第一动态节点和第二动态节点中的另一者被保持于所述第二电压域的所述逻辑高电压电平。

6.根据权利要求1所述的设备，其中所述第一保持器电路经配置以维持所述第一动态节点的电压电平，且其中所述第二保持器电路经配置以维持所述第二动态节点的电压电平。

7.根据权利要求1所述的设备，其集成在至少一个半导体裸片中。

8.根据权利要求1所述的设备，其进一步包括选自由以下各项组成的群组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述第一动态电路结构和所述第二动态电路结构集成到所述装置中。

9.一种设备，其包括：

多个动态电路结构；

其中所述多个动态电路结构中的每一动态电路结构包括经配置以被预充电到预充电电压电平的动态节点、保持器电路、放电电路和预充电电路；

其中所述多个动态电路结构中的第一动态电路结构的所述动态节点耦合到所述多个动态电路结构中的其它动态电路结构中的每一者的所述保持器电路；且

其中所述多个动态电路结构中的单一一者在放电时间周期期间接收经断言放电信号，所述经断言放电信号处于不同于所述预充电电压电平的放电电压电平。

10.根据权利要求9所述的设备，其中所述多个动态电路结构中的每一特定动态电路结构的所述放电电路响应于独热解码器电路的对应输出。

11.根据权利要求9所述的设备，其中对于所述多个动态电路结构中的每一特定动态电路结构：

所述特定动态电路结构的所述预充电电路响应于来自第二电压域的时钟信号；且

所述特定动态电路结构的所述放电电路响应于所述时钟信号和来自第一电压域的放电信号。

12.根据权利要求9所述的设备，其中所述放电信号是来自第一电压域的独热放电信号，且其中所述多个动态电路结构中的每一动态电路结构处于第二电压域中且响应于所述独热放电信号。

13.根据权利要求9所述的设备，其进一步包括存储器装置，所述存储器装置包含存储器阵列和耦合到所述存储器阵列以驱动所述存储器阵列的多个列或字线的动态驱动器电路，其中所述动态驱动器电路包括所述多个动态电路结构。

14.根据权利要求9所述的设备，其集成在至少一个半导体裸片中。

15.根据权利要求9所述的设备，其进一步包括选自由以下各项组成的群组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述多个动态电路结构集成到所述装置中。

16.一种设备，其包括：

用于将第一动态电路结构的第一动态节点预充电到预充电电压电平的装置；

用于将第二动态电路结构的第二动态节点预充电到所述预充电电压电平的装置；

用于响应于所述第二动态节点的放电而将所述第一动态节点维持在所述预充电电压电平的装置；

用于响应于所述第一动态节点的放电而将所述第二动态节点维持在所述预充电电压电平的装置；以及

用于响应于处于放电电压电平的放电信号而将所述第一动态节点和所述第二动态节点中的单一一者放电的装置，

其中所述预充电电压电平和所述放电电压电平不同。

17.根据权利要求16所述的设备，其集成在至少一个半导体裸片中。

18.根据权利要求16所述的设备，其进一步包括选自由以下各项组成的群组的装置：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述用于预充电所述第一动态节点的装置和所述用于预充电所述第二动态节点的装置集成到所述装置中。

19.一种方法，其包括：

在第一动态电路结构的第一放电电路处接收放电信号，其中所述第一动态电路结构包括第一动态节点和第一保持器电路，其中所述放电信号包括第一电压电平且所述第一动态节点处于不同于所述第一电压电平的第二电压电平，且其中当接收到所述放电信号时所述第一保持器电路被停用；

响应于接收到所述放电信号而将所述第一动态节点放电；以及

响应于将所述第一动态节点放电而启用第二动态电路结构的第二保持器电路以将所述第二动态电路结构的第二动态节点维持在所述第二电压电平。

20.根据权利要求19所述的方法，其进一步包括：

在所述第一动态电路结构的第一预充电电路和所述第二动态电路结构的第二预充电电路处接收时钟信号；以及

响应于接收到所述时钟信号而将所述第一动态节点和所述第二动态节点设定于所述第二电压电平。

21.根据权利要求20所述的方法，其中将所述第一动态节点和所述第二动态节点设定于所述第二电压电平包括经由第一预充电晶体管将电压源耦合到所述第一动态节点且经由第二预充电晶体管将所述电压源耦合到所述第二动态节点。

22.根据权利要求19所述的方法，其中所述第一放电电路包括耦合到参考电压的一对堆叠的放电晶体管，且其中将所述第一动态节点放电包括将所述第一动态节点耦合到所述参考电压。

23.根据权利要求19所述的方法，其中所述第二保持器电路通过将所述第二动态节点耦合到电压源而将所述第二动态节点维持在所述第二电压电平。

24.根据权利要求19所述的方法，其中从独热解码器电路接收所述放电信号。

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