CN108962309A - 一种高能量利用率低功耗的堆叠sram阵列结构 - Google Patents

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Abstract

本发明公开了一种高能量利用率低功耗的堆叠SRAM阵列结构，由N层SRAM电路堆叠而成，第i层SRAM电路的高电压为第i层SRAM电路的低电压为1≤i≤N，N大于等于1，i及N均为正整数，该SRAM阵列结构的功耗较低，并且能量利用率较高。

Description

一种高能量利用率低功耗的堆叠SRAM阵列结构
技术领域
本发明属于集成电路技术领域，涉及一种高能量利用率低功耗的堆叠SRAM阵列结构。
背景技术
SRAM目前在各个领域有着广泛的应用。我们用它所处的不同的稳定状态来代表一位二进制信息。当没有外界信号作用时,触发器可以长久地保持其所处的某种稳定状态，所以也就称之为静态存储器。由于植入式和可穿戴式设备的大力发展，以安卓等操作系统为代表的智能移动终端对处理器的要求越来越高，与此同时，电池的容量增长却十分缓慢，由此来说，高能量利用率低功耗的需求就变得越来越频繁。静态随机存取存储器作为其中的重要部件，低功耗和高能量效率的SRAM成为了目前研究的热点。而降低功耗其中一种有效的方法是降低电路的电源电压。对于数字系统来说，将其电源电压降低到低于或接近阈值的区域，从而使其在最小能量消耗点工作对于降低电路的能量消耗非常重要。在降低电源电压的方法中，可以采用线性稳压器或者降压直流变换器，但这种结构的电压转换比率(即输出电压与输入电压之比)很低，同时由于变换器的高导通损耗和低输出功率其能量利用效率同样变低。因此，如何设计一款能够适用于低电源电压的新型的高能量利用率低功耗SRAM，有着较大的研究意义和运用价值。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供了一种高能量利用率低功耗的堆叠SRAM阵列结构，该SRAM阵列结构的功耗较低，并且能量利用率较高。
为达到上述目的，本发明所述的高能量利用率低功耗的堆叠SRAM阵列结构由N层SRAM电路堆叠而成，第i层SRAM电路的高电压为第i层SRAM电路的低电压为N大于等于1，i及N均为正整数。
各层SRAM电路均包括电平转换模块、译码器模块、逻辑控制模块、SRAM阵列及灵敏放大器，其中，电平转换模块的输出端与译码器模块的输入端及逻辑控制模块的输入端相连接，译码器模块的输出端及逻辑控制模块的输出端与SRAM阵列的输入端相连接，SRAM阵列的输出端与灵敏放大器的输入端相连接。
SRAM阵列由若干SRAM单元组成。
通过电平转换模块将输入的电压范围变换为该电平转换模块所在层SRAM电路对应的电压范围；
逻辑控制模块的输入为写使能信号及全局时钟信号，通过逻辑控制模块产生读取使能信号；
灵敏放大器的输入为参考电压及输入数据，通过灵敏放大器检测全局位线上的电压差，并将检测得到的电压差放大至全摆幅，从而驱动局部位线翻转，以实现数据的读取。
电平转换模块由两个反相器构成。
各灵敏放放大器高压端的电压均为VDD，各灵敏放大器的低压端均接地
本发明具有以下有益效果：
本发明所述的高能量利用率低功耗的堆叠SRAM阵列结构由N层SRAM电路堆叠而成，无需在电源电压与SRAM单元的工作电压之间插入电源管理模块，使得电源电压保持恒定，同时降低单个SRAM单元的工作电压，以避免电压损失，实现低功耗的同时有效的提升电源的能量利用效率。相比于传统的低压SRAM的灵敏放大器需要电荷泵来提供高的工作电压，本发明采用堆叠结构，可以避免电荷泵的设计，各灵敏放放大器高压端的电压均为VDD，各灵敏放大器的低压端均接地，有效解决随着SRAM单元工作电压的下降而带来的灵敏放大器速度瓶颈限制的问题，SRAM电路结构较为简单，易于实现。
附图说明
图1本发明的结构示意图；
图2为N＝4时本发明的结构示意图；
图3为本发明中电平转换模块1的结构示意图；
图4为本发明中SRAM单元的结构示意图；
图5为本发明中逻辑控制模块3的结构示意图；
图6为本发明中灵敏放大器5的一种结构示意图；
图7为本发明中灵敏放大器5的另一种结构示意图。
其中，1为电平转换模块、2为译码器模块、3为逻辑控制模块、4为SRAM阵列、5为灵敏放大器。
具体实施方式
下面结合附图对本发明做进一步详细描述：
如图1所示，本发明所述的高能量利用率低功耗的堆叠SRAM阵列结构由N层SRAM电路堆叠而成，第i层SRAM电路的高电压为第i层SRAM电路的低电压为N大于等于1，i及N均为正整数。
各层SRAM电路均包括电平转换模块1、译码器模块2、逻辑控制模块3、SRAM阵列4及灵敏放大器5，其中，电平转换模块1的输出端与译码器模块2的输入端及逻辑控制模块3的输入端相连接，译码器模块2的输出端及逻辑控制模块3的输出端与SRAM阵列4的输入端相连接，SRAM阵列4的输出端与灵敏放大器5的输入端相连接，其中，SRAM阵列4由若干SRAM单元组成。
各层SRAM电路中的电平转换模块1与行列地址信号相连接，电平转换模块1与译码器模块2相连接，译码器模块2与SRAM阵列4连接，数据信号经过电平转换模块1与SRAM阵列4相连，写使能信号及全局时钟信号经电平转换模块1进入到逻辑控制模块3中，逻辑控制模块3的输出端与SRAM阵列4连接，SRAM阵列4的输出端经过多路选择器与灵敏放大器5连接，各灵敏放放大器5高压端的电压均为VDD，各灵敏放大器5的低压端均接地。
MOS晶体管采用深N阱工艺，主要目的是消除其衬偏效应，灵敏放大器5的工作电压为VDD，避免由于低电压限制出现写入读取错误。
参考图2至图7，当SRAM电路为四层时，本发明的具体实现过程为：
1)电平转换模块1由两个反相器构成，输入信号首先经过第一个反相器，其电源电压为Vi，GND电压为Gi，从而将输入电压的范围从VDD～GND变为Vi～Gi，第二个反相器的电源电压与第一个反相器相同，其目的是使得输入信号的逻辑不发生变化，第二个反相器可以将输入信号的电压范围从VDD变为4层堆叠结构所需要的
2)SRAM阵列4，SRAM单元为8管SRAM单元，该SRAM单元由交叉耦合的反相器、写入访问器件及读取路径组成。由于单元节点与读取位线分离，所以读取裕度得到较大的提高，几乎等于静态噪声容限。此外，由于增加了额外的读取路径，SRAM单元内6管晶体管的尺寸可以进行调节，以达到更好的写入能力，此时不用为读取数据留相应的裕度，同样的，在读取路径中的两个晶体管的尺寸也可以进行调节，以达到更大的读取电流。
3)逻辑控制模块3，逻辑控制模块3主要产生读取使能信号，读取使能信号由写使能信号及全局时钟信号经过逻辑控制模块3产生；写使能信号经过延时单元及全局时钟信号进行或操作，实现在读取信号有效时时钟下降沿时工作。
5)灵敏放大器5，灵敏放大器5的输入分别为读取使能信号、参考电压及数据信号，读取使能信号为高电平，则电路开始正常工作，以读取数据信号。同时由于层叠结构所造成的每一层工作电压的不同，对灵敏放大器5的输入差分对的设计有不同的需求，针对输入电压的不同采用N型或者P型的输入对管，同时调整输入对管的尺寸，以适应不同的电压。
实施例一
设层叠SRAM的电池电压为1.8V，写使能信号为方波信号，频率为10kHz，全局时钟信号为方波信号，频率为20kHz，得到的4层堆叠SRAM的电源电压从上到下分别保持稳定在1.8V、1.35V、0.9V及0.45V。同时在电压范围为450mV的情况下，一个SRAM单元在进行每个访问时的写入/读取功耗分别仅为2.45pJ/acc及2.18pJ/acc，最高的输出功耗仅为60μW，功耗偏差在10％以内，同时在最坏情况下的效率高达94％，实现低功耗及高能量转换效率的目的。

Claims (6)

1.一种高能量利用率低功耗的堆叠SRAM阵列结构，其特征在于，由N层SRAM电路堆叠而成，第i层SRAM电路的高电压为第i层SRAM电路的低电压为1≤i≤N，N大于等于1，i及N均为正整数。
2.根据权利要求1所述的高能量利用率低功耗的堆叠SRAM阵列结构，其特征在于，各层SRAM电路均包括电平转换模块(1)、译码器模块(2)、逻辑控制模块(3)、SRAM阵列(4)及灵敏放大器(5)，其中，电平转换模块(1)的输出端与译码器模块(2)的输入端及逻辑控制模块(3)的输入端相连接，译码器模块(2)的输出端及逻辑控制模块(3)的输出端与SRAM阵列(4)的输入端相连接，SRAM阵列(4)的输出端与灵敏放大器(5)的输入端相连接。
3.根据权利要求1所述的高能量利用率低功耗的堆叠SRAM阵列结构，其特征在于，SRAM阵列(4)由若干SRAM单元组成。
4.根据权利要求2所述的高能量利用率低功耗的堆叠SRAM阵列结构，其特征在于，
通过电平转换模块(1)将输入的电压范围变换为该电平转换模块(1)所在层SRAM电路对应的电压范围；
逻辑控制模块(3)的输入为写使能信号及全局时钟信号，通过逻辑控制模块(3)产生读取使能信号；
灵敏放大器(5)的输入为参考电压及输入数据，通过灵敏放大器(5)检测全局位线上的电压差，并将检测得到的电压差放大至全摆幅，从而驱动局部位线翻转，以实现数据的读取。
5.根据权利要求2所述的高能量利用率低功耗的堆叠SRAM阵列结构，其特征在于，电平转换模块(1)由两个反相器构成。
6.根据权利要求2所述的高能量利用率低功耗的堆叠SRAM阵列结构，其特征在于，各灵敏放放大器(5)高压端的电压均为VDD，各灵敏放大器(5)的低压端均接地。
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