CN101138047A - 使用多头解码器的多个级对密集型存储器阵列进行分层解码的设备和方法 - Google Patents

使用多头解码器的多个级对密集型存储器阵列进行分层解码的设备和方法 Download PDF

Info

Publication number
CN101138047A
CN101138047A CNA2005800451715A CN200580045171A CN101138047A CN 101138047 A CN101138047 A CN 101138047A CN A2005800451715 A CNA2005800451715 A CN A2005800451715A CN 200580045171 A CN200580045171 A CN 200580045171A CN 101138047 A CN101138047 A CN 101138047A
Authority
CN
China
Prior art keywords
level
output
decoding
integrated circuit
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005800451715A
Other languages
English (en)
Other versions
CN101138047B (zh
Inventor
卢卡·G·法索利
肯尼斯·K·苏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sandy Technology Corp
SanDisk Technologies LLC
Original Assignee
SanDisk 3D LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk 3D LLC filed Critical SanDisk 3D LLC
Publication of CN101138047A publication Critical patent/CN101138047A/zh
Application granted granted Critical
Publication of CN101138047B publication Critical patent/CN101138047B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

一种包括耦合到存储器单元的第一类型和第二类型阵列线的存储器阵列包含第一分层解码器电路，所述第一分层解码器电路用于解码地址信息和选择一个或一个以上所述第一类型阵列线。所述第一分层解码器电路包含至少两个分层级的多头解码器电路。所述第一分层解码器电路可包含：第一级解码器电路，其用于解码多个地址信号输入和产生多个第一级经解码的输出；多个第二级多头解码器电路，每一相应的第二级多头解码器电路耦合到相应的第一级经解码的输出，每一第二级多头解码器电路用于提供相应的多个第二级经解码的输出；和多个第三级多头解码器电路，每一相应的第三级多头解码器电路耦合到相应的第二级经解码的输出，每一第三级多头解码器电路用于提供耦合到所述存储器阵列的相应多个第三级经解码的输出。

Description

使用多头解码器的多个级对密集型存储器阵列进行分层解码的设备和方法
技术领域
本发明涉及半导体集成电路，其含有存储器阵列，且确切地说为并入具有极小间距的阵列线的阵列，且更确切地说为具有三维存储器阵列的阵列。
背景技术
半导体处理技术和存储器单元技术的最近进展已使得在集成电路存储器阵列中所达到的密度不断增加。举例来说，某些无源元件存储器单元阵列可经制造而具有接近特定字线互连层的最小特征尺寸(F)和最小特征间隔的字线，且还具有接近特定位线互连1.权利要求的方法层的最小特征宽度和最小特征间隔的位线。此外，已制造具有一个以上存储器单元平面或层的三维存储器阵列，以在每一存储器平面上实施所谓的4F2存储器单元。在Johnson等人的题为“Vertically Stacked Field Programmable NonvolatileMemory and Method of Fabrication.”的第6,034,882号美国专利中描述示范性三维存储器阵列。
还已知多种其它存储器单元技术和布置。举例来说，已知NAND闪存和NROM快闪EEPROM存储器阵列来实现相对较小的存储器单元。已知使用热电子编程的其它小型快闪EEPROM单元，例如NROM和浮动栅NOR快闪存储器阵列。
还可使用包含串联的NAND串存储器单元装置的NAND型布置来实现极度密集型存储器阵列。存储器单元的每一NAND串可包含：第一区块选择装置，其将所述NAND串的一端耦合到全局阵列线；多个串联的存储器单元；以及第二区块选择装置，其将所述NAND串的另一端耦合到与所述串相关联的偏压节点。存储器阵列可包含许多存储器区块，其中每一区块包含共用相同字线的多个NAND串。用于区块的两个区块选择信号通常经路由到区块的每一NAND串。
基本的NAND串为非常有效的结构，其能够实现递增式晶体管存储器单元的4F2布局。密度也得以提高，因为可在阵列区块上的连续多晶硅条带中路由所述区块选择线，就如同字线，而不需要原本使一区块选择信号线与NAND串中形成的一些(但不是全部)区块选择晶体管接触所需的任何规定。
发明内容
实施用于字线和位线的解码器电路所需的面积尚未像单元尺寸那样轻易实现显著的减小。因此，将字线解码器和位线解码器介接到在这些非常密集的阵列内的紧密间隔的字线和位线变得极其困难，且潜在地限制原本可实现的存储器阵列密度。对于能够与具有非常小的间距的大量阵列线介接的解码器结构尤其如此，且尤其是在所述阵列线存在于存储器阵列内的一个以上层上的情况下，如在具有一个以上存储器单元平面的三维存储器阵列中。
所述三维(3D)存储器可为极度密集型。通过减小单元存储器尺寸(例如，交叉点二极管阵列和NAND串存储器阵列均可具有4F2的存储器单元尺寸)，且还通过堆叠多个单元平面(此方式进一步使有效单元尺寸减小1/N，其中N为存储器平面数)来实现密度。这些非常密集的3D结构在建置存储器阵列支持电路且尤其是在建置解码电路中造成了独特的问题。
多头解码器电路可用作较大解码器电路中的最终解码器级，以使待解码的阵列线(例如，字线或位线)的数目实现2*M*N倍的净减少，其中M通常为4，且N为阵列线的层数，且通过从阵列的相对两侧(或阵列的顶部和底部)交替驱动阵列线而实现2倍。这些经解码的线即使与实际阵列线数目相比在数目上减少M*N倍也仍可为极度密集的。举例来说，在用于制造具有4层位线的三维存储器阵列的0.13μm工艺技术中，在仅2.08μm的横向距离中存在32个位线(在4个位线层中的每一层上堆叠间距为0.26μm的8个位线)。使用16头解码器(例如，在阵列的相对两侧上)，我们可以将每2.08μm解码32个位线中的1个位线的问题简化成每2.08μm解码1个“中间”线的问题。
虽然已取得很大进步，但有时需要所述经解码的中间线不但被解码而且被驱动到高于电源电位的电压，至少对于特定操作模式(例如，编程模式)是如此。电平转换解码器输出级的面积要求可使得与所述紧密相间的经高电压解码的中间线介接变得极度困难。
本发明提供一种包含具有至少两个分层级的多头解码器电路的改进型解码器结构，以用于解码地址信息和选择一个或一个以上的第一类型阵列线。可甚至进一步从存储器阵列引出的实际阵列线的间距要求消除任何所要的电压电平转换。
所述解码器结构可有利地用于解码许多不同类型和配置的存储器阵列中的字线和/或位线，包含无源元件存储器单元(例如，反熔丝存储器单元)的交叉点阵列和NAND串存储器阵列，且尤其用于具有一个以上存储器平面的存储器阵列。
对于一些类型的存储器阵列，经解码的阵列线驱动器安置在阵列外部且将阵列线驱动到阵列中。通过使用根据本发明的分层解码器，在阵列外部仅需要较小的末级驱动器。全局控制电路可配备在阵列下方，因为所述介接需要较少信号线。此方式有效地增加了阵列效率。
对于一些基于区块类型的存储器阵列结构，例如三维NAND串存储器阵列，使用根据本发明的分层解码器允许减少复杂电平转换器的总数且获得更简单的总体解码结构。
如下文所描述，根据本发明的分层解码器包含多头解码器电路用以选择第一群组的经解码线中的一个或一个以上经解码线，所述一个或一个以上经解码线接着用于驱动另一多头驱动器电路以选择第二群组的经解码线中的一个或一个以上经解码线(例如存储器阵列的实际阵列线)。这些分层解码器至少对于一些实施例可被认为是使用多头解码器电路在经解码线上解码并产生高电压信号，以驱动3D存储器阵列中的其它多头解码器结构。
在传统实施方案中，解码单一信号线并进行电平转换对于每个线将需要8个以上晶体管。通过使用根据本发明的分层解码，所需的晶体管数可减少到每个线3个晶体管，加上一些共同的电平转换器(其可经“间距外(off-pitch)”地实施)。
本发明在若干方面适用于具有存储器阵列的集成电路，适用于操作所述集成电路和存储器阵列的方法，且适用于所述集成电路或存储器阵列的计算机可读媒体编码，所有这些在本文中具有更详细的描述且在附加权利要求书中具有陈述。
前述内容为概要，且因此不可避免地含有细节的简化、概括和省略。因此，所属领域的技术人员将了解，前述概要仅为说明性的而并不期望以任何方式限于本发明。从下文陈述的详细描述可易于明白仅由权利要求书界定的本发明的其它方面、发明特征和优点。
附图说明
通过参考附图，所属领域的技术人员可更好地理解本发明且易于明白本发明的众多目标、特征和优点。
图1为根据本发明一些实施例的分层解码器电路的方框图。
图2为描绘包含三维存储器阵列(图示为在上部存储器条带和下部存储器条带中来实施)的示范性集成电路的方框图，且所述集成电路包含位于阵列条带的相对两侧上用于解码字线的一对分层解码器，以及位于每一阵列条带的顶部和底部上用于解码位线的一对分层解码器。
图3为表示用于图2中所示的集成电路的示范性位线解码电路的一部分的图。
图4为用于图3中所示的解码电路的列解码器电路的电示意图。
图5为表示图3中所示的解码电路的示范性物理布局布置的图。
图6为表示用于图2中所示的集成电路的示范性字线解码电路的一部分的组合示意/方框图。
图7为表示用于图6中所示的字线解码电路的示范性多头解码器电路的图。
图8为表示在图6中所示的字线解码电路内的图7中所示的多头解码器电路的示范性物理布局布置的图。
图9为描绘根据本发明的一些实施例用于三维NAND串存储器阵列的分层多头字线解码器电路的示范性物理布局布置的方框图。
图10为描绘图9中所示的字线解码器电路的示范性结构和物理布局布置的方框图，包含相关的解码器电路和偏压电路。
图11为描绘图10中所示电路的一部分的示范性结构和物理布局布置的方框图，且尤其突出两个相邻32头解码器电路的有用配置。
在不同图式中使用的相同参考符号指示类似或相同的项目。
具体实施方式
图1中展示并入至少两个分层多头解码器电路的示范性分层解码器，其展示分层多级多头解码器电路100。第一级解码器电路102产生多个第一级经解码的输出103，所述多个第一级经解码的输出103进一步由第二级解码区块104解码。这些第一级经解码的输出103中的每一者驱动相应的第二级多头解码器电路110。这些第二级多头解码器电路110中的每一者包含多个解码器“头”，每一解码器头驱动多个第二级经解码的输出105中的相应一者，所述多个第二级经解码的输出105进一步由第三级解码区块106解码。这些第二级经解码的输出105中的每一者驱动相应的第三级多头解码器电路130。这些第三级多头解码器电路130中的每一者包含多个解码器头，每一解码器头驱动多个第三级经解码的输出107中的相应一者。第三级经解码的输出107可表示存储器阵列的相应阵列线(例如，字线、位线)，或可间接耦合到存储器阵列的这些阵列线。
在第一级解码器电路102中，通过解码适用于解码器电路100的行地址或列地址的一部分来产生每一第一级经解码的输出。在所展示的示范性实施例中，至少对于特定操作模式，也可由相应的电平转换器108使这些第一级经解码的输出中的每一者进行电平转换，下文在若干示范性实施例的情形中描述电平转换的动机。
多个第二级多头解码器电路110也响应于第一多个偏压电路120、121，第一多个偏压电路120、121中的每一者分别用于产生与第二级多头解码器电路110内的多个解码器头中的相应一者相关联的一个或一个以上第一类型偏压线。在一些实施例中，还可利用第二多个偏压电路(未图示)，所述第二多个偏压电路中的每一者分别用于产生与第二级多头解码器电路110内的多个解码器头中的相应一者相关联的一个或一个以上第二类型偏压线。在一些实施例中，可共用这些第二类型偏压线，且实施为一个或一个以上由第二级多头解码器电路110内的所有解码器头共用的偏压线。偏压电路120、121中的每一者响应于地址信息的至少一部分，且可进一步响应于其它控制信号，例如，操作模式控制信号。在所展示的示范性实施例中，这些偏压电路中的每一者至少对于特定操作模式在其相应的偏压线上产生经电平转换的输出电平，且如图所示，所述输出可为互补性的输出。由偏压电路120、121驱动的偏压线耦合到每一第二级多头解码器电路110中的对应解码器头。
多个第三级多头解码器电路130也响应于第一多个偏压电路(描绘于第一偏压控制电路134内)，所述第一多个偏压电路中的每一者分别用于产生与第三级多头解码器电路130内的多个解码器头中的相应一者相关联的一个或一个以上第一类型偏压线。在一些实施例中，还可利用第二多个偏压电路(描绘于第二偏压控制电路136内)，所述第二多个偏压电路中的每一者分别用于产生与第二级多头解码器电路130内的多个解码器头中的相应一者相关联的一个或一个以上第二类型偏压线。在一些实施例中，可共用这些第二类型偏压线，且实施为一个或一个以上由第三级多头解码器电路130内的所有解码器头共用的偏压线。与前述一样，这些偏压电路中的每一者响应于地址信息的至少一部分，且可进一步响应于其它控制信号，例如，操作模式控制信号。在本文所述的示范性实施例中，这些偏压电路可至少对于特定操作模式在其一个或一个以上相应的偏压线上产生经电平转换的输出电平。
在介绍完此示范性实施例后，下文利用根据本发明的分层解码器在若干额外实施例的情形中呈现额外描述。
图2为示范性存储器阵列300的方框图。两个行解码器302、304产生阵列的行选择线，所述行选择线每一者均横穿阵列300，如本文将描述。字线驱动器电路(未图示)在空间上分布于存储器阵列下方，且通过在相应存储器阵列区块的交替侧(其中两者被标记为306、308)上的垂直连接(其中一者被标记为310)而与字线建立连接。存储器阵列被分别位于阵列顶部、中间和底部的三个列解码器和位线电路区块312、314、316划分成两个“条带”318、320。每一条带内的位线也经2∶1交错，以减轻列相关电路的间距要求。举例来说，位线322与上部列电路区块312相关联(即，由上部列电路区块312驱动和感测)，而位线324与中间列电路区块314相关联。
在示范性实施例中，存储器阵列300为形成于四个存储器平面中的每一者上的无源元件存储器单元的三维存储器阵列。这些存储器单元优选为反熔丝单元。每一逻辑字线连接到在四个字线层中的每一者(每一字线层与相应的存储器平面相关联)上的字线段。此阵列300的其它有用细节，包含示范性存储器单元技术和配置、读取和写入阵列存储器单元的示范性电压条件、示范性电力网路由、示范性分布式偏压线放电电路以及字线驱动器电路的示范性偏压电路配置，在Roy E.Scheuerlein的第2004-0190360 A1号美国专利申请公开案(现为第6,879,505号美国专利)“Word Line Arrangement HavingMulti-Layer Word Line Segments for Three-Dimensional Memory Array.”中进一步描述，所述申请案以全文引用的方式并入本文中。
示范性配置A(列解码器)
存储器阵列300的每一条带被划分成大量区块，例如区块308。在所描绘的示范性实施例中，每一区块在相应的四个存储器平面的四个位线层中的每一者上包含288个位线，因此每个区块总共有1,152个位线。这些位线经2∶1交错，因此在一阵列区块的顶部和底部处的每一列解码器介接到576个位线。
现参看图3，展示描绘用于16个区块的列解码器布置的部分350的方框图。为清晰起见，展示在这16个区块顶部的列解码器(例如，在阵列条带318的列解码器312内)，但应理解，在这16个区块底部的列解码器(例如，在列解码器314内，或对于阵列条带320的列解码器316内)优选为对称地相同。在存储器区块顶部，每一区块含有三十六个16头列解码器，其选择分别耦合到16个水平总线的共16个位线，所述16个水平总线接着分别耦合到16个读出放大器。举例来说，在存储器区块1中，由列解码器352产生三十六个列选择线XCSEL，其中两个列选择线被标记为354和358。这些XCSEL线为低有效，且表示分层解码器的第二级经解码的输出，如下文所描述。
所述三十六个16头列解码器电路表示多个第三级多头解码器电路，其中两者被标记为356和360。当选择了XCSEL信号354(例如，驱动为低)时，在多头解码器电路356内的十六个解码器头中的每一者(为方便起见，称为每一“解码器头356”)将关联的位线耦合到一组十六个总线I/O[0]、I/O[1]、...I/O[15]中的相应一个位线。举例来说，一个所述解码器头通过P沟道晶体管364将关联位线362耦合到其关联总线I/O[12]。或者，当未选择XCSEL线354时，此头通过N沟道晶体管366将其关联位线362耦合到与区块1相关联的共同未选定的偏压线368。
十六个选定位线优选在四个位线层中的每一者上被布置为在顶部(或对于另一解码器来说为底部)从阵列引出的四个相邻位线。因此，每一个XCSEL线的最终间距为八个位线在存储器区块内的间距(由于位线经2∶1交错)。对于示范性0.13μm工艺技术而言，XCSEL间距因此为2.08μm。如所描绘的，所述I/O[xx]总线可被分成四组，此可为有利的，以有助于在每一位线层上的位线的独立偏压条件，尤其是在编程期间如果十六个“选定”位线实际上没有全部被同时编程的话。
十六个I/O线水平地横穿全部十六个区块。每一个I/O线耦合到分布于十六个区块中的十六个读出放大器电路中的相应一者，如图所示。举例来说，第一读出放大器370安置于区块O内且耦合到总线I/O[0]，第二读出放大器372安置于区块1内且耦合到总线I/O[1]，且第十六个读出放大器374安置于区块15内且耦合到总线I/O[15]。十六个I/O线中的每一者也可耦合到关联的偏压电路，所述偏压电路可在编程操作模式期间用于适当地偏置“选定的”16个位线中将被编程的位线和将不被编程的位线。当选定位线耦合到相应的读出放大器时，可在读取操作模式期间禁用这些偏压电路并使其展现出高输出阻抗。
这十六个区块还可被称为一个“区间(bay)”。存储器阵列300可包含一个或一个以上区间，且在一些实施例中在每一阵列条带内包含4个区间。预期所展示的列解码器以及用于在阵列底部引出的位线的另一相同列解码器，在每一组16个区块(即，一区间)中存在着连接到32个选定位线的32个读出放大器。所有选择位线在十六个区块中的一者内，且在所述区间内没有选择其它位线。如下文所描述，可将读出放大器便利地实施于存储器阵列区块下方，而总线I/O[xx]、十六头列选择解码器(例如，360)以及少部分的列解码器352优选实施在阵列区块外部。
现参看图4，展示针对每一列解码器352的示范性实施例。由一组三十六个解码器头中的相应一者产生三十六个第二级经解码的输出XCSEL中的每一者，所述三十六个解码器头可被视为(在此区块内)布置成分别9个4头解码器，其分别耦合到9个全局列选择线CSG[0]到CSG[8]。这些全局列选择线CSG[xx]表示来自第一级解码器410的第一级经解码的输出，且被区间内的所有16个区块所共用。图中，这三十六个解码器头被描绘成四组九个解码器头，其表示这些电路的所要物理布置，如在下一张图中所描述。
提供四个偏压电路，每一偏压电路用于每一多头解码器电路内的四个头中的每一者。展示了两个偏压电路，标记为414和416。举例来说，偏压电路416包含解码器部分418和电平转换器417。解码器部分418响应于用于选择区块内的四个偏压电路中的一者的适当列地址信号CAD，且还响应于对于区块内的全部四个偏压电路可共同的一个或一个以上区块启用信号。电平转换器417用于根据特定操作模式(例如，读取或编程)而以不同方式来转换其输出信号的电压电平。
第一级解码器410产生九个全局列选择线，每一全局列选择线由后接电平转换器411的解码器部分412产生。每一解码器部分412响应于特定列地址信号CAD、与安置此区块的特定区间相关联的控制信号BAYE以及其它控制信号(例如，PCHGCOL)，以选择其一个输出，所述输出由关联的电平转换器411进行电平转换以产生选定的全局列选择线，所述选定的全局列选择线为高有效。
可了解到，特定XCSEL驱动器响应于九个全局列地址信号CSG[xx]中的一者、响应于四个偏压电路中的一者，且还响应于另一偏压线，在此情况下所述另一偏压线为输送列解码器电压VCDEC的电源总线。举例来说，驱动器头400响应于CSG[0]以及互补偏压节点CQHV[3]和XCQHV[3](和VCDEC)，且产生XCSEL[27]。如果选择CSG[0]且因此为高，并选择CQHV[3]且因此为低，那么N沟道晶体管406导通并将XCSEL[27]驱动为低。由于XCQHV[3]为高，因此P沟道晶体管404保持关闭。否则，P沟道晶体管402和404中的一者或两者开启，并将XCSEL[27]拉高到VCDEC电位。举例来说，如果未选择偏压电路416，那么晶体管404将XCSEL[27]拉高到VCDEC电位，而与CSG[0]的状态无关。相反，如果未选择CSG[0]且因此为低，那么晶体管402将XCSEL[27]拉高到VCDEC电位，而与CQHV[3]和XCQHV[3]的状态无关。因此，仅一个XCSEL线被选择并驱动到由偏压电路中的一者所产生的低电平，且剩余的三十五个XCSEL线被驱动到VCDEC电平。
与全局列选择线CSG[xx]相关联的电平转换器411中的每一者以及每一偏压电路414、...416内的电平转换器417中的每一者用于将其相应的输出电平转换到VCDEC电平，VCDEC电平也输送到每一XCSEL解码器头，从而确保每一头内的P沟道装置可在未被选定时有效关闭。
如下文所述，第一级解码器410和偏压电路414、418可构建在存储器阵列区块下方(更严格来说，在存储器阵列区块的横向范围内)，且仅XCSEL驱动器头(例如，3晶体管驱动器头400)安置在阵列区块外部，从而提高阵列效率。
现参看图5，图中描绘上文针对一区间内的16个区块所描述的列解码器电路的示范性物理布局布置。考虑到上文已陈述的描述，据信此图是无需加以解释的，但可强调突出的几点。在每一区块内展示四个偏压电路。每一偏压电路的互补输出水平地横穿相应的四分之一区块，且服务相应的四分之一区块内的解码器头。相反，九个全局列选择线CSG横穿全部16个区块，且服务全部16个区块中的解码器头。16头列选择器(即，图3中的解码器头356)和三晶体管XCSEL解码器头400被展示为构建在阵列外部，而偏压电路和全局列选择线解码器被展示为构建在阵列下方。
示范性配置B(行解码器)
返回参看图2中所示的示范性阵列300，每一区块(例如，区块308)包含4,096个可寻址字线，每一可寻址字线在四个字线层中的每一者上包含一字线段，所述4,096个可寻址字线垂直连接在一起且连接到安置在阵列区块下方的字线驱动器。在优选实施例中，包含额外字线以支持测试和冗余，此为每一区块添加(例如)88个额外字线，总共为4,184个字线。此等字线经2∶1交错，因此字线解码电路必须介接到每一存储器区块之间的2,092个字线连接(例如，垂直连接310)。
每一存储器阵列区块与区块每一侧上的相应多个4头解码器相关联。在区块左侧上的相应4头解码器和在区块右侧上的对应4头解码器均响应于来自共同行选择解码器的单一经解码线，且共同解码区块内八分之一的字线。
现参看图6，展示一表示分层多级多头字线解码器电路布置500的示范性实施例的方框图，期望所述布置500传达所示各个组成区块的特定电路细节和特定布局关系。三个存储器区块502、504、506每一者包含4184个字线。四头字线驱动器508展示为位于区块504左侧，且驱动从存储器区块504向左侧引出的四个字线，而另一四头字线驱动器510展示为位于区块504右侧，且驱动从存储器区块504向右侧引出的四个字线。字线经2∶1交错，因此相邻字线在区块相对的两侧上从区块引出。两个四头字线驱动器508和510响应于单一行选择线RSEL[0]以解码并选择区块504中八分之一的字线。
如图所示，与四头字线驱动器508相关联的四个字线对于两个相邻存储器区块502、504是共同的。换句话说，给定的四头字线驱动器解码并驱动两个相邻区块中每一者中的四个字线。如图中所暗示，这些相邻区块可被视为分别位于关联的字线驱动器的左侧和右侧。然而，在优选实施例中，这些四头字线驱动器实质上安置在阵列区块下方，且在区块之间仅建立与字线的垂直介接。
每一四头字线驱动器响应于相关联的一组四个“选定”偏压线和一个未选定的偏压线，所有偏压线均由相关联的偏压电路产生。举例来说，四头字线驱动器510以及与区块504和506中的字线相关联的额外字线驱动器电路全部共用由行偏压电路514产生的一组四个选定偏压线XSEL<0>、XSEL<1>、...XSEL<3>和一个共同的未选定偏压线UXL。同样，四头字线驱动器508以及与区块502和504中的字线相关联的额外字线驱动器电路全部共用由行偏压电路512产生的相应一组四个选定偏压线XSEL<0>、XSEL<1>、...XSEL<3>和一相应的未选定偏压线UXL。当选择区块504(也标记为BLK<i>)时由BLKE[i]信号516启用行偏压电路512、514。每一行偏压电路还响应于行地址RAD[2∶1]的两位部分以选择四个头中的哪一者被选择，响应于在特定操作模式期间使选定和/或未选定偏压线浮动的FLOAT信号，以及输送在特定操作模式期间UXL线将被驱动达到的电压的VUX输入。
还展示互补的一组四个选定偏压线SEL<0>、SEL<1>、...SEL<3>，所选定的一个偏压线为被驱动为高的偏压线。这些线(如果实施的话)可用于实现通过选定存储器区块的一个分布式接地路径，以更好地提供用于选定字线驱动器的稳固的局部接地电位。此分布式接地电路进一步描述于Roy E.Scheuerlein于2003年3月31日申请的第10/403,844号美国申请案“Word Line Arrangement Having Multi-Layer Word LineSegments for Three-Dimensional Memory Array”中，现公开为第2004-0190360 A1号美国专利申请公开案(现为美国专利第6,879,505号)，所述申请案以全文引用的方式并入本文中。
如图所示，每一字线驱动器包含P沟道晶体管(例如，晶体管509)，所述P沟道晶体管在未选择RSEL线(即，低)时将其关联的字线耦合到与其相关联的共用未选定偏压线UXL，且进一步包含N沟道晶体管(例如，晶体管511)，所述N沟道晶体管在选择RSEL线(即，高)时将其关联的字线耦合到一组选定偏压线XSEL<0>、XSEL<1>、...XSEL<3>中相关联的一者。这些选定偏压线中的一者被解码并驱动到行偏压电路产生的低电平(假定选择关联的存储器区块)，且以适用于未选定字线的电压来驱动其它三个选定偏压线。因此，单一选定的RSEL线将选定存储器区块中的一个字线驱动为低，且将选定区块中的其它七个字线驱动到未选定偏压电平(尽管通过用于多头驱动器的“选定”偏压节点)。在其它未选定的存储器区块中，所有四个选定的偏压节点被驱动到未选定的偏压电平，使得没有字线被有效RSEL线所选定。
行选择线RSEL[0]横穿整个存储器条带中的所有存储器区块，且驱动位于条带中每一对区块“之间”的相应的四头字线驱动器(以及位于条带中两个以上区块“之间”的相应的四头字线驱动器，每一四头字线驱动器分别位于第一区块和最后一个区块的“外部”)。总共512个所述RSEL线同样经路由穿过阵列，且以类似方式耦合到相应多个四头字线驱动器。十一个额外RSEL线提供用于88个测试和冗余字线，总共为523个RSEL线(也称为“全局行线”和“全局字线”)。示范性电路、操作、偏压条件、浮动条件、操作模式(包含读取模式和编程模式)等的额外细节进一步描述于Roy E.Scheuerlein的第2004-0190360 A1号美国专利申请公开案(第6,879,505号美国专利)“Word LineArrangement Having Multi-Layer Word Line Segments for Three-Dimensional MemoryArray”中，上文已予以引用。
为加速全局行线的选择时间，这些RSEL线已在其两端由两个分层行选择解码器520、522(也称为“全局行解码器520、522”)驱动，每一分层行选择解码器分别位于阵列外部在阵列条带的左侧和右侧。通过使用分层解码器结构，减小了全局行解码器520的尺寸，从而改进了阵列效率。另外，可便利地提供反向解码模式以用于改进的测试能力，如在Kenneth K.So、Luca G.Fasoli和Roy E.Scheuerlein于2004年12月20日申请的题为“Dual-Mode Decoder Circuit，Integrated Circuit Memory Array Incorporating Same，and Related Methods of Operation”的第11/026,493号美国申请案中进一步描述，所述申请案以全文引用的方式并入本文中。
现参看图7，描绘全局行解码器520、522的一部分的示范性实施例，其包含用于驱动四个全局行线(这里展示成被标记为RSEL[0]、RSEL[1]、RSEL[2]和RSEL[3])的四头解码器552。此四头解码器552可视为第二级多头解码器电路，且响应于来自第一级解码器554的第一级经解码的输出556(和其互补性输出557)。(实际上，第一级解码器554适当包含未在这里图示的其它部分，例如用于产生一组预解码线573的电路，如下文描述)。NAND门572接收十四个预解码线573中的四个的唯一组合以解码低有效输出，所述低有效输出接着由电平转换器571进行电平转换以产生互补的第一级经解码的输出556、557。NAND门572和电平转换器571被重复(明显具有预解码线的不同唯一组合)以产生每四个全局行线RSEL的相应的第一级输出。四头解码器552以及包含单一NAND门572和电平转换器571的第一级解码器“片”可被视为共同形成行解码器单元RD_ROWDEC_4X，所述行解码器单元RD_ROWDEC_4X被重复使用以实施完整的全局行线解码器，如下文所述。
四头解码器552与四个“选定”偏压线RDECB[3∶0]相关联。此一名称的基本原理是因为给定的解码器头在到解码器头的输入被选择(即，驱动到有效电平)的情况下将其输出耦合到“选定”偏压线。然而，此并非暗示所示的所有四个头将其相应的输出驱动到反映所选定的输出的电平，因为通常实际上选定偏压线中仅一个偏压线在适合未选定的输出的条件下被偏置。所示的解码器头包含三个晶体管，包含N沟道晶体管562和P沟道晶体管563，其一起形成用于将解码器头输出节点耦合到第一组偏压线(在此情况下为四个偏压线RDECB[3∶0]的群组)中的关联一者的电路。在任一时刻被选定的一个四头解码器552(即，其输入节点556和557分别为低和高)中，在四个解码器头中的每一者中这些晶体管中的两者均为开启，且每一头将其输出驱动到在与所述头耦合的相关联的选定偏压线上所输送的任何偏压电平，因为晶体管562、563形成完整的传输门。
相反，如果多头解码器的输入节点未被激活或未被选择，那么所有所述头将其相应的输出驱动到相关联的“未选定”偏压线。对于许多有用实施例来说，这些未选定偏压线可组合成由多头解码器中的所有头共用的单一偏压线。这里，未选定偏压线实际上接地的额外缠绕的情况下就是如此，因为此电位是用于所有操作模式的适当未选定的全局行线。然而，在更一般的视图中，所示的解码器头包含N沟道晶体管564，其可被视为形成用于将解码器头输出节点耦合到第二组偏压线(在此情况下为仅一个共用偏压线的群组，所述共用偏压线为接地线)中关联一者的电路。在未被选定的四头解码器552(即，其输入节点556和557分别为高和低)中，四个解码器头中的每一者中的相应晶体管564开启，且每一头将其输出驱动到在与所述头耦合的相关联的未选定偏压线上所输送的任何偏压电平(这里为接地电位)。
现参看图8，其展示全局行解码器520的较高级视图。此视图也对应于图2中所示的行解码器302的上半部分。实施RD_ROWDEC_4X单元的多个实例化以产生所有必需的全局行线。展示预解码器582(还被标记为“1级解码器”)，其产生上文所述的预解码线573。还展示2级解码器和比较器584，其在正常读取和编程操作期间产生用于四头解码器552的四个选定偏压线558、559、560、561。然而，在特定测试模式期间，这些选定偏压线在反向解码模式中充当匹配线，以用于比较由两个全局行解码器中的另一者所驱动的选定的全局行线。此操作的细节和2级解码器和比较器584的其它细节描述于Kenneth K.So、Luca G.Fasoli和Roy E.Scheuerlein的前述“Dual-Mode Decoder Circuit，Integrated Circuit Memory Array Incorporating Same.and Related Methods of Operation”中。在编程期间交叉点阵列300的示范性偏压条件如下：选定的位线被驱动到约10伏；未选定的字线被驱动到约9伏；未选定的位线被驱动到约1伏；且选定的字线被驱动到接地或接近接地。此对应于10伏的编程电压。在读取操作模式期间，读取电压为约2伏。对用于类似存储器阵列的合适偏压条件和电路的额外描述可在以下文献中找到：RoyE.Scheuerlein和Matthew P.Crowley的第US 2003-0128581 A1号美国专利申请公开案(现为美国专利第6,856,572号)“Multi-Headed Decoder Structure Utilizing MemoryArray Line Driver with Dual Purpose Driver Device”，所述申请案以全文引用的方式并入本文中；Roy E.Scheuerlein的第6,618,295号美国专利“Method and Apparatus for BiasingSelected and Unselected Array Lines When Writing a Memory Array”，所述专利以全文引用的方式并入本文中；和Kleveland等人的第6,631,085号美国专利“Three-DimensionalMemory Array Incorporating Serial Chain Diode Stack”中，所述专利以全文引用的方式并入本文中。
示范性配置C(行解码器)
在用于并入有NAND串的三维读取/写入存储器阵列的字线解码器的情形中引入分层多级多头解码器电路的另一示范性实施例。现参看图9，方框图描绘三个存储器阵列区块602、604、606。一个字线解码器608包含分层解码器610，其经解码的输出驱动多头入字线解码器612和多头出字线解码器614。分层解码器610便利地构建在存储器阵列区块604下方(所述存储器阵列区块604因此被认为是行区块)，而入字线解码器612和出字线解码器614构建在阵列区块外部(即，在阵列区块604与606之间)。类似地，另一字线解码器包含分层解码器620、多头入字线解码器622和多头出字线解码器624。阵列区块604内的字线经2∶1交错，一半由多头入字线解码器612驱动，且剩余的一半由多头入字线解码器622驱动。
多头出字线解码器614驱动阵列区块606内一半的字线(另一半由未图示的另一出字线解码器驱动)。在阵列区块606下方未构建字线相关电路，所述区域可另外用于列支持电路，且区块606因此被认为是列区块。此允许以棋盘样式来布置行解码器电路和列解码器电路，如在Roy E.Scheuerlein的题为“Memory Device with Row and ColumnDecoder Circuits Arranged in a Checkerboard Pattern under a Plurality of Memory Arrays”的第6,567,287号美国专利中更详细地描述，所述专利的揭示内容以引用的方式并入本文中。
现参看图10，展示字线解码器608的更详细的表示。分层解码器610产生多个第二级经解码的输出XRS0、XRS1、...XRS(N)，其每一者驱动用于在入方向上驱动32个字线的相应的第三级32头解码器电路654，且进一步驱动用于在出方向上驱动32个字线的另一相应的第三级32头解码器电路656。在入方向和出方向中的每一者上，三十二个字线优选被安置为在存储器阵列的四个字线层中的每一者上的八个字线。共同形成多头出字线解码器614的多个32头解码器电路656与偏压产生器电路658相关联，所述偏压产生器电路658优选产生三十二个“选定”偏压线660和八个“未选定”偏压线662。此使得易于独立地控制用于每一字线层上的字线的选定和未选定偏压条件。另一类似偏压产生器电路659也与共同形成多头入字线解码器612的多个32头解码器电路654相关联。如下文所述，相邻对的32头解码器电路(例如，656、657)优选经布置以使得与一个所述解码器(例如，656)相关联的八个字线(在四个层中的每一层上)覆盖与另一所述解码器(例如，657)相关联的八个字线(在四个层中的每一层上)。
每一第二级经解码的输出XRS[xx]线由三晶体管解码器头652产生，所述三晶体管解码器头652响应于从电平转换器650接收的互补的一对经电平转换的区块启用信号，且进一步响应于两个“选定”偏压线XR0和XR1中的一者。用于解码器头652的“未选定”偏压线为共用的偏压线，在此情况下为解码器电源线(其可依据操作模式而输送不同电压)。各个区块启用信号将可基于解码各个行地址而产生，其因此可被视为具有多个第一级经解码的输出的第一级解码器电路(即，互补的经电平转换区块启用信号)。接着，这些经解码的输出中的每一者驱动第二级2头解码器电路，其每一头652驱动多个第二级经解码的输出(即，XRS[xx])中的相应一者。最后，这些经第二级解码的输出中的每一者接着驱动第三级64头解码器电路(即，32头解码器电路654和32头解码器电路656)，其每一头驱动相应的第三级经解码的输出(即，阵列中的相应字线)。优选地，具有32头解码器电路654、656的解码器头是二晶体管字线驱动器，所述二晶体管字线驱动器包含：P沟道晶体管，其将相应的字线耦合到其相关联的选定偏压线；和N沟道晶体管，其将相应的字线耦合到其相关联的未选定偏压线，所述两个晶体管均由XRS[xx]信号门控。
在所展示的示范性实施例中，每一NAND串包含：第一选择装置，其将NAND串耦合到全局位线；十六个存储器单元装置；以及第二选择装置，其将NAND串耦合到共同源极节点或偏压节点。因此，每一NAND串需要16个字线和2个选择线。在擦除操作模式中，共用所述字线的一组NAND串中的每一NAND串中的所有存储器单元同时被擦除。此组存储器单元界定一擦除区块。上文所展示的区块启用信号对应于一擦除区块，即，控制16个字线(即，来自此解码器的8个字线和来自存储器区块的相对侧上的解码器的8个交错字线)。
当读取、编程或擦除时，属于选定区块的字线被驱动到选定电压(例如，VPROGRAM)或未选定电压(例如，VPASS)，所述电压不同于用于所有其它未选定串的选定电压和未选定电压(例如，所述两者均可优选被驱动到接地)。在具有16个存储器单元晶体管且利用交错字线(因而从存储器区块每一接收8个字线)的选定NAND串中，选定XRS线优选控制在区块的一侧上驱动的所有八个字线，以使得一个存储器单元晶体管被驱动到适当选定条件(用于读取或写入)，而其它七个未选定存储器单元被驱动到适当通过条件。(在存储器区块的另一侧上，所有八个字线将被驱动到通过条件)。8头解码器在逻辑上将满足，但难以与单一字线层上的8个字线介接，尤其是在具有位于其它层上的其它字线的三维阵列中。在其它未选定存储器区块中，所有所述字线优选被驱动到相同电平，例如接地。
现参看图11，展示用于相邻对32头解码器(例如，解码器656和657)的有用电路和布局布置。在解码器656内，展示三十二个解码器头中的十二个，每一解码器头响应于XRS2信号。如果选择XRS2信号(即，这里展示为低有效)，那么启用八个解码器头以将字线层X0上的字线WL0、WL1、...WL7耦合到由偏压电路658产生的相应的选定偏压信号。在经XRS2解码的节点所选择的所有八个头的情况下，偏压电路658可控制层X0上的所有八个字线。然而，如图所示，这八个解码器头中的四个解码器头(驱动字线WL0-WL3)安置在解码器657内，而其它四个解码器头(驱动字线WL4-WL7)安置在解码器656内。类似地，如果选择XRS3信号，那么启用八个解码器头以将字线层X1上的字线WL0、WL1、...WL7耦合到由偏压电路658产生的相应的选定偏压信号(这里标记为SELECT BIAS 0，1，2，...7)。这八个解码器头中的四个解码器头(驱动字线WL0-WL3)安置在解码器657内，而其它四个解码器头(驱动字线WL4-WL7)安置在解码器656内。如图所描绘，所述对XRS线在每组四个解码器头之后交替其与解码器头的介接。通过实施具有基于区块启用的一个解码路径以及基于层和字线选择信息的另一解码路径(即，由于不同层具有不同的未选定电压)的分层字线解码器，所述解码器结构有助于非常有效且简明的实施。也可采用其它结构，例如在接地电平(用于未选定串)与VPASS电平(用于选定串)之间选择的每一擦除区块的局部未选定偏压开关，用以帮助提供用于选定和未选定存储器区块中的所有字线的合适偏压条件。
示范性三维NAND串存储器阵列、操作方法以及其制造的额外细节描述于以下文献中：Roy E.Scheuerlein等人于2002年12月31日申请的第10/335,078号美国申请案“Programmable Memory Array Structure Incorporating Series-Connected Transistor Stringsand Methods for Fabrication and Operation of Same”，且现公开为第US 2004-0125629 A1号美国专利申请公开案，所述申请案的全文以引用的方式并入本文中；En-Hsing Chen等人于2003年12月5日申请的第10/729,831号美国申请案“NAND Memory ArrayIncorporating Capacitance Boosting of Channel Regions in Unselected Memory Cells andMethod for Operation ofSame”，且现公开为第US 2004-0145024 A1号美国专利申请公开案，所述申请案以全文引用的方式并入本文中；Andrew J.Walker等人于2002年12月31日递交的第10/335,089号美国申请案“Method for Fabricating Programmable MemoryArray Structures Incorporating Series-Connected Transistor Strings”，且现公开为美国专利申请公开案第US 2004-0124466 A1号，所述申请案以全文引用的方式并入本文中；以及Luca G.Fasoli和Roy E.Scheuerlein于2004年12月30日申请的第11/026,492号美国申请案“Integrated Circuit Including Memory Array Incorporating Multiple Types of NANDString Structures”，所述申请案以全文引用的方式并入本文中。
虽然本文所示实施例中的许多实施例并入具有三晶体管解码器头的第二级多头解码器，但依据在第二级经解码的输出上所要的电压电平，包含二晶体管解码器头的其它实施例可能是有利的。
如应了解，本文所示的具体示范性实施例已在具体数字实例的情形中予以描述，例如第一级经解码的输出的数目、第二级解码器头的数目、第二级解码器输出的数目、第三级解码器头的数目和第三级经解码的输出的数目。可使用本揭示案的教示来实施与其它设计目标相一致的其它变化。另外，分层多级多头解码器电路可包含两个以上级的多头解码器电路。
大多数存储器阵列经设计而具有相对高度的均一性。举例来说，通常每一位线包含相同数目的存储器单元。举另一实例，为了解码电路的简易和效率，位线、字线、阵列区块和甚至存储器平面的数目在数字上常常为二的整数幂(即，2N)。但对于本发明的任何实施例当然并不需要此规则性或一致性。举例来说，不同层上的字线段可包含不同数目的存储器单元，存储器阵列可包含三个存储器平面，第一阵列区块和最后一个阵列区块内的字线段可在存储器单元的数目或位线配置上不同，以及对于存储器阵列设计的一般一致性的许多其它不规则变化中的任何一者。除非在权利要求书中另外明确叙述，否则所述一般规则性不应引入任何权利要求的含意中，甚至在本文所述的实施例中有所展示。
应了解，名称上、左、下和右仅为针对存储器阵列的四侧便于描述的术语。区块的字线段可实施为两组相间错杂的水平定向的字线段，且区块的位线可实施为两组相间错杂的垂直定向的位线。每一相应组的字线或位线可由在阵列四侧中的每一侧上的相应的解码器/驱动器电路和相应的读出电路来服务。合适的列电路陈述于2002年11月27日申请的第10/306,888号美国专利申请案“Tree Decoder Structure Particularly Well Suited toInterfacing Array Lines Having Extremely Small Layout Pitch”中，所述申请案以全文引用的方式并入本文中。
字线也可被称为行线或X线，且位线也可被称为列线或Y线。对于所属领域的技术人员来说，“字”线与“位”线之间的区别可具有至少两个不同的含义。当读取存储器阵列时，一些从业者假定字线被“驱动”而位线被“读出”。在这点上，X线(或字线)通常被预期为连接到存储器单元晶体管的栅极端子或存储器单元开关装置的开关端子(如果存在的话)。Y线(或位线)通常被预期为连接到存储器单元的开关端子(例如，源极/漏极端子)。其次，存储器组织(例如，数据总线宽度、操作期间同时读取的位数目等)可与观看更对准于数据“位”而不是数据“字”的两个阵列线的一个集合具有一定关联。因此，本文中X线、字线和行线以及Y线、位线和列线的名称是为了说明各种实施例且不应视为具有限制意义，而更具有普遍意义。
如本文所使用，字线(例如，包含字线段)和位线通常表示正交阵列线，且一般遵循所属领域中的普遍假设，至少在读取操作期间字线被驱动而位线被读出。因此，阵列的位线还可被称为阵列的感测线。不应通过使用这些术语对字组织进行任何特殊暗示。此外，如本文所使用，“全局阵列线”(例如，全局字线、全局位线)是连接到一个以上存储器区块中的阵列线段的阵列线，但不应作出任何特殊推断，提出此全局阵列线必须横穿整个存储器阵列或大体上横穿整个集成电路。
如本文所使用，无源元件存储器阵列包含多个2端子存储器单元，每一2端子存储器单元连接在关联的X线与关联的Y线之间。此一存储器阵列可为二维(平面)阵列或可为具有一个以上存储器单元平面的三维阵列。每一所述存储器单元具有非线性导通率，其中反向方向(即，从阴极到阳极)中的电流小于正向方向中的电流。从阳极到阴极施加高于编程电平的电压改变存储器单元的导通率。当存储器单元并入熔丝技术时，导通率可减少，或当存储器单元并入反熔丝技术时导通率可增加。无源元件存储器阵列不必为一次性可编程(即，一次写入)的存储器阵列。
所述无源元件存储器单元可一般被视为具有在一个方向上引导电流的电流导引元件和能够改变其状态的另一组件(例如，熔丝、反熔丝、电容器、电阻元件等)。可在选择所述存储器元件时通过感测电流或电压降来读取存储器元件的编程状态。
在本文所述的本发明的各种实施例中，预期使用许多不同的存储器单元技术。合适的三维反熔丝存储器单元结构、配置和程序包含(但不限于)在以下文献中所描述的结构、配置和程序：Johnson等人的美国专利6,034,882，题为“Vertically Stacked FieldProgrammable Nonvolatile Memory and Method of Fabrication”；Knall等人的美国专利6,420,215，题为“Three-Dimensional Memory Array and Method of Fabrication”；Johnson的美国专利6,525,953，题为“Vertically-Stacked，Field Programmable Nonvolatile Memoryand Method of Fabrication”；Cleeves的第2004-0002184 A1号美国专利申请公开案，题为“Three Dimensional Memory”；以及Herner等人于2002年12月19日申请的第10/326,470号美国专利申请案，题为“An Improved Method for Making a High DensityNonvolatile Memory”。所列举的这些揭示案中的每一者以全文引用的方式并入本文中。
本发明预期有利地用于各种存储器单元技术和存储器阵列配置中的任一种，其包含传统的单一电平存储器阵列和多电平(即，三维)存储器阵列，且尤其为具有极度密集的X线或Y线间距要求的存储器阵列。在某些实施例中，存储器单元可包括半导体材料，如在Johnson等人的美国专利6,034,882和Zhang的美国专利5,835,396中所描述。在某些实施例中，涵盖反熔丝存储器单元。也可使用其它类型的存储器阵列，例如MRAM和有机无源元件阵列。MRAM(磁阻式随机存取存储器，magnetoresistive random accessmemory)是基于磁性存储器元件，例如磁隧道接合(magnetic tunnel junction，MTJ)。MRAM技术在Peter K.Naji等人的“A 256kb 3.0V 1T1MTJ Nonvolatile MagnetoresistiveRAM”中描述，其公开于2001年IEEE国际固态电路会议的技术论文的摘要，ISSCC 2001/第7次会议/技术方向：Advanced Technologies/7.6(2001年2月6日)和ISSCC 2001 VisualSupplement第94-95、404-405页中。可使用某些无源元件存储器单元，其并入多层有机材料，包含具有类似二极管特性的导通的至少一层和在施加电场的情况下改变导通率的至少一种有机材料。Gudensen等人的美国专利6,055,180描述所述有机无源元件阵列。也可使用包括例如相改变材料和无定形固体的存储器单元。参见Wolstenholme等人的美国专利5,751,012和Ovshinsky等人的美国专利4,646,266。在其它实施例中，也可采用三端子存储器单元，而不是二端子无源元件存储器单元，且选择多个X线(或行线)以对选定Y线(或位线)上的来自一个以上存储器单元的电流求和。所述存储器单元包含快闪EPROM和EEPROM单元，其在所属领域中是众所周知的。此外，还涵盖具有极度密集的X线和/或Y线间距要求的其它存储器阵列配置，例如，并入薄膜晶体管(TFT)EEPROM存储器单元的存储器阵列配置，如在Thomas H.Lee等人的第US 2002-0028541A1号美国专利申请公开案(现为第6,881,994号美国专利)“Dense Arrays and ChargeStorage Devices，and Methods for Making Same”中所描述，以及并入TFT NAND存储器阵列的阵列配置，如在Scheuerlein等人的第US 2004-0125629 A1号美国专利申请公开案“Programmable Memory Array Structure Incorporating Series-Connected TransistorStrings and Methods for Fabrication and Operation of Same”中所描述，这些申请案以引用的方式并入本文中。
在各图中各种阵列线的方向性仅仅为便于描述在阵列中的两组交叉线。虽然字线通常正交于位线，但并不必需如此。如本文所使用，集成电路存储器阵列为单片集成电路结构，而不是一个以上的集成电路装置封装在一起或紧密靠近。
可使用连接各区块的单一节点的术语描述本文的方框图。然而，应了解，当上下文需要时，此“节点”可实际上表示用于输送差分信号的一对节点，或可表示用于载运若干相关信号或用于载运形成数字字或其它多位信号的多个信号的多个单独导线(例如，总线)。
基于本揭示案的教示，期望所属领域的技术人员将易于能够实践本发明。对本文所提供的各种实施例的描述被认为提供本发明的充分见解和细节，以使所属领域的技术人员能够实践本发明。然而，为清晰起见，未展示和描述本文所述实施方案的全部常规特征。当然，应了解，在任何此类实际实施方案的研发过程中，必须作出众多实施专用的决策以便实现研发人员的特定目标，例如符合与应用和商业相关的约束，且这些特定目标将随实施方案的不同和研发人员的不同而变化。此外，将了解，此类研发努力可能是复杂且耗时的，但对于从本揭示案获益的所属领域的技术人员而言仅将是常规的工程任务。
举例来说，对于每一阵列或子阵列内的存储器单元的数目的决策，针对字线和位线预解码器和解码器电路和位线感测电路以及字组织所选择的特定配置全都被认为代表所属领域的技术人员在实践本发明来研发商业上可行产品时所面临的工程决策。如所属领域中众所周知的，实施各种行解码器电路和列解码器电路以基于地址信号和可能的其它控制信号来选择存储器区块以及选定区块内的字线和位线。然而，尽管认为仅需要工程努力的常规实行来实践本发明，但所述工程努力可引起额外的发明努力，此在有需求、有竞争的产品的研发中经常出现。
虽然一般假定了电路和物理结构，但应认识到，在现代半导体设计和制造中，可以适用于后续设计、测试或制造阶段的计算机可读描述形式以及以所得的经制造的半导体集成电路来实施物理结构和电路。因此，可经由计算机可读编码和其表示来读取针对传统电路或结构的权利要求(与权利要求的特定语言相一致)，无论计算机可读编码和其表示是以媒体实施还是与合适的读取器设备相组合以允许对应电路和/或结构的制造、测试或设计改进。本发明预期包含电路、相关方法或操作、所述电路的相关制造方法以及所述电路和方法的计算机可读的媒体编码，其全部在本文中具有描述并在附加权利要求书中界定。如本文所使用，计算机可读媒体至少包含光盘、磁带或其它磁性、光学、半导体(例如，闪存卡、ROM)或电子媒体以及网络、有线、无线或其它通信媒体。电路的编码可包含电路示意信息、物理布局信息、行为仿真信息，和/或可包含任何其它可用以表示或表达电路的编码。
前述细节描述仅描述了本发明许多可能的实施方案中的一些实施方案。出于此原因，此详细描述用作说明而非限制。可在不脱离本发明的范围和精神的情况下，基于本文所陈述的描述对本文揭示的实施例作出变化和修改。仅随附权利要求书(包含所有等同物)用于界定本发明的范围。此外，尤其预期上文所述的实施例为单独使用以及以各种组合使用。因此，本文未描述的其它实施例、变化和改进不必排除在本发明的范围之外。

Claims (41)

1.一种集成电路，其包括：
存储器阵列，其包括耦合到存储器单元的第一类型和第二类型阵列线；
第一分层解码器电路，其用于解码地址信息和选择一个或一个以上所述第一类型阵列线，所述第一分层解码器电路包括至少两个分层级的多头解码器电路。
2.根据权利要求1所述的集成电路，其中所述存储器阵列包括至少两个存储器平面的三维存储器阵列，所述存储器阵列包括：
相应的多个所述第一类型阵列线，其位于至少一个阵列线层中的每一者上；以及
相应的多个所述第二类型阵列线，其位于至少一个阵列线层中的每一者上。
3.根据权利要求2所述的集成电路，其中所述集成电路进一步包括用于解码地址信息和选择所述第二类型阵列线的第二分层解码器电路，所述第二分层解码器电路包括至少两个分层级的多头解码器电路。
4.根据权利要求1所述的集成电路，其以适用于所述集成电路的设计、测试或制造的计算机可读描述形式来实施。
5.根据权利要求1所述的集成电路，其中所述第一分层解码器电路包括：
第一级解码器电路，其用于解码多个地址信号输入和产生多个第一级经解码的输出；
多个第二级多头解码器电路，每一相应的第二级多头解码器电路耦合到相应的第一级经解码的输出，每一第二级多头解码器电路用于提供相应的多个第二级经解码的输出；以及
多个第三级多头解码器电路，每一相应的第三级多头解码器电路耦合到相应的第二级经解码的输出，每一第三级多头解码器电路用于提供耦合到所述存储器阵列的相应的多个第三级经解码的输出。
6.根据权利要求5所述的集成电路，其中所述第二级多头解码器电路中的每一相应的第二级多头解码器电路包括相应的多个第二级驱动器电路，每一第二级驱动器电路包括：
输入，其耦合到所述第一级经解码的输出中的所述相应一者；以及
输出，其耦合到所述相应的多个第二级经解码的输出中的对应一者；
每一第二级驱动器电路用于在选择耦合到其输入的所述第一级经解码的输出时将其输出耦合到多个第一偏压节点中的关联的一者，且在其它情况下用于将其输出耦合到多个第二偏压节点中的关联的一者。
7.根据权利要求6所述的集成电路，其中所述第一分层解码器电路进一步包括：第一多个第二级偏压电路，其用于分别在所述多个第一偏压节点上产生合适条件；以及
第二多个第二级偏压电路，其用于分别在所述多个第二偏压节点上产生合适条件。
8.根据权利要求7所述的集成电路，其中：
所述第一偏压节点中的至少一者上的所述合适条件有时是选定的第二级经解码输出偏压条件；且
所述第一偏压节点中的至少另一者上的所述合适条件有时是未选定的第二级经解码输出偏压条件。
9.根据权利要求8所述的集成电路，其中所述第二级驱动器电路分别包括：
第一晶体管电路，其用于在选择耦合到所述输入的所述第一级经解码的输出时将所述驱动器电路的所述输出耦合到所述多个第一偏压节点中的关联的一者；以及
第二晶体管电路，其用于在未选择耦合到所述输入的所述第一级经解码的输出时将所述驱动器电路的所述输出耦合到所述多个第二偏压节点中的关联的一者。
10.根据权利要求9所述的集成电路，其中所述第一晶体管电路包括具有相反导通类型的两个并联连接的晶体管装置。
11.根据权利要求9所述的集成电路，其中所述第二晶体管电路包括由单独信号控制的至少两个并联连接的晶体管装置。
12.根据权利要求6所述的集成电路，其中所述第三级多头解码器电路中的每一相应一者包括相应的多个第三级驱动器电路，每一第三级驱动器电路包括：
输入，其耦合到所述第二级经解码的输出中的相应一者；以及
输出，其耦合到所述相应的多个第三级经解码的输出中的对应一者；
每一第三级驱动器电路用于在选择耦合到其输入的所述第二级经解码的输出时将其输出耦合到多个第三总线中的关联的一者，且在其它情况下用于将其输出耦合到多个第四偏压节点中的关联的一者。
13.根据权利要求12所述的集成电路，其中所述第一分层解码器电路进一步包括：
第一多个第三级偏压电路，其用于有时分别在所述多个第三总线上产生合适条件；以及
第二多个第三级偏压电路，其用于分别在所述多个第四偏压节点上产生合适条件。
14.根据权利要求13所述的集成电路，其中：
所述第三总线中的至少一者上的所述合适条件有时是选定的第三级经解码输出偏压条件；且
所述第三偏压节点中的至少另一者上的所述合适条件有时是未选定的第三级经解码输出偏压条件。
15.根据权利要求14所述的集成电路，其中所述第三总线中的至少一者上的所述合适条件有时是浮动节点条件。
16.根据权利要求13所述的集成电路，其中：
所述第四偏压节点中的至少一者上的所述合适条件有时是未选定的第三级经解码输出偏压条件；且
所述第四偏压节点中的至少另一者上的所述合适条件有时是浮动节点条件。
17.根据权利要求14所述的集成电路，其中所述第三级驱动器电路分别包括：
第三晶体管电路，其用于在选择耦合到所述输入的所述第二级经解码的输出时将所述第三级驱动器电路的所述输出耦合到所述多个第三总线中的关联的一者；以及
第四晶体管电路，其用于当未选择耦合到所述输入的所述第二级经解码的输出时将所述第三级驱动器电路的所述输出耦合到所述多个第四偏压节点中的关联的一者。
18.根据权利要求17所述的集成电路，其中所述第三晶体管电路和所述第四晶体管电路中的至少一者包括：
具有相反导通类型且由单独信号控制的至少两个并联连接的晶体管装置。
19.根据权利要求5所述的集成电路，其中所述第二级经解码的输出横穿所述存储器阵列的子阵列的至少一部分。
20.根据权利要求19所述的集成电路，其中所述第二级经解码的输出大体上横穿所述整个存储器阵列。
21.根据权利要求5所述的集成电路，其中针对选定的偏压条件和未选定的偏压条件中的至少一者，所述第二级经解码的输出被驱动到高于VDD的电压。
22.根据权利要求5所述的集成电路，其中所述第三级经解码的输出包括所述第一类型阵列线，每一阵列线耦合到所述存储器阵列中的关联的多个存储器单元。
23.根据权利要求5所述的集成电路，其中：
所述存储器阵列包括三维阵列，所述三维阵列具有安置在衬底上的至少两个存储器平面，且进一步具有位于至少一个阵列线层上的相应的多个所述第一类型阵列线，且具有位于至少一个阵列线层上的相应的多个所述第二类型阵列线；且
多个所述第二级多头解码器电路和所述第三级多头解码器电路中的至少一者大体上安置在所述存储器阵列的横向范围内。
24.根据权利要求23所述的集成电路，其中所述多个第三级多头解码器电路大体上安置在所述存储器阵列外部。
25.根据权利要求24所述的集成电路，其中所述多个第二级多头解码器电路大体上安置在所述存储器阵列下方。
26.根据权利要求24所述的集成电路，其中：
所述第一级解码器电路安置在所述存储器阵列下方；且
所述第三级驱动器电路中的每一者分别由两个晶体管装置组成。
27.根据权利要求24所述的集成电路，其中：
所述多个第二级多头解码器电路大体上安置在所述存储器阵列外部；
所述第三级经解码的输出包括位于存储器阵列中的多个位线，每一位线耦合到所述存储器阵列中关联的多个存储器单元；且
所述多个第三总线分别耦合到相应的读取/写入总线。
28.根据权利要求27所述的集成电路，其中所述存储器单元包括无源元件反熔丝存储器单元。
29.根据权利要求25所述的集成电路，其中所述第三级经解码的输出包括位于所述存储器阵列中的字线，每一字线耦合到关联的多个存储器单元，所述存储器单元在所述阵列内被布置成NAND串。
30.根据权利要求29所述的集成电路，其包括具有电荷存储电介质的NAND串存储器单元装置。
31.根据权利要求29所述的集成电路，其包括具有浮动栅电极的NAND串存储器单元装置。
32.根据权利要求21所述的集成电路，其中：
所述多个第二级多头解码器电路大体上安置在所述存储器阵列外部；且
所述多个第三级多头解码器电路大体上安置在所述存储器阵列下方。
33.根据权利要求32所述的集成电路，其中：
所述第三级经解码的输出包括位于所述存储器阵列中的字线，每一字线耦合到关联的多个存储器单元，所述存储器单元包括无源元件反熔丝存储器单元。
34.根据权利要求33所述的集成电路，其中：
所述存储器阵列包括单独的字线，每一字线包括位于一个以上相应的字线层中的每一者上时相应的字线段。
35.根据权利要求32所述的集成电路，其中：
第二级多头解码器电路内的所述多个第二级驱动器电路被布置成所述第二级驱动器电路的多个群组，一群组内的单独第二级驱动器电路分别耦合到多个第一偏压线中的相应一者，但一起耦合到由所述群组共用的多个第二偏压线中的相应一者。
36.根据权利要求35所述的集成电路，其中所述多个第二偏压线中的至少一者包括接地节点。
37.根据权利要求33所述的集成电路，其中所述集成电路进一步包括用于解码地址信息和选择所述存储器阵列的位线的第二分层解码器电路，所述第二分层解码器电路包括至少两个分层级的多头解码器电路。
38.根据权利要求37所述的集成电路，其中所述第二分层解码器电路包括：
第一级解码器电路，其用于解码多个地址信号输入和产生多个第一级经解码的输出；
多个第二级多头解码器电路，每一相应的第二级多头解码器电路耦合到相应的第一级经解码的输出，每一第二级多头解码器电路用于提供相应的多个第二级经解码的输出，所述第二级多头解码器电路安置在所述存储器阵列外部；以及
多个第三级多头解码器电路，每一相应的第三级多头解码器电路耦合到相应的第二级经解码的输出，每一第三级多头解码器电路用于将所述存储器阵列的一个或一个以上选定位线耦合到关联的读取/写入总线，所述第三级多头解码器电路安置在所述存储器阵列外部。
39.根据权利要求37所述的集成电路，其中：
所述存储器阵列包括单独字线，每一字线包括位于一个以上相应的字线层中的每一者上的相应的字线段。
40.根据权利要求12所述的集成电路，其中：
所述第三级多头解码器电路中的每一者包括至少16个第三级驱动器电路。
41.根据权利要求40所述的集成电路，其中：
每一第三级多头解码器电路的所述至少16个第三级驱动器电路被配置成至少4个驱动器电路的至少4个群组，每一群组共用共同的未选定偏压线。
CN2005800451715A 2004-12-30 2005-12-16 使用多头解码器的多个级对密集型存储器阵列进行分层解码的设备和方法 Active CN101138047B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/026,470 US7286439B2 (en) 2004-12-30 2004-12-30 Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US11/026,470 2004-12-30
PCT/US2005/045564 WO2006073735A1 (en) 2004-12-30 2005-12-16 Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2011100734317A Division CN102201254B (zh) 2004-12-30 2005-12-16 用于解码存储器阵列和制造包含存储器阵列的产品的方法

Publications (2)

Publication Number Publication Date
CN101138047A true CN101138047A (zh) 2008-03-05
CN101138047B CN101138047B (zh) 2011-05-18

Family

ID=36640233

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2005800451715A Active CN101138047B (zh) 2004-12-30 2005-12-16 使用多头解码器的多个级对密集型存储器阵列进行分层解码的设备和方法
CN2011100734317A Active CN102201254B (zh) 2004-12-30 2005-12-16 用于解码存储器阵列和制造包含存储器阵列的产品的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2011100734317A Active CN102201254B (zh) 2004-12-30 2005-12-16 用于解码存储器阵列和制造包含存储器阵列的产品的方法

Country Status (6)

Country Link
US (2) US7286439B2 (zh)
EP (2) EP2450902B1 (zh)
JP (1) JP5032336B2 (zh)
KR (1) KR101194353B1 (zh)
CN (2) CN101138047B (zh)
WO (1) WO2006073735A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102132352A (zh) * 2008-08-25 2011-07-20 桑迪士克3D有限责任公司 具有组装数据线的存储器系统
CN108962309A (zh) * 2018-06-29 2018-12-07 西安交通大学 一种高能量利用率低功耗的堆叠sram阵列结构
CN110729004A (zh) * 2018-07-16 2020-01-24 台湾积体电路制造股份有限公司 包括分布式写入驱动布置的半导体器件及其操作方法
CN115443506A (zh) * 2020-03-19 2022-12-06 美光科技公司 具有双侧不对称解码器的存储器操作

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7298665B2 (en) * 2004-12-30 2007-11-20 Sandisk 3D Llc Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation
US7177191B2 (en) * 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US7272052B2 (en) * 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
US7345907B2 (en) * 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7362604B2 (en) * 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
KR100855861B1 (ko) * 2005-12-30 2008-09-01 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
JP2007213732A (ja) * 2006-02-13 2007-08-23 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7542337B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Apparatus for reading a multi-level passive element memory cell array
US7596050B2 (en) * 2006-07-31 2009-09-29 Sandisk 3D Llc Method for using a hierarchical bit line bias bus for block selectable memory array
US7499366B2 (en) 2006-07-31 2009-03-03 Sandisk 3D Llc Method for using dual data-dependent busses for coupling read/write circuits to a memory array
US7463536B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
US7570523B2 (en) * 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
US7542338B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
US7554832B2 (en) * 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
WO2008016932A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Method and apparatus for passive element memory array incorporating reversible polarity word line and bit line decoders
US8279704B2 (en) 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
WO2008016948A2 (en) * 2006-07-31 2008-02-07 Sandisk 3D Llc Dual data-dependent busses for coupling read/write circuits to a memory array
US7486587B2 (en) * 2006-07-31 2009-02-03 Sandisk 3D Llc Dual data-dependent busses for coupling read/write circuits to a memory array
US7633828B2 (en) * 2006-07-31 2009-12-15 Sandisk 3D Llc Hierarchical bit line bias bus for block selectable memory array
US7463546B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Method for using a passive element memory array incorporating reversible polarity word line and bit line decoders
US7447071B2 (en) * 2006-11-08 2008-11-04 Atmel Corporation Low voltage column decoder sharing a memory array p-well
US7542370B2 (en) * 2006-12-31 2009-06-02 Sandisk 3D Llc Reversible polarity decoder circuit
US7525869B2 (en) * 2006-12-31 2009-04-28 Sandisk 3D Llc Method for using a reversible polarity decoder circuit
US7468916B2 (en) * 2007-03-20 2008-12-23 Ememory Technology Inc. Non-volatile memory having a row driving circuit with shared level shift circuits
US7719919B2 (en) * 2007-03-20 2010-05-18 Kabushiki Kaisha Toshiba Semiconductor memory device in which word lines are driven from either side of memory cell array
US7554406B2 (en) 2007-03-31 2009-06-30 Sandisk 3D Llc Spatially distributed amplifier circuit
US7558140B2 (en) * 2007-03-31 2009-07-07 Sandisk 3D Llc Method for using a spatially distributed amplifier circuit
WO2008148091A1 (en) * 2007-05-25 2008-12-04 Marvell World Trade Ltd. Tree type bit line decoder architecture for nor-type memory array
KR100898667B1 (ko) * 2007-08-06 2009-05-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR101526317B1 (ko) * 2008-05-09 2015-06-11 삼성전자주식회사 계층적 디코딩 장치
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US8050109B2 (en) 2009-08-10 2011-11-01 Sandisk 3D Llc Semiconductor memory with improved memory block switching
US8233309B2 (en) * 2009-10-26 2012-07-31 Sandisk 3D Llc Non-volatile memory array architecture incorporating 1T-1R near 4F2 memory cell
US8223525B2 (en) 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
US8213243B2 (en) 2009-12-15 2012-07-03 Sandisk 3D Llc Program cycle skip
US8284608B2 (en) * 2010-10-05 2012-10-09 Nxp B.V. Combined EEPROM/flash non-volatile memory circuit
US9053766B2 (en) 2011-03-03 2015-06-09 Sandisk 3D, Llc Three dimensional memory system with intelligent select circuit
US8553476B2 (en) 2011-03-03 2013-10-08 Sandisk 3D Llc Three dimensional memory system with page of data across word lines
US8374051B2 (en) 2011-03-03 2013-02-12 Sandisk 3D Llc Three dimensional memory system with column pipeline
US8730754B2 (en) * 2011-04-12 2014-05-20 Micron Technology, Inc. Memory apparatus and system with shared wordline decoder
US8699293B2 (en) * 2011-04-27 2014-04-15 Sandisk 3D Llc Non-volatile storage system with dual block programming
US8913443B2 (en) 2011-09-19 2014-12-16 Conversant Intellectual Property Management Inc. Voltage regulation for 3D packages and method of manufacturing same
US8891305B2 (en) 2012-08-21 2014-11-18 Micron Technology, Inc. Apparatuses and methods involving accessing distributed sub-blocks of memory cells
US8902670B2 (en) 2012-08-31 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US9025391B2 (en) * 2012-11-27 2015-05-05 Infineon Technologies Ag Circuit arrangement and method for operating a circuit arrangement
US9001584B2 (en) 2013-02-28 2015-04-07 Micron Technology, Inc. Sub-block decoding in 3D memory
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US8947944B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US9711225B2 (en) 2013-10-16 2017-07-18 Sandisk Technologies Llc Regrouping and skipping cycles in non-volatile memory
US9564215B2 (en) 2015-02-11 2017-02-07 Sandisk Technologies Llc Independent sense amplifier addressing and quota sharing in non-volatile memory
US9542979B1 (en) 2015-08-25 2017-01-10 Macronix International Co., Ltd. Memory structure
ITUB20153728A1 (it) * 2015-09-18 2017-03-18 St Microelectronics Srl Decodificatore di riga per un dispositivo di memoria non volatile, avente ridotta occupazione di area
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
JP2018045750A (ja) * 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
KR102398205B1 (ko) 2017-06-12 2022-05-16 삼성전자주식회사 오티피 메모리 셀을 포함하는 메모리 장치 및 그것의 프로그램 방법
US10861551B2 (en) 2018-12-28 2020-12-08 Micron Technology, Inc. Memory cells configured to generate weighted inputs for neural networks
WO2020196765A1 (ja) * 2019-03-26 2020-10-01 パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカ 三次元データ符号化方法、三次元データ復号方法、三次元データ符号化装置、及び三次元データ復号装置
US10818731B1 (en) * 2019-06-19 2020-10-27 Avalanche Technology, Inc. Three-dimensional nonvolatile memory
KR20210036535A (ko) * 2019-09-26 2021-04-05 에스케이하이닉스 주식회사 반도체 장치
CN113270130A (zh) * 2020-05-29 2021-08-17 台湾积体电路制造股份有限公司 存储器设备
CN113411103B (zh) * 2021-05-26 2022-04-22 盛销邦(广州)物联科技有限公司 一种基于rf电子标签的密集读写解码器

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2649204A (en) 1950-11-27 1953-08-18 Jr James M Brier Combination sediment cup and drain plug for internal-combustion engines
US2649304A (en) 1951-02-10 1953-08-18 Paddock Pool Equipment Co Aluminum springboard
US3154636A (en) * 1962-03-23 1964-10-27 Xerox Corp Three dimensional display device
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US5250859A (en) * 1991-09-27 1993-10-05 Kaplinsky Cecil H Low power multifunction logic array
US5285118A (en) * 1992-07-16 1994-02-08 International Business Machines Corporation Complementary current tree decoder
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5835396A (en) * 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
JPH10241400A (ja) * 1997-02-26 1998-09-11 Toshiba Corp 半導体記憶装置
US6256224B1 (en) * 2000-05-03 2001-07-03 Hewlett-Packard Co Write circuit for large MRAM arrays
NO972803D0 (no) * 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
JP3571497B2 (ja) * 1997-06-20 2004-09-29 富士通株式会社 半導体記憶装置
US6185121B1 (en) * 1998-02-26 2001-02-06 Lucent Technologies Inc. Access structure for high density read only memory
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6762951B2 (en) * 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
US6901006B1 (en) * 1999-07-14 2005-05-31 Hitachi, Ltd. Semiconductor integrated circuit device including first, second and third gates
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US6567287B2 (en) * 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6631085B2 (en) * 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
EP2988331B1 (en) * 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
US6591394B2 (en) * 2000-12-22 2003-07-08 Matrix Semiconductor, Inc. Three-dimensional memory array and method for storing data bits and ECC bits therein
US6407953B1 (en) * 2001-02-02 2002-06-18 Matrix Semiconductor, Inc. Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays
US7177181B1 (en) * 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
US6545898B1 (en) * 2001-03-21 2003-04-08 Silicon Valley Bank Method and apparatus for writing memory arrays using external source of high programming voltage
US6618295B2 (en) * 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6522594B1 (en) * 2001-03-21 2003-02-18 Matrix Semiconductor, Inc. Memory array incorporating noise detection line
JP4808856B2 (ja) * 2001-04-06 2011-11-02 富士通セミコンダクター株式会社 半導体記憶装置
US6584034B1 (en) * 2001-04-23 2003-06-24 Aplus Flash Technology Inc. Flash memory array structure suitable for multiple simultaneous operations
KR100387527B1 (ko) * 2001-05-23 2003-06-27 삼성전자주식회사 레이아웃 사이즈가 감소된 로우 디코더를 갖는 불휘발성반도체 메모리장치
US6480424B1 (en) * 2001-07-12 2002-11-12 Broadcom Corporation Compact analog-multiplexed global sense amplifier for RAMS
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6768685B1 (en) * 2001-11-16 2004-07-27 Mtrix Semiconductor, Inc. Integrated circuit memory array with fast test mode utilizing multiple word line selection and method therefor
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6859410B2 (en) * 2002-11-27 2005-02-22 Matrix Semiconductor, Inc. Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
US6954394B2 (en) * 2002-11-27 2005-10-11 Matrix Semiconductor, Inc. Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7177183B2 (en) * 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
KR100536613B1 (ko) * 2004-04-09 2005-12-14 삼성전자주식회사 프로그램 시간을 단축할 수 있는 노어형 플래시 메모리장치 및 그것의 프로그램 방법
US7203123B2 (en) * 2004-12-08 2007-04-10 Infineon Technologies Ag Integrated DRAM memory device
US7298665B2 (en) * 2004-12-30 2007-11-20 Sandisk 3D Llc Dual-mode decoder circuit, integrated circuit memory array incorporating same, and related methods of operation
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7307268B2 (en) * 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102132352A (zh) * 2008-08-25 2011-07-20 桑迪士克3D有限责任公司 具有组装数据线的存储器系统
CN102132352B (zh) * 2008-08-25 2015-07-01 桑迪士克3D有限责任公司 具有组装数据线的存储器系统
CN108962309A (zh) * 2018-06-29 2018-12-07 西安交通大学 一种高能量利用率低功耗的堆叠sram阵列结构
CN108962309B (zh) * 2018-06-29 2021-12-28 西安交通大学 一种高能量利用率低功耗的堆叠sram阵列结构
CN110729004A (zh) * 2018-07-16 2020-01-24 台湾积体电路制造股份有限公司 包括分布式写入驱动布置的半导体器件及其操作方法
CN110729004B (zh) * 2018-07-16 2021-09-10 台湾积体电路制造股份有限公司 包括分布式写入驱动布置的半导体器件及其操作方法
CN115443506A (zh) * 2020-03-19 2022-12-06 美光科技公司 具有双侧不对称解码器的存储器操作
US11688460B2 (en) 2020-03-19 2023-06-27 Micron Technology, Inc. Memory operation with double-sided asymmetric decoders

Also Published As

Publication number Publication date
EP1831891B1 (en) 2015-07-08
WO2006073735A1 (en) 2006-07-13
US7286439B2 (en) 2007-10-23
CN102201254A (zh) 2011-09-28
CN101138047B (zh) 2011-05-18
JP5032336B2 (ja) 2012-09-26
EP2450902A3 (en) 2012-09-05
EP1831891A4 (en) 2008-11-12
CN102201254B (zh) 2012-11-14
KR20070110835A (ko) 2007-11-20
US7633829B2 (en) 2009-12-15
US20060146639A1 (en) 2006-07-06
JP2008527585A (ja) 2008-07-24
US20080101149A1 (en) 2008-05-01
KR101194353B1 (ko) 2012-10-25
EP2450902B1 (en) 2014-03-19
EP2450902A2 (en) 2012-05-09
EP1831891A1 (en) 2007-09-12

Similar Documents

Publication Publication Date Title
CN101138047B (zh) 使用多头解码器的多个级对密集型存储器阵列进行分层解码的设备和方法
CN101151512B (zh) 用于紧密间距存储器阵列线的晶体管布局配置
US6856572B2 (en) Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
US7272052B2 (en) Decoding circuit for non-binary groups of memory line drivers
US6567287B2 (en) Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
KR101519061B1 (ko) 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
US6859410B2 (en) Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
US7106652B2 (en) Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7233024B2 (en) Three-dimensional memory device incorporating segmented bit line memory array
CN101506897B (zh) 用于将读取/写入电路耦合到存储器阵列的双数据相依总线
CN101506898A (zh) 用于并入有可逆极性字线和位线解码器的无源元件存储器阵列的方法和设备
CN101506896A (zh) 用于并入有用于存储器阵列区块选择的两个数据总线的存储器阵列的方法和设备
CN101627437A (zh) 可逆极性解码器电路及相关方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Texas, USA

Patentee after: SANDISK TECHNOLOGIES LLC

Address before: Texas, USA

Patentee before: Sandy Technology Corp.

TR01 Transfer of patent right

Effective date of registration: 20160727

Address after: Texas, USA

Patentee after: Sandy Technology Corp.

Address before: California, USA

Patentee before: Sandisk 3D LLC