KR102398205B1 - 오티피 메모리 셀을 포함하는 메모리 장치 및 그것의 프로그램 방법 - Google Patents

오티피 메모리 셀을 포함하는 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 오티피(OTP:One-Time Programmed) 메모리 셀을 포함하는 메모리 장치는, 메인 워드 라인과 메인 비트 라인에 연결되는 메인 오티피 메모리 셀, 리던던트 워드 라인과 리던던트 비트 라인에 연결되는 리던던트 오티피 메모리 셀, 그리고 프로그램 동작시 상기 메인 비트 라인과 상기 리던던트 비트 라인을 전기적으로 분리하며, 상기 분리된 상기 메인 비트 라인과 상기 리던던트 비트 라인 각각에 독립적인 프로그램 전류 경로를 형성하는 입출력 회로를 포함한다. 상술한 구성을 포함하는 본 발명의 메모리 장치는 메인 오티피 메모리 셀과 리던던트 오티피 메모리 셀을 안정적으로 함께 프로그램할 수 있다.

Description

오티피 메모리 셀을 포함하는 메모리 장치 및 그것의 프로그램 방법{MEMORY DEVICE COMPRISING OTP MEMORY CELL AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 높은 프로그램 속도를 갖는 오티피 메모리 셀을 포함하는 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
데이터를 저장하는 장치 중에서 전원의 공급이 차단되어도 저장하고 있는 데이터를 유지하는 것을 비휘발성 메모리라고 한다. 예컨대, 비휘발성 메모리는 ROM(Read Only Memory), 자기 디스크, 광학 디스크 및 플래시(Flash) 메모리 등을 포함한다. 특히, 비휘발성 메모리 가운데 데이터를 한번 기록하면 변경할 수 없는 메모리의 종류를 가리켜 오티피(OTP: one-time programmable) 메모리라고 한다. 데이터가 오티피 메모리에 프로그램되면, 데이터의 저장 단위인 메모리 셀의 구조가 비가역적(Irreversible)으로 변화되고, 이를 이용하여 '0' 또는 '1'이 저장될 수 있다. 오티피 메모리 장치는 다른 메모리 장치의 리페어, 아날로그 트리밍, 보안 코드 등을 저장하는 내장형 비휘발성 저장 장치로서 다양하게 사용되고 있다.
오티피 메모리 장치를 프로그램하기 위해서 고전압, 프로그램 전류 및 비교적 긴 프로그램 시간이 필요하다. 따라서, 오티피 메모리를 포함하는 반도체 장치의 생산 비용을 줄이기 위해서는 오티피 메모리의 프로그램 시간의 단축이 필요한 실정이다.
본 발명의 목적은 고속 및 고신뢰도로 프로그램할 수 있는 오티피 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 오티피(OTP: One-Time Programmed) 메모리 셀을 포함하는 메모리 장치는, 메인 워드 라인과 메인 비트 라인에 연결되는 메인 오티피 메모리 셀, 리던던트 워드 라인과 리던던트 비트 라인에 연결되는 리던던트 오티피 메모리 셀, 그리고 프로그램 동작시 상기 메인 비트 라인과 상기 리던던트 비트 라인을 전기적으로 분리하며, 상기 분리된 상기 메인 비트 라인과 상기 리던던트 비트 라인 각각에 독립적인 프로그램 전류 경로를 형성하는 입출력 회로를 포함한다.
본 발명의 실시 예에 따른 메인 오티피 메모리 셀 및 리던던트 오티피 메모리 셀을 포함하는 메모리 장치의 프로그램 방법은, 상기 메인 오티피 메모리 셀과 리던던트 오티피 메모리 셀을 함께 선택하기 위한 어드레스를 제공받는 단계, 상기 메인 오티피 메모리 셀과 리던던트 오티피 메모리 셀 각각의 워드 라인에 공급될 프로그램 전압을 생성하는 단계, 상기 메인 오티피 메모리 셀이 연결되는 제 1 비트 라인과 상기 리던던트 오티피 메모리 셀이 연결되는 제 2 비트 라인을 분리하는 단계, 그리고 상기 메인 오티피 메모리 셀과 리던던트 오티피 메모리 셀 각각의 워드 라인에는 상기 프로그램 전압을 공급하고, 상기 분리된 제 1 비트 라인 및 상기 제 2 비트 라인 각각에 독립적인 프로그램 전류 경로를 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 메모리 장치는, 복수의 메인 오티피 메모리 셀들을 포함하는 메인 셀 어레이, 복수의 리던던트 오티피 메모리 셀들을 포함하는 리던던트 셀 어레이, 및 프로그램 동작시, 상기 복수의 메인 오티피 메모리 셀들중 선택된 메인 오티피 메모리 셀에는 제 1 전류 소스 회로를, 상기 복수의 리던던트 오티피 메모리 셀들중 선택된 리던던트 오티피 메모리 셀에는 제 2 전류 소스 회로를 전기적으로 연결하는 입출력 회로를 포함한다.
본 발명의 실시 예의 오티피 메모리 셀을 포함하는 메모리 장치에 따르면, 안정적으로 메인 오티피 메모리 셀과 리던던트 오티피 메모리 셀을 동시에 프로그램할 수 있어, 오티피 메모리를 포함하는 반도체 장치의 생산 비용을 현저히 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 오티피(OTP) 메모리 장치를 보여주는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 메모리 셀의 구조를 예시적으로 보여주는 회로도이다.
도 3은 본 발명의 입출력 회로를 예시적으로 보여주기 위한 블록도이다.
도 4는 프로그램 동작시 본 발명의 입출력 회로의 스위칭 상태를 보여주는 도면이다.
도 5는 읽기 동작시 본 발명의 입출력 회로의 스위칭 상태를 보여주는 도면이다.
도 6은 본 발명의 프로그램 전류를 제공하기 위한 전류 소스를 예시적으로 보여주는 회로도이다.
도 7은 프로그램 동작시 본 발명의 메모리 셀과 입출력 회로의 동작을 예시적으로 보여주는 회로도이다.
도 8은 읽기 동작시 본 발명의 메모리 셀과 입출력 회로의 동작을 예시적으로 보여주는 회로도이다.
도 9는 도 1의 전압 발생기를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 오티피 메모리 장치의 프로그램 전압(VPGM)의 인가 방법을 예시적으로 보여주는 타이밍도이다.
도 11은 본 발명의 다른 실시 예에 따른 오티피 메모리 장치를 나타내는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 오티피(OTP) 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 오티피 메모리 장치(100)는 셀 어레이(110, 120), 입출력 회로(130), 행 디코더(140, 145), 제어 로직(150), 그리고 전압 발생기(160)를 포함한다.
셀 어레이(110, 120)는 복수의 오티피 메모리 셀들을 포함한다. 오티피 메모리 셀들은 산화막 파괴(Oxide Breakdown) 현상을 이용하여 프로그램된다. 셀 어레이(110, 120)는 입출력 회로(130)의 일측에 형성되는 메인 셀 어레이(110)와 입출력 회로(130)의 타측에 형성되는 리던던트 셀 어레이(120)를 포함한다. 메인 셀 어레이(110)와 리던던트 셀 어레이(120)는 각각 복수의 오티피 메모리 셀들을 포함한다. 이하에서는 메인 셀 어레이(110)에 포함되는 오티피 메모리 셀을 메인 셀(MC)이라 칭하고, 리던던트 셀 어레이(120)에 포함되는 오티피 메모리 셀을 리던던트 셀(RC)라 칭하기로 한다. 메인 셀 어레이(110)에는 워드 라인(WL_M)과 비트 라인(BL_M)에 연결되는 메인 셀(111, MC)이 포함된다. 리던던트 셀 어레이(120)에는 워드 라인(WL_R)과 비트 라인(BL_R)에 연결되는 리던던트 셀(121, RC)이 포함된다.
동일한 데이터를 저장하는 메인 셀(111)과 리던던트 셀(121)은 프로그램 동작시 워드 라인들(WL_M, WL_R)을 통해서 프로그램 전압(VPGM)을 제공받는다. 그리고 메인 셀(111)과 리던던트 셀(121)은 비트 라인(BL_M, BL_R)을 통해서 프로그램 전류(Ip)를 공급받을 수 있다. 특히, 메인 셀(111)과 리던던트 셀(121)은 프로그램 동작시 별도의 전류 소스 회로(Current Source Circuit)로부터 프로그램 전류(Ip)를 공급받을 수 있다. 하나의 비트 라인을 공유하는 경우, 메인 셀(111)과 리던던트 셀(121)의 프로그램 속도 차이에 의해서 프로그램 실패(Program fail)가 발생할 수 있다. 하지만, 본 발명의 실시 예에 따르면, 메인 셀(111)과 리던던트 셀(121)의 프로그램 속도가 다르더라도 프로그램 실패(Program fail)는 발생하지 않는다.
입출력 회로(130)는 제어 로직(150)의 제어에 따라 메인 셀(111)과 리던던트 셀(121)의 비트 라인들을 제어한다. 프로그램 동작시, 입출력 회로(130)는 동일한 데이터를 저장하는 메인 셀(111)과 리던던트 셀(121)의 비트 라인들(BL_M, BL_R)을 분리한다. 그리고 입출력 회로(130)는 분리된 비트 라인들(BL_M, BL_R) 각각에 독립적으로 생성된 프로그램 전류(Ip)를 공급할 수 있다. 읽기 동작시, 입출력 회로(130)는 메인 셀(111)과 리던던트 셀(121)을 동시에 센싱하기 위하여 비트 라인들(BL_M, BL_R)을 연결한다. 입출력 회로(130)가 특정 조건에서는 메인 셀(111)과 리던던트 셀(121)을 순차적으로 선택할 수 있음은 잘 이해될 것이다.
행 디코더(140, 145)는 하나의 행 어드레스(Row address)에 응답하여 메인 셀 어레이(110)와 리던던트 셀 어레이(120)의 오티피 메모리 셀을 동시에 선택할 수 있다. 예를 들면, 행 어드레스(R_ADD)에 응답하여 메인 행 디코더(140)는 메인 워드 라인(WL_M)을 선택하고, 리던던트 행 디코더(145)는 리던던트 워드 라인(WL_R)을 선택할 수 있다. 따라서, 행 디코더(140, 145)는 프로그램 동작이나 읽기 동작시 하나의 행 어드레스에 응답하여 메인 셀(111)과 리던던트 셀(121)을 동시에 프로그램하거나 센싱할 수 있다.
제어 로직(150)은 외부로부터 입력되는 명령어, 어드레스, 제어 신호 등에 기초하여 입출력 회로(130)나 전압 발생기(160)를 제어한다. 여기서, 제어 신호에는 프로그램 인에이블 신호(PGM_EN), 읽기 인에이블 신호(READ_EN), 쓰기 인에이블 신호(WT_EN), 그리고 오티피 인에이블 신호(OPT_EN)가 포함된다. 제어 로직(150)은 프로그램 동작시(PGM_EN 활성화), 선택된 메인 셀(111)과 리던던트 셀(121)의 워드 라인들(WL_M, WL_R)로 프로그램 전압(VPGM)을 제공하도록 전압 발생기(160)를 제어할 것이다. 반면, 제어 로직(150)은 읽기 동작(READ_EN 활성화)시, 선택된 메인 셀(111)과 리던던트 셀(121)의 워드 라인들(WL_M, WL_R)로 읽기 전압(VRD)을 제공하도록 전압 발생기(160)를 제어할 것이다.
더불어, 제어 로직(150)은 프로그램 동작시 제어 신호(PGM_EN 또는 WT_EN)에 응답하여 선택된 비트 라인들(BL_M, BL_R)을 분리하도록 입출력 회로(130)를 제어할 수 있다. 분리된 비트 라인들(BL_M, BL_R)은 각각 독립적인 전류 소스 회로에 연결된다. 제어 로직(150)은 읽기 동작시 제어 신호(READ_EN)에 응답하여 선택된 비트 라인들(BL_M, BL_R)을 연결하고, 연결된 비트 라인을 감지 증폭기(미도시)에 연결하도록 입출력 회로(130)를 제어할 수 있다. 여기서, 비트 라인들(BL_M, BL_R)은 동일한 칼럼 어드레스에 의해서 지정되는, 동일한 칼럼에 위치하는 비트 라인이다. 비트 라인들(BL_M, BL_R)은 프로그램 동작시에 입출력 회로(130)에 의해서 프로그램 전류의 안정적 공급을 위하여 전기적으로 분리될 수 있도록 형성된다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 오티피 메모리 장치(100)에서 사용되는 다양한 구동 전압을 생성할 수 있다. 오티피 메모리 셀의 프로그램을 위해서는 트랜지스터의 산화막 파괴(Oxide Breakdown)가 요구된다. 따라서, 산화막의 파괴를 위해 전압 발생기(160)는 상대적으로 높은 레벨의 프로그램 전압(VPGM)을 생성해야 한다. 프로그램 전압(VPGM)의 생성을 위해서 전압 발생기(160)는 전하 펌프(Charge Pump)를 포함할 수 있다. 읽기 동작시에 제공되는 읽기 전압(VRD)은 상대적으로 낮은 전압일 수 있다. 읽기 전압(VRD)과 같은 낮은 레벨의 전압을 생성하기 위해 전압 발생기(160)는 전압 레귤레이터(Voltage Regulator)를 포함할 수 있을 것이다. 전압 발생기(160)의 프로그램 전압(VPGM)이나 읽기 전압(VRD) 생성 방법에는 상술한 방식에만 국한되지 않으며, 다양한 컨버터 회로, 승압/강압 방식들이 사용될 수 있음은 잘 이해될 것이다.
이상에서 설명된 본 발명의 오티피 메모리 장치(100)는 프로그램 동작시 메인 셀(111)이 연결되는 비트 라인(BL_M)과 리던던트 셀(121)이 연결되는 비트 라인(BL_R)이 분리된다. 그리고 분리된 각각의 비트 라인으로는 독립적으로 프로그램 전류를 공급할 수 있는 전류 소스 회로가 연결된다. 이러한 구조에 따른 오티피 메모리 장치(100)는 메인 셀(111)과 리던던트 셀(121)의 산화막 파괴의 시점이 달라서 발생하는 프로그램 페일 문제를 해결할 수 있다. 메인 셀(MC)과 리던던트 셀(RC)을 동시에 프로그램할 수 있게 됨에 따라, 오티피 메모리 장치(100)의 프로그램이 고속으로 수행될 수 있어, 테스트 시간 비용의 획기적 감소가 기대된다.
도 2a 및 도 2b는 도 1에 도시된 메모리 셀의 구조를 예시적으로 보여주는 회로도이다. 도 2a는 메인 셀(111)을, 도 2b는 리던던트 셀(121)의 구조를 보여준다.
도 2a를 참조하면, 메인 셀(111)은 퓨즈 트랜지스터(FTR)와 선택 트랜지스터(RTR)를 포함한다. 퓨즈 트랜지스터(FTR)의 게이트는 프로그램 워드 라인(WLP_M)에 연결된다. 퓨즈 트랜지스터(FTR)의 일단(또는 드레인)은 플로팅(Floating)되고, 퓨즈 트랜지스터(FTR)의 타단(또는 소오스)은 선택 트랜지스터(RTR)의 드레인에 연결된다. 퓨즈 트랜지스터(FTR)는, 예를 들면, 금속 산화막 반도체(Metal Oxide Semiconductor: MOS) 트랜지스터로 구현될 수 있다. 선택 트랜지스터(RTR)의 게이트(Gate)는 선택 워드 라인(WLR_M)에 연결된다. 선택 트랜지스터(RTR)의 소스(Source)는 비트 라인(BLi_M)에 연결된다.
프로그램 동작시, 메인 셀(111)의 프로그램 워드 라인(WLP_M)으로는 상대적으로 높은 프로그램 전압(VPGM)이 인가된다. 프로그램 동작시, 메인 셀(111)의 선택 워드 라인(WLR_M)으로는 프로그램 전압(VPGM)보다 낮은 선택 전압이 제공된다. 그리고 비트 라인(BLi_M)으로는 풀다운을 위한 프로그램 전류(Ip)가 공급된다. 그러면, 게이트와 채널 간에 형성되는 높은 전압차에 의해서 퓨즈 트랜지스터(FTR)의 산화막이 파괴(Oxide Breakdown)된다.
읽기 동작시, 메인 셀(111)의 프로그램 워드 라인(WLP_M)으로는 프로그램 전압(VPGM)보다 낮은 읽기 전압(VRD)이 인가된다. 그리고 메인 셀(111)의 선택 워드 라인(WLR_M)으로는 선택 전압이 제공된다. 여기서, 선택 전압은 읽기 트랜지스터(TRT)를 턴온시키기에 충분한 전압이다. 그러면, 퓨즈 트랜지스터(FTR)의 프로그램 여부에 따라 프로그램 워드 라인(WLP_M)과 비트 라인(BLi_M) 간 전류 경로가 형성된다. 만일, 퓨즈 트랜지스터(FTR)가 산화막 파괴에 의해서 프로그램된 경우, 프로그램 워드 라인(WLP_M)과 비트 라인(BLi_M)으로는 전류 경로가 형성되고, 감지 증폭기에 의해서 센싱 전류가 검출될 수 있다.
도 2b를 참조하면, 리던던트 셀(121)은 프로그램 워드 라인(WLP_R)에 연결되는 퓨즈 트랜지스터(FTR)와, 선택 워드 라인(WLR_R)에 연결되는 선택 트랜지스터(RTR)를 포함한다. 리던던트 셀(121)은 메인 셀(111)과 동일한 행 어드레스(Row address) 및 칼럼 어드레스(Column address)에 의해서 선택된다. 리던던트 셀(121)의 프로그램이나 읽기 동작시 제공되는 바이어스는 실질적으로 메인 셀(111)과 동일하므로 이하에서는 리던던트 셀(121)에 대한 구체적인 설명은 생략하기로 한다. 단지, 프로그램 동작시, 리던던트 셀(121)이 연결되는 비트 라인(BLi_R)과 메인 셀(111)이 연결되는 비트 라인(BLi_M)이 분리된다. 그리고 분리된 비트 라인(BLi_M, BLi_R)에는 독립적으로 프로그램 전류(Ip)가 공급될 수 있다. 하지만, 이 비트 라인들(BLi_M, BLi_R) 각각은 동일한 칼럼에 위치하며 동일한 칼럼 어드레스에 의해서 선택된다.
도 3은 본 발명의 입출력 회로를 예시적으로 보여주기 위한 블록도이다. 도 3을 참조하면, 입출력 회로(130)는 제 1 전류 소스 회로(131), 제 2 전류 소스 회로(133), 감지 증폭기(135) 그리고 복수의 스위치(SW1, SW2, SW3, SW4)를 포함한다.
입출력 회로(130)는 동작 모드에 따라 메인 셀(111)이 연결된 비트 라인(BLi_M)과 리던던트 셀(121)이 연결된 비트 라인(BLi_R)을 연결한다. 더불어, 입출력 회로(135)는 동작 모드에 따라 비트 라인(BLi_M) 및 비트 라인(BLi_R)을 제 1 전류 소스 회로(131) 및 제 2 전류 소스 회로(133)에 연결하거나 분리한다. 또한, 입출력 회로(135)는 동작 모드에 따라 비트 라인(BLi_M) 및 비트 라인(BLi_R)을 감지 증폭기(135)와 연결한다.
프로그램 동작시, 입출력 회로(130)는 비트 라인(BLi_M)과 비트 라인(BLi_R)을 서로 분리한다. 읽기 인에이블 신호(READ_EN)의 비활성화에 의해서 스위치들(SW3, SW4)이 턴오프되면, 비트 라인(BLi_M) 및 비트 라인(BLi_R)은 전기적으로 분리된다. 더불어, 스위치들(SW3, SW4)의 턴오프되면, 비트 라인(BLi_M) 및 비트 라인(BLi_R)은 감지 증폭기(135)와도 전기적으로 분리된다.
프로그램 동작시 입출력 회로(130)는 비트 라인(BLi_M)을 제 1 전류 소스 회로(131)에, 비트 라인(BLi_R)을 제 2 전류 소스 회로(133)에 연결한다. 쓰기 인에이블 신호(WT_EN)의 활성화에 의해서 턴온되는 스위치들(SW1, SW2)에 의해서 비트 라인(BLi_M)은 제 1 전류 소스 회로(131)에 연결되고, 비트 라인(BLI_R)은 제 2 전류 소스에 연결된다. 프로그램 동작시 비트 라인(BLi_M) 및 비트 라인(BLi_R)이 분리됨에 따라 프로그램 진행시에 메인 셀(111)과 리던던트 셀(121)은 상호 영향을 미치지 못하게 된다.
읽기 동작시, 쓰기 인에이블 신호(WT_EN)는 비활성화되고, 읽기 인에이블 신호(READ_EN)는 활성화된다. 그러면, 입출력 회로(130)는 비트 라인(BLi_M) 및 비트 라인(BLi_R)을 전기적으로 연결한다. 읽기 인에이블 신호(READ_EN)의 활성화에 의해서 스위치들(SW3, SW4)이 턴온되면, 비트 라인(BLi_M) 및 비트 라인(BLi_R)은 동시에 감지 증폭기(135)에 연결된다. 더불어, 스위치들(SW3, SW4)의 턴오프에 따라, 비트 라인(BLi_M) 및 비트 라인(BLi_R)은 전기적으로 연결된다.
읽기 동작시 입출력 회로(130)는 비트 라인(BLi_M)과 제 1 전류 소스 회로(131)를 차단하고, 비트 라인(BLi_R)과 제 2 전류 소스 회로(133)를 차단한다. 쓰기 인에이블 신호(WT_EN)의 비활성화에 의해서 턴오프되는 스위치들(SW1, SW2)에 의해서 이러한 차단 동작이 구현될 수 있다.
입출력 회로(130)와 메인 셀 어레이(110) 방향의 비트 라인들(BLi_M~BLi+m_M) 사이에는 열 어드레스(Column address)에 응답하여 비트 라인을 선택하는 칼럼 선택 회로(CS)가 배치될 것이다. 더불어, 입출력 회로(130)와 리던던트 셀 어레이(120) 방향의 비트 라인들(BLi_R~BLi+m_R) 사이에도 열 어드레스(Column address)에 응답하여 비트 라인을 선택하는 칼럼 선택 회로(CS)가 배치될 것이다. 하지만, 본 발명의 기술 설명을 위해서 칼럼 선택 회로(CS)의 구체적인 구성이나 기능에 대한 설명은 생략하기로 한다.
이상에서는 하나의 칼럼에 대응하는 메인 셀(111)과 리던던트 셀(121)에 대한 동작 모드별 입출력 회로(130)의 동작이 설명되었다. 하지만, 입출력 회로(130)는 각각의 어드레스에 대응하는 비트 라인들에 대해서 상술한 스위칭 동작을 수행할 수 있다.
도 4는 프로그램 동작시 본 발명의 입출력 회로의 스위칭 상태를 보여주는 도면이다. 도 4를 참조하면, 프로그램 동작시 메인 셀(111)의 비트 라인(BLi_M)과 리던던트 셀(121)의 비트 라인(BLi_R)은 전기적으로 분리된다.
프로그램 동작시, 쓰기 인에이블 신호(WT_EN)가 활성화(또는, 로직 'H')되고, 읽기 인에이블 신호(READ_EN)는 비활성화(또는, 로직 'L')된다. 따라서, 스위치들(SW1, SW2)은 도통되고, 스위치들(SW3, SW4)은 차단된다. 스위치(SW1)의 연결에 따라 제 1 전류 소스 회로(131)는 비트 라인(BLi_M)을 통해서 메인 셀(111)에 연결된다. 그러면 메인 셀(111)의 퓨즈 트랜지스터(FTR)에는 프로그램 전압과 프로그램 전류가 제공되고, 산화막 파괴에 의한 프로그램 동작이 발생한다. 이러한 프로그램 동작은 리던던트 셀(121)에도 동일하게 적용된다. 하지만, 스위치들(SW3, SW4)의 차단에 따라 비트 라인(BLi_M, BLi_R)은 상호 전기적으로 분리된다. 따라서, 메인 셀(111)과 리던던트 셀(121)은 프로그램 동작 중에 상호 영향을 미칠 수 없게 된다.
도 5는 읽기 동작시 본 발명의 입출력 회로의 스위칭 상태를 보여주는 도면이다. 도 5를 참조하면, 읽기 동작시 메인 셀(111)의 비트 라인(BLi_M)과 리던던트 셀(121)의 비트 라인(BLi_R)은 연결된다. 그리고 제 1 전류 소스 회로(131)와 제 2 전류 소스 회로(133)는 각각 비트 라인(BLi_M) 및 비트 라인(BLi_R)과 분리된다.
읽기 동작시, 쓰기 인에이블 신호(WT_EN)가 비활성화(또는, 로직 'L')되고, 읽기 인에이블 신호(READ_EN)는 활성화(또는, 로직 'H')된다. 따라서, 스위치들(SW3, SW4)은 도통되고, 스위치들(SW1, SW2)은 차단된다. 스위치(SW1)의 차단에 따라 제 1 전류 소스 회로(131)는 비트 라인(BLi_M)과 전기적으로 분리된다. 스위치(SW2)의 차단에 따라 제 2 전류 소스 회로(133)는 비트 라인(BLi_R)과 전기적으로 분리된다.
반면, 스위치들(SW3, SW4)의 연결에 따라 비트 라인(BLi_M, BLi_R)은 상호 전기적으로 연결된다. 그리고 전기적으로 연결된 비트 라인(BLi_M, BLi_R)은 감지 증폭기(135)에 연결된다. 따라서, 메인 셀(111)과 리던던트 셀(121)의 퓨즈 트랜지스터들(FTR) 각각에 저장된 데이터의 센싱이 가능하다. 메인 셀(111)과 리던던트 셀(121) 각각의 퓨즈 트랜지스터(FTR)가 산화막 파괴(Oxide Breakdown) 상태인 경우, 읽기 전압(VRD)에 의한 각각의 센싱 전류가 감지 증폭기(135)에 전달될 것이다.
도 6은 본 발명의 프로그램 전류를 제공하기 위한 전류 소스를 예시적으로 보여주는 회로도이다. 도 6을 참조하면, 전류 소스 회로(IPGM)는 프로그램시 퓨즈 트랜지스터(FTR)의 산화막 파괴시에 발생하는 전류의 크기를 정의하기 위한 회로이다.
전류 소스 회로(IPGM)는 두 트랜지스터들(NM1, NM2)의 게이트가 공유되는 전류 미러(Current Mirror) 형태로 형성될 수 있다. 프로그램 동작시, 전류 소스 회로(IPGM)는 트랜지스터(NM1)에 흐르는 프로그램 전류(Ip)만큼 비트 라인(BL) 전류를 유도한다. 그리고 비트 라인(BL)에 연결된 퓨즈 트랜지스터에 프로그램 전류(Ip)가 흐르도록 한다. 전류 소스 회로(IPGM)의 예시적 형태로 전류 미러가 도시되었지만, 전류 소스 회로(IPGM)는 다양한 형태의 다른 회로들로 구현될 수 있음은 잘 이해될 것이다.
도 7은 프로그램 동작시 본 발명의 메모리 셀과 입출력 회로의 동작을 예시적으로 보여주는 회로도이다. 도 7을 참조하면, 프로그램 동작시 입출력 회로(130)에 제공되는 쓰기 인에이블 신호(WT_EN)는 로직 하이(H)로, 읽기 인에이블 신호(READ_EN)는 로직 로우(L)로 제공된다.
읽기 인에이블 신호(READ_EN)가 로직 로우(L)로 제공되면, 스위치들(SW3, SW4)은 턴오프된다. 따라서, 메인 셀(111) 측의 비트 라인(BLi_M)과 리던던트 셀(121) 측의 비트 라인(BLi_R)은 전기적으로 분리된다. 더불어, 비트 라인(BLi_M) 및 비트 라인(BLi_R)은 감지 증폭기(135)와도 분리된다. 반면, 제 1 전류 소스 회로(131)는 비트 라인(BLi_M)에 연결되고, 제 2 전류 소스 회로(133)는 비트 라인(BLi_R)에 연결된다.
상술한 입출력 회로(130)의 스위치들(SW1, SW2, SW3, SW4)의 온/오프 상태에서, 읽기 워드 라인들(WLR1_M, WLR1_R)에 선택 트랜지스터(RTR)를 턴온시키기 위한 선택 전압이 전달된다. 그러면, 메인 셀(111) 및 리던던트 셀(121) 각각의 선택 트랜지스터(RTR)들은 턴온된다. 그리고 프로그램 워드 라인들(WLP1_M, WLP1_R)에 프로그램 전압(VPGM)이 제공된다.
메인 셀(111)의 퓨즈 트랜지스터(FTR)의 게이트에는 고전압의 프로그램 전압(VPGM)이 인가된다. 또한, 선택 트랜지스터(RTR)는 턴온 상태이기 때문에, 퓨즈 트랜지스터(FTR)의 소스는 전기적으로 제 1 전류 소스 회로(131)와 연결된다. 즉, 퓨즈 트랜지스터의 산화막 파괴(Oxide breakdown) 조건이 충족된다. 그러면, 퓨즈 트랜지스터(FTF)의 게이트와 소스 사이에 형성되는 고전압에 의해서 퓨즈 트랜지스터(FTR)의 산화막은 파괴(Breakdown)된다. 즉, 이러한 조건에서 퓨즈 트랜지스터(FTR)는 프로그램된다.
리던던트 셀(121)도 메인 셀(111)과 동일한 원리에 의해서 프로그램된다. 하지만, 리던던트 셀(121)은 메인 셀(111)과 전기적으로 분리되어 있으며, 프로그램 전류(Ip)를 공급하기 위한 전류 소스들(131, 133)도 분리되어 있다. 따라서, 동일한 프로그램 바이어스 조건에서 메인 셀(111)과 리던던트 셀(121)의 산화막 파괴의 시점이 미묘하게 달라지더라도, 프로그램 전류(Ip)의 안정적인 공급은 보장된다.
상술한 프로그램 동작에 따라, 메인 셀(111)과 리던던트 셀(121)은 산화막 파괴 시점이 다르더라도 안정된 프로그램 전압(VPGM)과 안정된 프로그램 전류(Ip)의 보장이 가능하다. 따라서, 메인 셀(111)과 리던던트 셀(121)을 동시에 프로그램할 때 발생하는 문제는 해결될 수 있다.
도 8은 읽기 동작시 본 발명의 메모리 셀과 입출력 회로의 동작을 예시적으로 보여주는 회로도이다. 도 8을 참조하면, 프로그램 동작시 입출력 회로(130)에 제공되는 쓰기 인에이블 신호(WT_EN)는 로직 로우(L)로, 읽기 인에이블 신호(READ_EN)는 로직 하이(H)로 제공된다.
읽기 인에이블 신호(READ_EN)가 로직 하이(H)로 제공되면, 스위치들(SW3, SW4)은 턴온된다. 따라서, 메인 셀(111) 측의 비트 라인(BLi_M)과 리던던트 셀(121) 측의 비트 라인(BLi_R)은 전기적으로 연결된다. 또한, 비트 라인(BLi_M) 및 비트 라인(BLi_R)은 감지 증폭기(135)와도 연결된다. 반면, 제 1 전류 소스 회로(131)는 비트 라인(BLi_M)과 분리되고, 제 2 전류 소스 회로(133)는 비트 라인(BLi_R)과 분리된다.
상술한 입출력 회로(130)의 스위치들(SW1, SW2, SW3, SW4)의 온/오프 상태에서, 선택 워드 라인들(WLR1_M, WLR1_R)에 제공되는 선택 트랜지스터(RTR)를 턴온시키기 위한 선택 전압이 전달된다. 그러면, 메인 셀(111) 및 리던던트 셀(121) 각각의 선택 트랜지스터(RTR)들은 턴온(Turn-on)된다. 그리고 프로그램 워드 라인들(WLP1_M, WLP1_R)에 읽기 전압(VRD)이 제공된다.
만일, 메인 셀(111)과 리던던트 셀(121)의 퓨즈 트랜지스터들(FTR)의 산화막이 파괴된 프로그램 상태라면, 퓨즈 트랜지스터(FTR)의 게이트와 소스는 전기적으로 연결된 상태가 된다. 따라서, 메인 셀(111)과 리던던트 셀(121) 각각의 읽기 전압(VRD)이 제공되는 퓨즈 트랜지스터(FTR)의 게이트는 비트 라인들(BLi_M, BLi_R)에 연결된다. 그리고 비트 라인들(BLi_M, BLi_R) 각각에 흐르게 되는 센싱 전류(Is)는 더해져서 감지 증폭기(135)에 제공된다. 감지 증폭기(135)는 센싱 전류(Is)의 레벨이나 센싱 전류에 대응하는 비트 라인의 전압을 센싱하여 오티피 메모리 셀에 저장된 데이터를 판별할 것이다.
메인 셀(111)과 리던던트 셀(121)의 퓨즈 트랜지스터들(FTR)의 산화막이 파괴되지 않은 상태라면, 읽기 전압(VRD)에 의한 센싱 전류(Is)는 존재하지 않게 된다. 이러한 상태를 감지 증폭기(135)가 감지하여 오티피 메모리 셀에 저장된 논리값을 결정할 것이다.
도 9는 도 1의 전압 발생기를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 전압 발생기(160)는 전압 생성부(162)와 스위치부(164)를 포함한다.
전압 생성부(162)는 프로그램 모드 또는 읽기 모드에서 오티피 메모리 셀의 퓨즈 트랜지스터(FTR)의 게이트에 제공될 전압을 생성한다. 즉, 전압 생성부(162)는 프로그램 인에이블 신호(PGM_EN)에 응답하여 프로그램 전압(VPGM)을 생성한다. 그리고 전압 생성부(162)는 읽기 인에이블 신호(READ_EN)에 응답하여 읽기 전압(VRD)을 생성한다. 프로그램 전압(VPGM)을 생성하기 위해 차지 펌프(161)가 사용되고, 읽기 전압(VRD)을 생성하기 위해 전압 레귤레이터(163)가 사용될 수 있다.
차지 펌프(161)는 프로그램 동작시 퓨즈 트랜지스터(FTR)의 산화막 파괴(Oxide Breakdown)에 필요한 고전압을 생성할 수 있다. 차지 펌프(161)는 프로그램 인에이블 신호(PGM_EN)에 응답하여 전압 펌핑을 수행하여 프로그램 전압(VPGM)을 생성한다.
전압 레귤레이터(163)는 오티피 메모리 장치(100)에 제공되는 전원 전압(Vdd)의 레벨을 컨버팅하여 읽기 전압(VRD)으로 출력한다. 읽기 전압(VRD)은 읽기 동작시 퓨즈 트랜지스터(FTR)의 게이트에 제공될 것이다. 전압 레귤레이터(163)는 읽기 인에이블 신호(READ_EN)에 응답하여 읽기 전압(VRD)을 출력할 수 있다. 읽기 전압(VRD)은 프로그램 전압(VRD)보다 상대적으로 낮은 레벨을 요구하기 때문에, 높은 승압률을 갖는 차지 펌프(Charge pump)를 필요로 하지 않는다.
스위치부(164)는 복수의 전압 스위치들(PS1, PS2, PS3, PS4)을 포함한다. 전압 스위치들(PS1, PS2)은 전압의 종류를 선택한다. 전압 스위치들(PS3, PS4)은 선택된 전압을 메인 셀 어레이(110, 도 1 참조)에 전달할지 또는 리던던트 셀 어레이(120)에 전달할지를 선택하기 위해 사용된다.
프로그램 인에이블 신호(PGM_EN)가 활성화되고, 읽기 인에이블 신호(READ_EN)가 비활성화되면, 전하 펌프(161)는 프로그램 전압(VPGM)을 생성한다. 그리고 제 1 전압 스위치(PS1)는 턴온(Turn-on)되고, 제 2 전압 스위치(PS2)는 턴오프(Turn-off)된다. 그러면, 프로그램 전압(VPGM)이 제 1 전압 스위치(PS1)를 경유하여 제 1 노드(N1)로 전달된다. 본 발명의 프로그램 동작에서는, 일회의 프로그램 동작에서 메인 셀(MC)과 리던던트 셀(RC)이 동시에 프로그램되어야 한다. 따라서, 메인 셀(MC)과 리던던트 셀(RC)을 동시에 프로그램하기 위해서 선택 신호들(SEL_MAIN, SEL_RED)이 동시에 활성화된다. 그러면, 제 1 노드(N1)에 공급되는 프로그램 전압(VPGM)이 전압 스위치들(PS3, PS4)을 각각 경유하여 메인 행 디코더(140) 및 리던던트 행 디코더(145)로 전달될 것이다.
예외적으로, 메인 셀(MC)과 리던던트 셀(RC)을 순차적으로 프로그램해야 하는 경우라면, 선택 신호들(SEL_MAIN, SEL_RED)을 순차적으로 활성화하여, 전압 스위치들(PS3, PS4)을 순차적으로 턴온시킬 수 있다. 이 경우, 선택 신호들(SEL_MAIN, SEL_RED)의 공급은 제어 로직(150)에서 구현되는 순차 논리 회로를 사용하여 생성할 수 있을 것이다.
반면, 프로그램 인에이블 신호(PGM_EN)는 비활성화되고, 읽기 인에이블 신호(READ_EN)가 활성화되면, 제 1 전압 스위치(PS1)는 턴오프, 제 2 전압 스위치(PS2)는 턴온된다. 그러면, 제 1 노드(N1)에 읽기 전압(VRD)이 전달된다. 그리고, 선택 신호들(SEL_MAIN, SEL_RED)에 의해서 턴온된 전압 스위치들(PS3, PS4)에 의해서 읽기 전압(VRD)이 메인 행 디코더(140) 및 리던던트 행 디코더(145)에 전달된다.
이상에서 설명된 전압 생성부(162)와 스위치부(164)에 의해서 프로그램 전압(VPGM)은 메인 셀(111)과 리던던트 셀(121)로 분리되어 제공된다. 즉, 스위치들(PS3, PS4)에 의해서 프로그램 전압(VPGM)은 메인 행 디코더(140) 및 리던던트 행 디코더(145)에 분리되어 제공된다. 이러한 프로그램 전압(VPGM)의 제공 방식에 따라, 메인 셀(MC)과 리던던트 셀(RC)의 프로그램 속도 편차에 의해 발생하는 워드 라인의 전압 강하 문제가 해결될 수 있다. 즉, 먼저 프로그램된 셀에서 발생하는 워드 라인의 전압 강하가 다른 메모리 셀의 프로그램에 영향을 미치지 못하도록 전압 발생기(160)에서 프로그램 전압(VPGM)이 분리되어 제공된다. 더불어, 상술한 프로그램 전압의 공급 방식에 의해서 프로그램 동작시 선택되지 않은 워드 라인들에서 발생하는 누설 전류를 차단할 수 있다.
도 10은 본 발명의 오티피 메모리 장치의 프로그램 전압(VPGM)의 인가 방법을 예시적으로 보여주는 타이밍도이다. 도 10을 참조하면, 프로그램 동작 모드에서 제어 로직(150)으로는 어드레스(ADD)와 제어 신호(PGM_EN, WT_EN)가 제공된다. 하지만, 어드레스(ADD)에 의해서 선택된 메인 셀(MC)과 리던던트 셀(RC)이 동시에 프로그램될 수 있다. 따라서, 프로그램 인에이블 신호(PGM_EN)와 그리고 쓰기 인에이블 신호(WT_EN)의 펄스는 각각 1회만 제공된다.
프로그램 동작시, 오티피 메모리 장치(100)에 유효 어드레스(ADD)와 제어 신호(PGM_EN, WT_EN)가 제공될 것이다. 어드레스 입력단에 제공되는 빗금친 어드레스는 무효 신호임을 의미한다. 실질적으로 외부에서 입력되는 유효 어드레스(VALID ADD)가 입력되면, 행 디코더(140, 145)에 의해서 프로그램될 메인 셀(MC)과 리던던트 셀(RC)이 선택된다. 이때, 선택된 메인 셀(MC)과 리던던트 셀(RC)의 선택 트랜지스터(RTR)는 각각 턴온될 것이다.
유효 어드레스(VALID ADD)에 의한 메인 셀(MC)과 리던던트 셀(RC)의 선택이 완료되면, 프로그램 인에이블 신호(PGM_EN)가 제공된다. 프로그램 인에이블 신호(PGM_EN)의 펄스 폭(tPGM)은 셋업 시간(tSETUP), 쓰기 시간(tPW), 그리고 디스차지 시간(tDISCG)을 포함한다. 셋업 시간(tSETUP)은 차지 펌프(161)에 의해서 프로그램 전압(VPGM)이 안정된 레벨로 상승하기까지 소요되는 시간을 의미한다. 그리고 쓰기 시간(tPW)은 쓰기 인에이블 신호(WT_EN)가 활성화되어 실질적으로 퓨즈 트랜지스터(FTR)에서 프로그램 전압(VPGM)과 프로그램 전류(Ip)에 의해 산화막 파괴(Oxide Breakdown)가 발생하는 시간을 나타낸다. 그리고 디스차지 시간(tDISCG)은 행 디코더(140, 145)나 워드 라인에 인가된 프로그램 전압(VPGM)이 방전되기 위한 시간을 나타낸다.
본 발명의 오티피 메모리 셀의 프로그램시에는 하나의 어드레스(ADD)에 1회의 프로그램 인에이블 신호(PGM_EN) 또는 쓰기 인에이블 신호(WT_EN)만이 필요하다. 따라서, 오티피 메모리 장치(100)의 프로그램 시간을 획기적으로 줄일 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 오티피 메모리 장치를 나타내는 블록도이다. 도 11을 참조하면, 오티피 메모리 장치(200)는 메인 셀 어레이(210), 리던던트 셀 어레이(220), 입출력 회로(230), 메인 행 디코더(240), 리던던트 행 디코더(245), 그리고 칼럼 선택 회로들(CS0~CSm-1)을 포함할 수 있다.
메인 셀 어레이(210)와 리던던트 셀 어레이(220)는 각각 복수의 셀 블록들(Cell BLK0 ~ Cell BLKm-1)을 포함할 수 있다. 복수의 셀 블록들(Cell BLK0 ~ Cell BLKm-1)은 각각 메인 행 디코더(240) 및 리던던트 행 디코더(245)에 연결된다. 메인 행 디코더(240) 및 리던던트 행 디코더(245)에 제공되는 행 어드레스(R_ADD)에 의해서 복수의 셀 블록들(Cell BLK0 ~ Cell BLKm-1)의 워드 라인이 선택될 것이다. 복수의 셀 블록들(Cell BLK0 ~ Cell BLKm-1)은 각각 앞서 도 2a 및 도 2b에 도시된 형태의 퓨즈 트랜지스터(FTR)와 선택 트랜지스터(RTR)를 포함하는 오티피 메모리 셀을 포함할 것이다.
더불어, 칼럼 선택 회로들(CS0~CSm-1)은 입력되는 제 1 열 어드레스(C_ADD1)에 응답하여 복수의 셀 블록들(Cell BLK0 ~ Cell BLKm-1) 각각의 비트 라인을 선택할 수 있다.
입출력 회로(230)는 복수의 감지 증폭기들(SA0~SAm-1)과 제 1 전류 소스(231) 및 제 2 전류 소스(232)를 포함한다. 제 1 전류 소스(231)는 프로그램 동작시 제 2 열 어드레스(C_ADD2)를 제공받아 선택된 메인 셀의 비트 라인에 프로그램 전류(Ip)를 공급한다. 제 2 전류 소스(232)는 프로그램 동작시 제 2 열 어드레스(C_ADD2)를 제공받아 선택된 리던던트 셀의 비트 라인에 프로그램 전류(Ip)를 공급한다. 제 1 전류 소스(231) 및 제 2 전류 소스(232)는 프로그램 동작시 메인 셀(MC)과 리던던트 셀(RC)에 독립적으로 프로그램 전류를 공급할 수 있다.
복수의 감지 증폭기들(SA0~SAm-1)은 읽기 동작 모드에서 활성화된다. 복수의 감지 증폭기들(SA0~SAm-1)은 읽기 동작시 선택된 메모리 셀들의 비트 라인을 통해서 메인 셀(MC)과 리던던트 셀(RC)을 동시에 센싱한다. 읽기 동작 모드에서는 메인 셀(MC)과 리던던트 셀(RC)의 비트 라인이 연결된다. 복수의 감지 증폭기들(SA0~SAm-1)은 연결된 비트 라인으로부터 메인 셀(MC)과 리던던트 셀(RC)에 프로그램 데이터를 센싱하고, 그 결과를 출력 데이터(DOUT_0~DOUT_m-1)로 출력한다.
상술한 바와 같이 본 발명의 오티피 메모리 장치(200)는 메인 셀 어레이(210)와 리던던트 셀 어레이(220)가 입출력 회로(230)를 중심으로 분리되어 배열된다. 그리고 입출력 회로(230)는 프로그램 동작시 메인 셀(MC)과 리던던트 셀(RC)의 비트 라인을 전기적으로 분리한다. 입출력 회로(230)는 분리된 메인 셀(MC)과 리던던트 셀(RC)의 비트 라인으로 각각 독립적인 프로그램 전류를 공급할 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

Claims (20)

  1. 오티피(OTP: One-Time Programmed) 메모리 셀을 포함하는 메모리 장치에 있어서:
    메인 워드 라인과 메인 비트 라인에 연결되는 메인 오티피 메모리 셀;
    리던던트 워드 라인과 리던던트 비트 라인에 연결되는 리던던트 오티피 메모리 셀; 그리고
    프로그램 동작시 상기 메인 비트 라인과 상기 리던던트 비트 라인을 전기적으로 분리하며, 상기 분리된 상기 메인 비트 라인과 상기 리던던트 비트 라인 각각에 독립적인 프로그램 전류 경로를 형성하는 입출력 회로를 포함하되,
    상기 프로그램 동작은, 상기 메인 오티피 메모리 셀 및 상기 리던던트 오티피 메모리 셀의 산화막 파괴(oxide breakdown) 현상을 이용하여 수행되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 동작시, 상기 메인 워드 라인과 상기 리던던트 워드 라인은 함께 선택되고, 상기 메인 비트 라인은 상기 리던던트 비트 라인과 함께 선택되며,
    상기 메인 워드 라인과 상기 리던던트 워드 라인에 동시에 프로그램 전압이 인가되는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 입출력 회로는:
    상기 메인 비트 라인으로 상기 프로그램 전류 경로를 형성하기 위한 제 1 전류 소스 회로; 그리고
    상기 리던던트 비트 라인으로 상기 프로그램 전류 경로를 형성하기 위한 제 2 전류 소스 회로를 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 입출력 회로는:
    쓰기 인에이블 신호에 응답하여 상기 제 1 전류 소스 회로를 상기 메인 비트 라인에 연결하는 제 1 스위치; 그리고
    상기 쓰기 인에이블 신호에 응답하여 상기 제 2 전류 소스 회로를 상기 리던던트 비트 라인에 연결하는 제 2 스위치를 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 입출력 회로는:
    상기 메인 오티피 메모리 셀과 상기 리던던트 오티피 메모리 셀에 프로그램된 데이터를 센싱하기 위한 감지 증폭기;
    읽기 인에이블 신호에 응답하여 상기 감지 증폭기와 상기 메인 비트 라인을 연결하는 제 3 스위치; 그리고
    상기 읽기 인에이블 신호에 응답하여 상기 감지 증폭기와 상기 리던던트 비트 라인을 연결하는 제 4 스위치를 더 포함하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 3 스위치 및 상기 제 4 스위치는 프로그램 동작시 차단되는 메모리 장치.
  7. 제 1 항에 있어서,
    행 어드레스에 응답하여 상기 메인 워드 라인을 선택하기 위한 메인 행 디코더; 그리고
    상기 행 어드레스에 응답하여 상기 리던던트 워드 라인을 선택하기 위한 리던던트 행 디코더를 더 포함하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 메인 워드 라인 및 상기 리던던트 워드 라인에 프로그램 전압 및 읽기 전압을 제공하는 전압 발생기를 더 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전압 발생기는:
    상기 프로그램 전압을 생성하는 차지 펌프;
    상기 읽기 전압을 생성하는 전압 레귤레이터; 그리고
    상기 프로그램 전압 또는 읽기 전압을 동작 모드에 따라 상기 메인 워드 라인 또는 상기 리던던트 워드 라인에 전달하는 스위치부를 포함하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 스위치부는:
    상기 동작 모드에 따라 상기 차지 펌프로부터 출력되는 상기 프로그램 전압을 제 1 노드에 전달하는 제 1 전압 스위치;
    상기 동작 모드에 따라 상기 전압 레귤레이터로부터 출력되는 상기 읽기 전압을 상기 제 1 노드로 전달하는 제 2 전압 스위치;
    제 1 선택 신호에 응답하여 상기 제 1 노드를 상기 메인 워드 라인과 전기적으로 연결하는 제 3 전압 스위치; 그리고
    제 2 선택 신호에 응답하여 상기 제 1 노드를 상기 리던던트 워드 라인과 연결하는 제 4 전압 스위치를 포함하는 메모리 장치.
  11. 제 1 항에 있어서,
    상기 메인 워드 라인은 프로그램 워드 라인과 선택 워드 라인을 포함하며,
    상기 메인 오티피 메모리 셀은:
    상기 선택 워드 라인에 게이트가 연결되고, 일단이 상기 메인 비트 라인에 연결되는 선택 트랜지스터; 그리고
    상기 프로그램 워드 라인에 게이트가 연결되고, 상기 선택 트랜지스터의 타단에 소스가 연결되는 퓨즈 트랜지스터를 포함하는 메모리 장치.
  12. 메인 오티피 메모리 셀 및 리던던트 오티피 메모리 셀을 포함하는 메모리 장치의 프로그램 방법에 있어서:
    상기 메인 오티피 메모리 셀과 리던던트 오티피 메모리 셀을 함께 선택하기 위한 어드레스를 제공받는 단계;
    상기 메인 오티피 메모리 셀과 리던던트 오티피 메모리 셀 각각의 워드 라인에 공급될 프로그램 전압을 생성하는 단계;
    상기 메인 오티피 메모리 셀이 연결되는 제 1 비트 라인과 상기 리던던트 오티피 메모리 셀이 연결되는 제 2 비트 라인을 분리하는 단계; 그리고
    상기 메인 오티피 메모리 셀과 리던던트 오티피 메모리 셀 각각의 워드 라인에는 상기 메인 오티피 메모리 셀과 리던던트 오티피 메모리 셀 각각의 산화막을 파괴하기 위한 상기 프로그램 전압을 공급하고, 상기 분리된 제 1 비트 라인 및 상기 제 2 비트 라인 각각에 독립적인 프로그램 전류 경로를 형성하는 단계를 포함하는 프로그램 방법.
  13. 제 12 항에 있어서,
    상기 프로그램 전압은 상기 메인 오티피 메모리 셀과 상기 리던던트 오티피 메모리 셀에 동시에 공급되는 프로그램 방법.
  14. 제 12 항에 있어서,
    상기 제 1 비트 라인 및 상기 제 2 비트 라인에는 서로 독립적으로 상기 프로그램 전류의 경로를 제공하는 제 1 전류 소스 회로 및 제 2 전류 소스 회로가 각각 연결되는 프로그램 방법.
  15. 제 12 항에 있어서,
    상기 제 1 비트 라인 및 상기 제 2 비트 라인은 읽기 동작시 전기적으로 서로 연결되는 프로그램 방법.
  16. 복수의 메인 오티피 메모리 셀들을 포함하는 메인 셀 어레이;
    복수의 리던던트 오티피 메모리 셀들을 포함하는 리던던트 셀 어레이; 및
    프로그램 동작시, 상기 복수의 메인 오티피 메모리 셀들중 선택된 메인 오티피 메모리 셀에는 제 1 전류 소스 회로를, 상기 복수의 리던던트 오티피 메모리 셀들중 선택된 리던던트 오티피 메모리 셀에는 제 2 전류 소스 회로를 전기적으로 연결하는 입출력 회로를 포함하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 선택된 메인 오티피 메모리 셀과 상기 선택된 리던던트 오티피 메모리 셀의 워드 라인들에는 동시에 프로그램 전압이 인가되는 메모리 장치.
  18. 제 16 항에 있어서,
    상기 프로그램 동작시, 상기 선택된 메인 오티피 메모리 셀이 연결되는 제 1 비트 라인과 상기 선택된 리던던트 오티피 메모리 셀이 연결되는 제 2 비트 라인은 전기적으로 분리되며,
    상기 제 1 비트 라인과 상기 제 2 비트 라인은 동일 칼럼 어드레스에 의해서 지정되는 메모리 장치.
  19. 제 18 항에 있어서,
    상기 프로그램 동작이 종료되면, 상기 제 1 비트 라인과 상기 제 2 비트 라인은 전기적으로 연결되는 메모리 장치.
  20. 제 16 항에 있어서,
    상기 제 1 전류 소스 회로와 상기 제 2 전류 소스 회로는 독립적으로 프로그램 전류를 생성하는 메모리 장치.
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