KR102247562B1 - 멀티 프로그램을 수행하는 오티피 메모리, 및 이를 포함하는 반도체 메모리 장치 - Google Patents

멀티 프로그램을 수행하는 오티피 메모리, 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

프로그램된 일부 퓨즈 블록들에 대해서 보호 영역으로 설정 가능한 오티피 셀 어레이의 프로그램 방법 및 이를 포함하는 반도체 메모리 장치가 개시된다. 오티피 메모리는 한번에 두 개 이상의 퓨즈 셀들이 프로그램되는 복수의 퓨즈 셀들을 포함하고, 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단한다. 따라서, 오티피 메모리 및 이를 포함하는 반도체 메모리 장치는 전체 프로그램 시간이 짧고, 칩 사이즈를 적게 차지한다.

Description

멀티 프로그램을 수행하는 오티피 메모리, 및 이를 포함하는 반도체 메모리 장치{OTP MEMORY CAPABLE OF PERFORMING MULTI-PROGRAMING, AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 오티피 메모리 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에는 반도체 메모리 장치의 동작에 필요한 정보를 저장하기 위한 오티피 메모리(one-time programmable memory)를 포함할 수 있다. 오티피 셀 메모리는 안티퓨즈 메모리 또는 전기 퓨즈 메모리를 포함할 수 있다. 전기 퓨즈는 조건이 만족되면 턴오프되는 소자이고, 안티퓨즈는 원하는 조건이 만족되면 턴온되는 소자이다. 얇은 게이트 산화막(gate oxide)을 포함하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 안티퓨즈로서 사용할 수 있다. 전기 퓨즈 또는 안티퓨즈는 반도체 장치의 동작 모드를 선택하거나, 메모리 셀 어레이에 불량 셀이 포함되어 있을 때 리던던시 어레이를 활성화시키는 동작 등에 사용될 수 있다.
본 발명의 목적은 칩 사이즈를 증가시키지 않고 멀티 프로그램을 수행할 수 있는 오티피 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 오티피 메모리를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 오티피 메모리는 한번에 두 개 이상의 퓨즈 셀들이 프로그램되는 복수의 퓨즈 셀들을 포함하고, 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단한다.
본 발명의 하나의 실시예에 의하면, 상기 퓨즈 셀은 안티 퓨즈 셀 또는 전기 퓨즈 셀을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 오티피 메모리는 퓨즈 어레이, 고전압 발생기, 프로그램 제어 회로, 및 칼럼 선택 회로를 포함할 수 있다.
퓨즈 어레이는 워드라인들, 고전압 공급 라인들, 및 비트 라인들에 연결된 상기 복수의 퓨즈 셀들을 포함한다. 고전압 발생기는 고전압을 발생하고 상기 고전압 공급 라인들을 통해 상기 고전압을 상기 퓨즈 어레이에 제공한다. 프로그램 제어 회로는 상기 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단한다. 칼럼 선택 회로는 상기 퓨즈 어레이와 상기 프로그램 제어 회로 사이에 연결되고, 상기 프로그램 모드에서 프로그램할 셀들이 연결된 칼럼들을 선택한다.
본 발명의 하나의 실시예에 의하면, 상기 오티피 메모리는 리드(read) 모드에서, 상기 퓨즈 셀들의 정보를 감지/증폭하여 출력하는 센스 앰프 회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 퓨즈 셀들 각각은 고전압 공급 라인에 연결된 게이트를 갖는 제 1 NMOS 트랜지스터; 및 워드 라인에 연결된 게이트, 상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인, 및 비트 라인에 연결된 소스를 갖는 제 2 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 칼럼 선택 회로는 칼럼 선택신호에 응답하여 상기 비트 라인들과 상기 프로그램 제어 회로를 전기적으로 연결 또는 차단하는 칼럼 선택 트랜지스터들을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 프로그램 제어 회로는 차동증폭기, 전류원, 프로그램 전류 검출 회로, 및 프로그램 다운 신호 발생 회로를 포함할 수 있다.
차동증폭기는 상기 칼럼 선택 회로와 접지 전압 사이에 연결되고, 프로그램 다운 신호에 응답하여 증폭 동작을 하고 감지 전류를 발생한다. 전류원은 상기 차동증폭기에 동작 전류를 공급한다. 프로그램 전류 검출 회로는 상기 퓨즈 셀들 각각에 흐르는 전류의 크기에 비례하는 상기 감지 전류에 기초하여 프로그램 검출 전압을 발생한다. 프로그램 다운 신호 발생 회로는 상기 프로그램 검출 전압에 기초하여 상기 프로그램 다운 신호를 발생하여 상기 차동증폭기에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 오티피 메모리는 퓨즈 셀들이 연결된 비트라인들에 전기적으로 연결되고, 선택되지 않은 퓨즈 셀들이 프로그램되는 것을 방지하는 프로그램 금지 회로(program inhibit circuit)를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 프로그램 금지 회로는 상기 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면, 상기 퓨즈 셀들이 연결된 비트라인들에 고전압을 공급할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 차동증폭기는 제 1 NMOS 트랜지스터, 제 2 NMOS 트랜지스터, 제 3 NMOS 트랜지스터 및 제 4 NMOS 트랜지스터를 포함할 수 있다.
제 1 NMOS 트랜지스터는 상기 칼럼 선택 회로에 연결된 드레인, 상기 프로그램 다운 신호가 인가되는게이트, 및 상기 감지 전류가 출력되는 소스를 갖는다. 제 2 NMOS 트랜지스터는 상기 전류원에 연결된 드레인, 상기 프로그램 다운 신호가 인가되는 게이트를 갖는다. 제 3 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인, 접지 전압에 연결된 소스, 및 상기 제 2 NMOS 트랜지스터의 소스에 연결된 게이트를 갖는다. 제 4 NMOS 트랜지스터는 상기 제 2 NMOS 트랜지스터의 소스에 공통 연결된 드레인 및 게이트, 및 상기 접지 전압에 연결된 소스를 갖는다.
본 발명의 하나의 실시예에 의하면, 상기 프로그램 다운 신호 발생 회로는 프로그램 인에이블 신호의 위상을 반전하는 인버터, 및 상기 인버터의 출력신호 및 상기 프로그램 검출 전압에 대해 비논리합(NOR) 연산을 수행하여 상기 프로그램 다운 신호를 발생하는 NOR 게이트를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 프로그램 전류 검출 회로는 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터, 제 2 NMOS 트랜지스터, 제 3 NMOS 트랜지스터 및 래치 회로를 포함할 수 있다.
제 1 PMOS 트랜지스터는 전원 전압에 연결된 소스, 프로그램 인에이블 신호와 반대의 위상을 갖는 프로그램 인에이블 바 신호가 인가되는 게이트를 갖는다. 제 1 NMOS 트랜지스터는 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 드레인, 상기 감지 전류가 인가되는 게이트를 갖는다. 제 2 NMOS 트랜지스터는 상기 감지 전류가 인가되는 게이트 및 드레인, 및 접지 전압에 연결된 소스를 갖는다. 제 3 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터의 소스에 연결된 게이트, 및 상기 접지 전압에 연결된 소스를 갖는다. 래치 회로는 상기 제 3 NMOS 트랜지스터의 드레인에 연결된 입력 단자, 및 상기 프로그램 검출 전압이 출력되는 출력 단자를 갖는다.
본 발명의 하나의 실시예에 의하면, 상기 프로그램 전류 검출 회로는 상기 래치 회로의 출력 단자와 상기 접지 전압 사이에 연결되고 리셋 제어신호에 응답하여 상기 래치 회로의 출력 단자를 리셋시키는 리셋 회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 리셋 회로는 상기 래치 회로의 출력 단자와 상기 접지 전압 사이에 연결되고 리셋 제어신호에 응답하여 스위치 동작하는 NMOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 데이터를 저장하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 결함 메모리 셀에 대응하는 페일 어드레스를 저장하는 오티피 메모리를 포함할 수 있다. 상기 오티피 메모리는 한번에 두 개 이상의 퓨즈 셀들이 프로그램되는 복수의 퓨즈 셀들을 포함하고, 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단한다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 상기 페일 어드레스를 임시로 저장하기 위한 임시 페일 어드레스 스토리지를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 상기 페일 어드레스를 수신하여 버퍼링하고 상기 버퍼링된 페일 어드레스를 상기 임시 페일 어드레스 스토리지에 제공하는 어드레스 버퍼를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 칩들이 적층된 적층 메모리 장치일 수 있다.
본 발명의 하나의 실시형태에 따른 오티피 메모리의 프로그램 방법은 퓨즈 셀들에 대해 1차 프로그램을 수행하는 단계, 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 검출하는 단계, 및 상기 검출된 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 오티피 메모리(280)는 한번에 두 개 이상의 퓨즈 셀들이 프로그램되는 복수의 퓨즈 셀들을 포함하고, 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단한다. 따라서, 오티피 메모리는 고전압 발생기의 전류 공급 능력(capacity)을 증가시키지 않고서 2 개 이상의 퓨즈 셀들을 한번에 프로그램할 수 있다. 따라서, 오티피 메모리는 전체 프로그램 시간이 짧고, 칩 사이즈를 적게 차지한다.
도 1은 본 발명의 하나의 실시예에 따른 오티피 메모리를 나타내는 회로도이다.
도 2는 프로그램 모드에서 도 1의 오티피 메모리의 동작을 설명하기 위한 회로도이다.
도 3은 도 2의 회로에 포함된 프로그램 다운 신호 발생 회로의 하나의 예를 나타내는 회로도이다.
도 4는 도 2의 회로에 포함된 프로그램 전류 검출 회로의 하나의 예를 나타내는 회로도이다.
도 5는 도 2의 회로에 포함된 프로그램 전류 검출 회로의 다른 하나의 예를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 오티피 메모리를 포함하는 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈의 하나의 예를 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 적층 반도체 장치의 하나를 나타내는 간략화된 투시도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 하나의 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 오티피(OTP; one time programmable) 메모리(100)를 나타내는 회로도이다.
도 1을 참조하면, 오티피 메모리(100)는 퓨즈 어레이(110), 고전압 발생기(120), 프로그램 제어 회로(140), 칼럼 선택 회로(150), 및 센스 앰프 회로(130)를 포함할 수 있다.
퓨즈 어레이(110)는 워드라인들(WL1 ~ WLm), 고전압 공급 라인들(WLP1 ~ WLPm), 및 비트 라인들(BL1 ~ BLn)에 연결된 복수의 퓨즈 셀들(111)을 포함한다. 퓨즈 셀들(111)은 안티퓨즈(Anti-fuse)들을 포함할 수 있다. 고전압 발생기(120)는 고전압을 발생하고 고전압 공급 라인들(WLP1 ~ WLPm)을 통해 고전압을 퓨즈 어레이(110)에 제공한다. 프로그램 제어 회로(140)는 프로그램 모드에서 퓨즈 셀들(111) 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 퓨즈 셀들(111) 각각을 통해 흐르는 전류를 차단한다. 칼럼 선택 회로(150)는 퓨즈 어레이(110)와 프로그램 제어 회로(140) 사이에 연결되고, 프로그램 모드에서 프로그램할 셀들이 연결된 칼럼들을 선택한다. 센스 앰프 회로(130)는 리드(read) 모드에서, 퓨즈 셀들(111)에 저장된 정보를 감지/증폭하여 출력한다.
퓨즈 어레이(110)는 안티퓨즈들을 포함할 수 있으며, 안티퓨즈는 전기적 신호(예컨대 고전압 신호)에 의하여 그 상태가 고 저항 상태에서 저 저항 상태로 변환되는 특성을 가질 수 있다.
도 1에는 안티 퓨즈들을 포함하는 퓨즈 어레이(110)가 도시되어 있지만, 퓨즈 어레이(110)는 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈들을 포함할 수 있다.
이하 실시예에서는 퓨즈 어레이(110)가 안티퓨즈들로 구성된 퓨즈 어레이(110)을 포함하는 것으로 가정하여 설명한다. 또한, 안티퓨즈에 저장된 정보나 안티퓨즈로부터 리드(read)된 데이터를 퓨즈 데이터로 지칭한다.
퓨즈 어레이(110)는 다수의 로우(Row) 및 칼럼(Column)이 교차하는 위치에 안티퓨즈(111)가 배치되는 어레이(Array) 구조를 갖는다. 예컨대, 퓨즈 어레이(110)가 m 개의 로우 및 n 개의 칼럼을 갖는 경우, 퓨즈 어레이(110)는 m*n 개의 안티퓨즈(311)를 갖는다. 상기 m 개의 로우에 배치된 안티퓨즈(111)를 액세스하기 위한 m 개의 워드라인(WL1 ~ WLm)과 안티퓨즈(111)로부터 리드(read)된 정보를 전달하기 위하여 n 개의 칼럼에 대응하여 배치되는 n 개의 비트라인(BL1 ~ BLn)이 퓨즈 어레이(110)에 배치된다.
퓨즈 어레이(100)는 퓨즈 어레이(100)를 포함하는 반도체 메모리 장치(도 6의 200)의 동작과 관련된 다양한 정보들을 저장할 수 있다. 예컨대, 퓨즈 어레이(100)는 반도체 메모리 장치(도 6의 200)의 동작 환경을 설정하기 위한 설정정보들을 저장할 수 있으며, 상기 설정정보들은 고전압 발생기(120)로부터 제공되는 전압신호(WLP1 ~ WLPm)를 퓨즈 어레이(110)에 인가하여 안티퓨즈(111)의 상태를 변화시킴으로써 프로그래밍된다. 안티퓨즈(111)는 레이저 퓨즈 회로나 전기적 퓨즈 회로 등의 일반적인 퓨즈 회로와는 달리 고저항 상태로 시작하여 프로그래밍 동작에 의해 저저항 상태로 변화하여 정보를 저장한다. 안티퓨즈(111)는 두 개의 도전층과 그 사이에 유전층을 갖는 구조, 즉 커패시터 구조를 가질 수 있으며, 상기 두 개의 도전층 사이에 고전압을 인가하여 상기 유전층을 파괴(breakdown) 시킴으로써 프로그래밍될 수 있다.
퓨즈 어레이(110)가 프로그래밍 되고 난 후, 반도체 메모리 장치의 구동 시작과 함께 퓨즈 어레이(110)에 대한 리드(read) 동작이 수행될 수 있다. 퓨즈 어레이(110)에 대한 리드 동작은 반도체 메모리 장치의 구동과 동시에 수행될 수도 있고, 반도체 메모리 장치의 구동으로부터 소정의 설정된 시간 후에 수행될 수도 있다. 퓨즈 어레이(110)의 워드라인(WL1 ~ WLm)을 통하여 워드라인 선택 신호가 제공되며, 선택된 안티퓨즈(111)에 저장된 정보는 비트라인(BL1 ~ BLn)을 통해 센스앰프부(130)로 제공된다. 어레이(Array) 구조의 특성 상 워드라인(WL1 ~ WLm) 및 비트라인(BL1 ~ BLn) 구동을 통하여 퓨즈 어레이(110)의 정보는 랜덤(random)하게 액세스가 가능하다.
예컨대, 워드라인(WL1 ~ WLm)이 순차적으로 구동됨에 따라 퓨즈 어레이부(310)의 첫 번째 로우부터 m 번째 로우까지의 안티퓨즈가 순차적으로 액세스된다. 순차적으로 액세스된 퓨즈 어레이(110)의 정보는 센스앰프 회로(130)로 제공된다. 센스앰프 회로(130)는 하나 이상의 센스앰프 회로를 포함할 수 있으며, 예컨대 퓨즈 어레이(110)가 n 개의 칼럼을 갖는 경우 센스앰프 회로(130)는 이에 대응하여 n 개의 센스앰프 회로를 포함한다. n 개의 센스앰프 회로는 n 개의 비트라인(BL1 ~ BLn)에 각각 연결될 수 있다. 또한, 하나의 비트라인에 대응하여 두 개의 센스앰프 회로가 배치될 수도 있다. 예컨대, 제1 비트라인(BL1)에 대응하여 오드(ODD) 센스앰프 회로와 이븐(EVEN) 센스앰프 회로가 배치되며, 오드 센스앰프 회로는 홀수 번째 워드라인(WL1, WL3, WL5,…)에 연결된 안티퓨즈(111)의 정보를 감지/증폭하여 출력하며, 이븐 센스앰프 회로는 짝수 번째 워드라인(WL2, WL4, WL6,…)에 연결된 안티퓨즈(111)의 정보를 감지/증폭하여 출력한다. 그러나, 본 발명의 실시예는 이에 국한되지 않으며 센스앰프 회로들의 배치의 다양한 변형이 가능하다. 예컨대, 하나의 비트라인에 대응하여 하나의 센스앰프 회로만이 배치될 수도 있으며, 하나의 비트라인에 대응하여 세 개 이상의 센스앰프 회로가 배치될 수도 있다. 또한, 여러 개의 비트 라인이 하나의 센스 앰프 회로를 공유할 수도 있다.
센스앰프 회로(130)는 퓨즈 어레이부(310)에서 액세스된 정보를 감지(Sensing)/증폭(Amplifying)하여 출력한다. 감지/증폭된 정보는 실제 반도체 메모리 장치의 동작환경 설정에 이용되는 퓨즈 데이터(OUT1 ~ OUTn)이다. 전술한 바와 같이, 하나의 비트라인에 대응하여 두 개의 센스앰프 회로가 배치되는 경우, 실제 어느 하나의 퓨즈 데이터(예컨대 제1 퓨즈 데이터(OUT1))는 오드 퓨즈 데이터 또는 이븐 퓨즈 데이터를 포함할 수 있다.
도 2는 프로그램 모드에서 도 1의 오티피 메모리의 동작을 설명하기 위한 회로도이다. 도 2의 회로는 하나의 안티퓨즈(111)에 연결된 회로들을 도시하고 있다.
도 2를 참조하면, 오티피 메모리는 안티퓨즈(111), 칼럼 선택 회로(150_1), 프로그램 제어 회로(140_1), 및 프로그램 금지 회로(170)을 포함할 수 있다.
안티퓨즈(111)는 고전압 공급 라인(WLP1)에 연결된 게이트를 갖는 NMOS 트랜지스터(MN1), 및 워드 라인(WL1)에 연결된 게이트, NMOS 트랜지스터(MN1)의 소스에 연결된 드레인, 및 제 1 노드(N11)에 연결된 소스를 갖는 NMOS 트랜지스터(MN2)를 포함할 수 있다. 제 1 노드(N11)는 비트 라인(BL2)에 연결되어 있다. 칼럼 선택 회로(150_1)는 칼럼 선택신호(CS)에 응답하여 비트 라인(BL2)과 프로그램 제어 회로(140_1)를 전기적으로 연결 또는 차단하는 NMOS 트랜지스터(MN3)를 포함할 수 있다. 프로그램 금지 회로(170)는 퓨즈 셀들이 연결된 비트라인들에 전기적으로 연결되고, 선택되지 않은 퓨즈 셀들이 프로그램되는 것을 방지할 수 있다. 프로그램 금지 회로(170)는 프로그램 모드에서 안티퓨즈(111)를 통해 흐르는 전류가 증가하여 일정한 값이 되면, 안티퓨즈(111)에 연결된 비트라인에 고전압을 공급할 수 있다. 프로그램 금지 회로(170)는 고전압(HV4)이 인가되는 소스, 제어 신호(PGM_B)가 인가되는 게이트, 및 비트 라인(BL2)에 연결된 드레인을 포함하는 PMOS 트랜지스터(MP1)를 포함할 수 있다. 제어 신호(PGM_B)는 프로그램 인에이블 신호(PGMEN)와 위상이 반대인 신호이며, 프로그램 인에이블 신호(PGMEN)가 로직 "하이"일 때, 접지 전압(VSS)이 아니라 전원전압(VDD)의 레벨을 가질 수 있다.
프로그램 제어 회로(140_1)는 차동증폭기(142), 전류원(141), 프로그램 전류 검출 회로(146), 및 프로그램 다운 신호 발생 회로(143)를 포함할 수 있다.
차동증폭기(142)는 칼럼 선택 회로(150_1)와 접지 전압(VSS) 사이에 연결되고, 프로그램 다운 신호(IPGMDN)에 응답하여 증폭 동작을 하고 감지 전류(ISEN)를 발생한다. 전류원(141)은 차동증폭기(142)에 동작 전류를 공급한다. 프로그램 전류 검출 회로(146)는 안티퓨즈(111)에 흐르는 전류의 크기에 비례하는 감지 전류(ISEN) 및 프로그램 인에이블 바 신호(PGMENB)에 기초하여 프로그램 검출 전압(VDET_IPGM)을 발생한다. 프로그램 다운 신호 발생 회로(143)는 프로그램 검출 전압(VDET_IPGM) 및 프로그램 인에이블 신호(PGMEN)에 에 기초하여 프로그램 다운 신호(IPGMDN)를 발생하여 차동증폭기(142)에 제공한다. 프로그램 인에이블 바 신호(PGMENB)는 프로그램 인에이블 신호(PGMEN)와 위상이 반대인 신호이다.
차동증폭기(142)는 NMOS 트랜지스터들(MN4, MN5, MN6, MN7)을 포함할 수 있다. NMOS 트랜지스터(MN4)는 칼럼 선택 회로(150_1)를 구성하는 NMOS 트랜지스터(MN3)의 소스에 연결된 드레인, 프로그램 다운 신호(IPGMDN)가 인가되는 게이트, 및 감지 전류(ISEN)이 출력되는 소스를 갖는다. NMOS 트랜지스터(MN5)는 전류원(141)에 연결된 드레인, 및 프로그램 다운 신호(IPGMDN)가 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN6)는 NMOS 트랜지스터(MN4)의 드레인에 연결된 드레인, 접지(VSS)에 연결된 소스, 및 NMOS 트랜지스터(MN5)의 소스에 연결된 게이트를 갖는다. NMOS 트랜지스터(MN7)는 NMOS 트랜지스터(MN5)의 소스에 공통 연결된 게이트 및 드레인, 및 접지(VSS)에 연결된 소스를 갖는다.
전류원(141)에는 전원 전압(VDDIO)이 공급되고, 전원 전압(VDDIO)은 제어 신호(PGM_B)가 로직 "하이" 상태일 때의 전압 레벨인 VDD보다 높은 전압 레벨을 가질 수 있다.
오티피 메모리는 프로그램 모드에서 퓨즈 셀(111)을 통해 흐르는 전류가 증가하여 일정한 값이 되면 퓨즈 셀(111)을 통해 흐르는 전류를 차단할 수 있다.
도 3은 도 2의 회로에 포함된 프로그램 다운 신호 발생 회로(143)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 프로그램 다운 신호 발생 회로(143)는 프로그램 인에이블 신호의 위상을 반전하는 인버터(INV1), 및 인버터(INV1)의 출력신호 및 프로그램 검출 전압(VDET_IPGM) 에 대해 비논리합(NOR) 연산을 수행하여 프로그램 다운 신호(IPGMDN)를 발생하는 NOR 게이트(NOR1)를 포함할 수 있다.
도 4는 도 2의 회로에 포함된 프로그램 전류 검출 회로(146)의 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 프로그램 전류 검출 회로(146)는 PMOS 트랜지스터(MP2), NMOS 트랜지스터(MN8), NMOS 트랜지스터(MN9), NMOS 트랜지스터(MN10) 및 래치 회로(147)를 포함할 수 있다.
PMOS 트랜지스터(MP2)는 전원 전압(VDDIO)에 연결된 소스, 프로그램 인에이블 신호(PGMEN)와 반대의 위상을 갖는 프로그램 인에이블 바 신호(PGMENB)가 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN8)는 상기 PMOS 트랜지스터(MP2)의 드레인에 연결된 드레인, 감지 전류(ISEN)가 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN9)는 감지 전류(ISEN)가 인가되는 게이트 및 드레인, 및 접지 전압(VSS)에 연결된 소스를 갖는다. NMOS 트랜지스터(MN10)는 상기 NMOS 트랜지스터(MN8)의 소스에 연결된 게이트, 및 접지 전압(VSS)에 연결된 소스를 갖는다. 래치 회로(147)는 NMOS 트랜지스터(MN10)의 드레인에 연결된 입력 단자, 및 프로그램 검출 전압(VDET_IPGM)이 출력되는 출력 단자를 갖는다. 래치 회로(147)는 인버터들(INV2, INV3)을 포함할 수 있다. NMOS 트랜지스터(MN8)의 소스에는 부하(LOAD)가 연결될 수 있다.
프로그램 인에이블 바 신호(PGMENB)가 로직 로우 상태이고 감지 전류(ISEN)의 전압 레벨이 일정 레벨보다 커지면, MP2, MN8이 턴온되며, NMOS 트랜지스터(MN10)이 턴온될 수 있다. 이 조건에서, 프로그램 검출 전압(VDET_IPGM)은 로직 "하이"를 가질 수 있다. 부하(LOAD)에는 NMOS 트랜지스터(MN10)이 턴온될 때, 최소한의 전류를 흐를 수 있다.
도 5는 도 2의 회로에 포함된 프로그램 전류 검출 회로의 다른 하나의 예를 나타내는 회로도이다.
도 5의 프로그램 전류 검출 회로(146a)는 도 4의 프로그램 전류 검출 회로(146)에 래치 회로(147)의 출력 단자와 접지 전압(VSS) 사이에 연결되고 리셋 제어신호(RESET)에 응답하여 래치 회로(147)의 출력 단자를 리셋시키는 리셋 회로(148)를 더 포함한다.
도 6은 본 발명의 실시예들에 따른 오티피 메모리를 포함하는 반도체 메모리 장치(200)의 하나의 예를 나타내는 블록도이다.
도 6을 참조하면, 반도체 메모리 장치(200)은 어드레스 버퍼(210, Address Buffer), 컨트롤 버퍼(220, Control Buffer), 데이터 버퍼(230, Data Buffer (In/Out)), 디코딩 유닛(240, Decoding Unit), 리페어 어드레스 레지스터(250, Repair Address Register), 컴페어링 유닛 (251, Comparing Unit), 먹스 (252, Mux), 임시 페일 주소 저장 장치 (Temporary Fail Address Storage), 제어 유닛(270, Control Unit), 비 휘발성 저장 장치인 오티피 메모리(280), 및 메모리 셀 어레이(290, Memory Cell Array)를 포함할 수 있다.
반도체 메모리 장치(200)는 어드레스 버퍼(210)를 통해 페일 주소(fail address: ADD)를 수신하고 임시 페일 주소 저장 장치(260)에 임시로 저장한다. 임시 페일 주소 저장 장치(260)는 레지스터 어레이 (Register Array), SRAM 또는 비 휘발성 메모리로 구성할 수 있다. 디코딩 유닛(240)은 컨트롤 버퍼(220)를 통해 제어 신호를 받아 디코딩을 수행하고 모드 인에이블 (Mode Enable) 신호를 생성한다. 제어 신호는 리드 명령, 라이트 명령, 프리차지 명령, 및 모드 레지스터 셋 신호(mode register set signal)를 포함할 수 있다. 모드 인에이블 (Mode Enable) 신호에 따라 컨트롤 유닛(270)이 활성화 되고 오티피 메모리(280)에 페일 주소가 저장된다. 제어 유닛(270)은 페일 주소가 정확하게 프로그램(Program)되었는지를 검증(Verify)하기 위해 오티피 메모리(280)에 저장된 페일 주소를 읽어 (Sensing) 본다. 프로그램(Program)의 검증 결과값 (Verify Result)은 데이터 출력 핀을 통해 테스트 장치에 전송된다. 비 휘발성 저장 장치인 오티피 메모리(280)는 페일 주소를 저장하는 리페어 어드레스 저장부(250)와 연결되고, 리페어 어드레스 저장부(250)는 외부 주소와 상기 페일 주소를 비교하는 비교 유닛(251)과 연결되고, 비교 유닛(251)은 외부 주소와 페일 주소 중에 하나를 선택하는 먹스(252, Mux)와 연결된다. 데이터 버퍼(230)로부터 들어온 데이터는 메모리 모듈 상에 칩을 선택하기 위한 칩 선택신호로 사용 될 수 있다.
도 6에 도시된 반도체 메모리 장치(200)의 오티피 메모리(280)는 한번에 두 개 이상의 퓨즈 셀들이 프로그램되는 복수의 퓨즈 셀들을 포함하고, 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단한다. 따라서, 오티피 메모리(280)는 고전압 발생기의 전류 공급 능력(capacity)을 증가시키지 않고서 2 개 이상의 퓨즈 셀들을 한번에 프로그램할 수 있다. 종래에는 멀티 프로그램을 하기 위해서는 차지 펌프로 구성된 고전압 발생기의 전류 공급 능력(capacity)을 증가시켜야 했다. 고전압 발생기의 전류 공급 능력(capacity)을 증가시키려면 오티피 메모리를 포함하는 반도체 집적회로의 칩 사이즈가 증가한다.
도 1 내지 도 5를 참조하면, 실시예에 따른 오티피 메모리의 프로그램 방법은 다음의 동작을 포함할 수 있다.
1) 퓨즈 셀들에 대해 프로그램을 수행한다.
2) 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 검출한다.
3) 상기 검출된 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단한다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈(400)의 하나의 예를 나타내는 도면이다.
도 7을 참조하면, 메모리 모듈(400)은 본 발명의 실시예에 따른 반도체 메모리 장치들을 포함한다. 예컨데, 하나의 모듈은 8개의 DRAM(410)으로 구성될 수 있다. DRAM(410) 각각은 비 휘발성 저장 장치인 안티퓨즈 어레이를 포함할 수 있다. 안티퓨즈 어레이는 도 1 또는 도 6에 포함된 오티피 메모리일 수 있다. DRAM5에 페일 주소를 저장하는 경우, 메모리 컨트롤러는 DRAM 5 칩에만 "0"의 데이터를 송신함으로 DRAM5 메모리 장치를 선택(Selected)할 수 있다. 안티퓨즈 어레이는 DRAM칩들 각각에 발생한 페일 주소를 저장하기 위해 사용된다. 커맨드 (Command)와 어드레스 (Address)는 8개의 DRAM칩에 의해 공유될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 적층 반도체 장치(600)의 하나를 나타내는 간략화된 투시도이다.
도 8을 참조하면, 적층 반도체 장치(600)는 관통 전극(Through-Silicon Via)(256)에 의해 전기적으로 연결된 인터페이스 칩(610) 및 메모리 칩들(620, 630, 640, 650)을 포함한다. 도 8에는 두 개의 행으로 배치된 관통 전극(660)이 도시되어 있지만, 적층 반도체 장치(600)는 임의의 개수의 관통 전극들을 가질 수 있다.
적층 반도체 장치(600)에 포함된 메모리 칩들(620, 630, 640, 650)은 상기 본 발명의 실시예들에 따른 오티피 메모리를 포함할 수 있다. 인터페이스 칩(610)은 메모리 칩들(620, 630, 640, 650)과 외부 장치 사이에서 인터페이스를 수행한다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(700)의 하나의 예를 나타내는 도면이다.
도 9를 참조하면, 메모리 시스템(700)은 마더보드(731), 칩셋(또는 컨트롤러)(740), 슬롯들(735_1, 735_2), 메모리 모듈들(750, 760), 전송선들(733, 734)을 포함할 수 있다. 버스들(737, 739)은 칩셋(740)을 슬롯들(735_1, 735_2)에 연결한다. 터미널(terminal) 저항(Rtm)은 마더보드(731)의 PCB 위에 있는 버스들(737, 739) 각각을 종단(terminate)할 수 있다.
도 9에는 편의상 2 개의 슬롯들(735_1, 735_2)과 2 개의 메모리 모듈들(750, 760)을 도시하였지만, 메모리 시스템(730)은 임의의 개수의 슬롯들과 메모리 모듈들을 포함할 수 있다.
칩셋(740)은 마더보드(731)의 PCB 상에 장착될 수 있으며, 메모리 시스템(730)의 동작을 제어할 수 있다. 칩셋(740)은 커넥터들(connectors)(741_1, 741_2)과 컨버터들(743_1, 743_2)를 포함할 수 있다.
컨버터(743_1)은 칩셋(740)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(741-1)을 통해 전송선(733)에 출력한다. 컨버터(743_1)은 전송선(733)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(740)에 출력한다.
컨버터(743_2)은 칩셋(740)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(741-2)을 통해 전송선(734)에 출력한다. 컨버터(743_2)은 전송선(734)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(740)에 출력한다. 메모리 시스템(30)에 포함된 전송선들(733, 734)은 복수의 광 섬유(optical fiber)일 수 있다.
메모리 모듈(750)은 복수의 메모리 장치들(755_1 ~ 755_n), 제 1 커넥터(757), 제 2 커넥터(751) 및 컨버터들(753)을 포함할 수 있다. 메모리 모듈(760)은 복수의 메모리 장치들(765_1 ~ 765_n), 제 1 커넥터(757'), 제 2 커넥터(751') 및 컨버터들(753')을 포함할 수 있다.
제 1 커넥터(757)는 칩 셋으로부터 수신한 저속 신호를 메모리 장치들에 전달하고, 제 2 커넥터(751)는 고속 신호를 전송하기 위한 전송선(733)에 연결될 수 있다.
컨버터(53)는 제 2 커넥터(751)를 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 복수의 메모리 장치들(755_1 ~ 755_n)에 출력한다. 또한, 컨버터(753)는 복수의 메모리 장치들(755_1 ~ 755_n)로부터 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 제 2 커넥터(751)에 출력한다.
도 9에 포함된 복수의 메모리 장치들(755_1 ~ 755_n, 765_1 ~ 765_n)은 상기 본 발명의 실시예들에 따른 반도체 메모리 장치들을 포함할 수 있다. 따라서, 복수의 메모리 장치들(755_1 ~ 755_n, 765_1 ~ 765_n)은 본 발명의 실시예들에 따른 오티피 메모리를 포함할 수 있다. 복수의 메모리 장치들(755_1 ~ 755_n, 765_1 ~ 765_n)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(800)의 다른 하나의 예를 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810) 및 반도체 메모리 장치(820)를 포함한다.
메모리 컨트롤러(810)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(820)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(810)에서 반도체 메모리 장치(820)로 전송되거나, 버스를 통해서 반도체 메모리 장치(820)에서 메모리 컨트롤러(810)로 전송된다.
반도체 메모리 장치(820)는 본 발명의 실시 예들에 따른 오티피 메모리를 포함할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템(900)의 하나의 예를 나타내는 블록도이다.
도 11을 참조하면, 전자 시스템(900)은 시스템 버스(1600)에 전기적으로 연결된 마이크로프로세서(920), 램(930), 사용자 인터페이스(940), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(950) 및 메모리 시스템(910)을 포함한다.
메모리 시스템(910)이나 램(930)은 데이터를 저장하거나 출력하는 장치로서, 그 내부에 구동하기 위한 다양한 로직 회로들을 각각 구비한다. 본 발명에 따른 전자 시스템(900)이 모바일 장치인 경우, 전자 시스템(900)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 전자 시스템(900)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor), 모바일 디램(Mobile DRAM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(910)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(910)은, 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리)로 제공될 수 있다.
전자 시스템(900)에 구비되는 구성들 중 일부에 대해 본 발명의 일실시예에 따른 반도체 메모리 장치가 적용될 수 있으며, 예컨대 전자 시스템(900)을 시작하는 경우 비휘발성 메모리(910)나 램(930)의 동작 환경을 설정함에 있어서 전술한 본 발명의 실시예가 적용될 수 있다. 비휘발성 메모리(910)나 램(930)은 각각 본 발명의 실시예에 따른 오티피 메모리를 포함할 수 있고, 오티피 메모리의 프로그램 방법에 의해 프로그램될 수 있다. 오티피 메모리는 한번에 두 개 이상의 퓨즈 셀들이 프로그램되는 복수의 퓨즈 셀들을 포함하고, 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단한다. 따라서, 오티피 메모리는 고전압 발생기의 전류 공급 능력(capacity)을 증가시키지 않고서 2 개 이상의 퓨즈 셀들을 한번에 프로그램할 수 있다.
본 발명에 따른 반도체 장치 및/또는 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및/또는 시스템은 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 오티피 메모리, 및 이를 포함하는 반도체 메모리 장치 및 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 280: 오티피 메모리
110: 퓨즈 어레이
120: 고전압 발생기
130: 센스 앰프 회로
140: 프로그램 제어 회로
150: 칼럼 선택 회로
200: 반도체 메모리 장치
400: 메모리 모듈
600: 적층 반도체 장치
700, 800: 메모리 시스템
900: 전자 시스템

Claims (10)

  1. 한번에 두 개 이상의 퓨즈 셀들이 프로그램되는 복수의 퓨즈 셀들;
    워드라인들, 고전압 공급 라인들 및 비트 라인들에 연결된 상기 복수의 퓨즈 셀들을 포함하는 퓨즈 어레이; 및
    고전압을 발생하고 상기 고전압 공급 라인들을 통해 상기 고전압을 상기 퓨즈 어레이에 제공하는 고전압 발생기를 포함하고,
    프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단하고,
    상기 고전압 발생기의 전류 공급 능력을 증가시키지 않고 상기 복수의 퓨즈 셀들을 한번에 프로그램할 수 있는 오티피(OTP; one-time programmable) 메모리.
  2. 제 1 항에 있어서, 상기 퓨즈 셀은 안티 퓨즈 셀 또는 전기 퓨즈 셀을 포함하는 것을 특징으로 하는 오티피 메모리.
  3. 제 1 항에 있어서, 상기 오티피 메모리는
    워드라인들, 고전압 공급 라인들, 및 비트 라인들에 연결된 상기 복수의 퓨즈 셀들을 포함하는 퓨즈 어레이;
    고전압을 발생하고 상기 고전압 공급 라인들을 통해 상기 고전압을 상기 퓨즈 어레이에 제공하는 고전압 발생기;
    상기 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단하는 프로그램 제어 회로; 및
    상기 퓨즈 어레이와 상기 프로그램 제어 회로 사이에 연결되고, 상기 프로그램 모드에서 프로그램할 셀들이 연결된 칼럼들을 선택하는 칼럼 선택 회로를 포함하는 것을 특징으로 하는 오티피 메모리.
  4. 제 3 항에 있어서, 상기 오티피 메모리는
    리드(read) 모드에서, 상기 퓨즈 셀들의 정보를 감지/증폭하여 출력하는 센스 앰프 회로를 더 포함하는 것을 특징으로 하는 오티피 메모리.
  5. 제 3 항에 있어서, 상기 퓨즈 셀들 각각은
    고전압 공급 라인에 연결된 게이트를 갖는 제 1 NMOS 트랜지스터; 및
    워드 라인에 연결된 게이트, 상기 제 1 NMOS 트랜지스터의 소스에 연결된 드레인, 및 비트 라인에 연결된 소스를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 오티피 메모리.
  6. 제 3 항에 있어서, 상기 칼럼 선택 회로는
    칼럼 선택신호에 응답하여 상기 비트 라인들과 상기 프로그램 제어 회로를 전기적으로 연결 또는 차단하는 칼럼 선택 트랜지스터들을 포함하는 것을 특징으로 하는 오티피 메모리.
  7. 제 3 항에 있어서, 상기 프로그램 제어 회로는
    상기 칼럼 선택 회로와 접지 전압 사이에 연결되고, 프로그램 다운 신호에 응답하여 증폭 동작을 하고 감지 전류를 발생하는 차동증폭기;
    상기 차동증폭기에 동작 전류를 공급하는 전류원;
    상기 퓨즈 셀들 각각에 흐르는 전류의 크기에 비례하는 상기 감지 전류에 기초하여 프로그램 검출 전압을 발생하는 프로그램 전류 검출 회로; 및
    상기 프로그램 검출 전압에 기초하여 상기 프로그램 다운 신호를 발생하여 상기 차동증폭기에 제공하는 프로그램 다운 신호 발생 회로를 포함하는 것을 특징으로 하는 오티피 메모리.
  8. 제 3 항에 있어서, 상기 오티피 메모리는
    퓨즈 셀들이 연결된 비트라인들에 전기적으로 연결되고, 선택되지 않은 퓨즈 셀들이 프로그램되는 것을 방지하는 프로그램 금지 회로(program inhibit circuit)를 더 포함하는 것을 특징으로 하는 오티피 메모리.
  9. 제 8 항에 있어서, 상기 프로그램 금지 회로는
    상기 프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면, 상기 퓨즈 셀들이 연결된 비트라인들에 고전압을 공급하는 것을 특징으로 하는 오티피 메모리.
  10. 데이터를 저장하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 결함 메모리 셀에 대응하는 페일 어드레스를 저장하는 오티피 메모리를 포함하고,
    상기 오티피 메모리는
    한번에 두 개 이상의 퓨즈 셀들이 프로그램되는 복수의 퓨즈 셀들;
    워드라인들, 고전압 공급 라인들 및 비트 라인들에 연결된 상기 복수의 퓨즈 셀들을 포함하는 퓨즈 어레이; 및
    고전압을 발생하고 상기 고전압 공급 라인들을 통해 상기 고전압을 상기 퓨즈 어레이에 제공하는 고전압 발생기를 포함하고,
    프로그램 모드에서 상기 퓨즈 셀들 각각을 통해 흐르는 전류가 증가하여 일정한 값이 되면 상기 퓨즈 셀들 각각을 통해 흐르는 전류를 차단하고,
    상기 고전압 발생기의 전류 공급 능력을 증가시키지 않고 상기 복수의 퓨즈 셀들을 한번에 프로그램할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
KR1020140180357A 2014-12-15 2014-12-15 멀티 프로그램을 수행하는 오티피 메모리, 및 이를 포함하는 반도체 메모리 장치 KR102247562B1 (ko)

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