KR101953241B1 - 안티퓨즈 셀 데이터를 모니터링할 수 있는 안티퓨즈 회로 및 이를 포함하는 반도체 장치 - Google Patents

안티퓨즈 셀 데이터를 모니터링할 수 있는 안티퓨즈 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

안티퓨즈 프로그램 데이터를 반도체 장치의 외부에서 모니터링할 수 있는 안티퓨즈 회로를 및 이를 포함하는 반도체 장치가 개시된다. 안티퓨즈 회로는 적어도 하나의 안티퓨즈 블록을 포함하는 안티퓨즈 어레이, 데이터 저장부 및 제 1 선택 회로를 포함한다. 데이터 저장부는 데이터 버스들을 통해 상기 안티퓨즈 블록들 각각으로부터 안티퓨즈 프로그램 데이터를 수신하여 저장한다. 제 1 선택 회로는 상기 데이터 버스들을 통해 상기 안티퓨즈 블록들 각각으로부터 상기 안티퓨즈 프로그램 데이터를 수신하고, 제 1 선택 신호에 응답하여 상기 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력한다.

Description

안티퓨즈 셀 데이터를 모니터링할 수 있는 안티퓨즈 회로 및 이를 포함하는 반도체 장치{ANTI-FUSE CIRCUIT CAPABLE OF MONITORING ANTI-FUSE CELL DATA, AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 안티퓨즈 셀 데이터를 모니터링할 수 있는 안티퓨즈 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치, 특히 반도체 메모리 장치에 퓨즈 또는 안티퓨즈가 사용된다. 퓨즈는 조건이 만족되면 턴오프되는 소자이고, 안티퓨즈는 원하는 조건이 만족되면 턴온되는 소자이다. 퓨즈 또는 안티퓨즈는 반도체 장치의 동작 모드를 선택하거나, 메모리 셀 어레이에 불량 셀이 포함되어 있을 때 리던던시 어레이를 활성화시키는 동작 등에 사용될 수 있다.
본 발명의 목적은 안티퓨즈 프로그램 데이터가 센싱되는 동안 안티퓨즈 프로그램 데이터를 반도체 장치의 외부에서 모니터링할 수 있는 안티퓨즈 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 안티퓨즈 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 안티퓨즈 회로를 포함하는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 안티퓨즈 회로는 적어도 하나의 안티퓨즈 블록을 포함하는 안티퓨즈 어레이, 데이터 저장부 및 제 1 선택 회로를 포함한다.
데이터 저장부는 데이터 버스들을 통해 상기 안티퓨즈 블록들 각각으로부터 안티퓨즈 프로그램 데이터를 수신하여 저장한다. 제 1 선택 회로는 상기 데이터 버스들을 통해 상기 안티퓨즈 블록들 각각으로부터 상기 안티퓨즈 프로그램 데이터를 수신하고, 제 1 선택 신호에 응답하여 상기 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 선택 회로는 상기 선택된 안티퓨즈 프로그램 데이터를 출력 패드를 통해 외부로 출력할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 회로는 상기 안티 퓨즈 어레이로부터 상기 데이터 저장부로 상기 안티퓨즈 프로그램 데이터가 전송되는 중에 외부에서 상기 안티퓨즈 프로그램 데이터를 모니터링할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 선택 신호는 테스트 모드 커맨드에 기초하여 발생될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 회로는 한 번 테스트 모드 커맨드가 인가되면, 테스트할 안티퓨즈 블록을 선택하고 상기 선택된 안티퓨즈 블록에 포함된 안티퓨즈 셀들의 데이터를 순차적으로 출력할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 회로는 반도체 메모리 장치의 결함 있는 셀들을 리페어(repair)하는 데 사용될 수 있다.
본 발명의 하나의 실시예에 의하면, 테스트하려고 하는 안티퓨즈 블록에 포함된 안티퓨즈 셀들의 데이터가 모두 상기 데이터 저장부에 전송된 후에 상기 테스트 모드 커맨드가 상기 안티퓨즈 회로에 인가될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 어레이는 테스트 모드 레지스터 셋 신호(TMRS)를 설정하는 데 사용되는 테스트 모드 안티퓨즈 블록을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 어레이는 반도체 메모리 장치의 메모리 셀 어레이의 결함 있는 워드라인을 스페어(spare) 워드라인으로 대체하는 데 사용되는 로우 안티퓨즈 블록을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 어레이는 반도체 메모리 장치의 메모리 셀 어레이의 결함 있는 칼럼 선택라인을 스페어(spare) 칼럼 선택라인으로 대체하는 데 사용되는 칼럼 안티퓨즈 블록을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 데이터 저장부는 상기 안티퓨즈 블록들 각각으로부터 수신한 안티퓨즈 프로그램 데이터를 저장하기 위한 레지스터들을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티퓨즈 회로는 제 2 선택 신호에 응답하여 적어도 하나의 특성 측정 데이터와 상기 선택된 안티퓨즈 프로그램 데이터 중에서 하나를 선택하는 제 2 선택 회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 특성 측정 데이터는 전하 공유 마진(charge sharing margin)의 측정 데이터를 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 셀 어레이, 안티퓨즈 회로, 칼럼 디코더, 및 스페어 칼럼 디코더를 포함한다.
메모리 셀 어레이는 워드라인들과 칼럼 선택라인들에 연결된 정상 메모리 셀 어레이 및 스페어 워드라인들과 스페어 칼럼 선택라인들에 연결된 스페어 메모리 셀 어레이를 갖는다. 안티퓨즈 회로는 데이터 버스들을 통해 안티퓨즈 블록들 각각으로부터 안티퓨즈 프로그램 데이터를 독출(read)되는 동안, 테스트 모드 커맨드에 기초하여 발생되는 제 1 선택 신호에 응답하여 상기 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력 패드를 통해 외부로 출력한다. 칼럼 디코더는 칼럼 어드레스 신호들을 디코딩하여 칼럼 선택신호들을 발생하여 상기 칼럼 선택라인들에 제공한다. 스페어 칼럼 디코더는 상기 칼럼 선택라인들 중 적어도 하나의 칼럼 선택라인에 결함이 발생한 경우, 상기 안티퓨즈 프로그램 데이터에 기초하여 상기 칼럼 어드레스 신호들을 디코딩하여 스페어 칼럼 선택신호들을 발생하여 상기 스페어 칼럼 선택라인들에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 칩들이 적층된 적층 메모리 장치일 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 어드레스 신호 및 커맨드 신호를 발생하는 메모리 컨트롤러, 및 상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력하는 반도체 메모리 장치를 포함한다. 상기 반도체 메모리 장치는 데이터 버스들을 통해 안티퓨즈 블록들 각각으로부터 안티퓨즈 프로그램 데이터를 독출(read)되는 동안, 테스트 모드 커맨드에 기초하여 발생되는 제 1 선택 신호에 응답하여 상기 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력 패드를 통해 외부로 출력하는 안티퓨즈 회로를 포함한다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 안티퓨즈 회로 및 내부 회로를 포함한다. 안티퓨즈 회로는 데이터 버스들을 통해 안티퓨즈 블록들 각각으로부터 안티퓨즈 프로그램 데이터를 독출(read)되는 동안, 테스트 모드 커맨드에 기초하여 발생되는 제 1 선택 신호에 응답하여 상기 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력 패드를 통해 외부로 출력한다. 내부 회로는 상기 안티퓨즈 회로의 출력신호에 응답하여 특정 동작을 수행한다.
본 발명의 실시예들에 따른 안티퓨즈 회로는 안티퓨즈 프로그램 데이터가 센싱되는 동안 안티퓨즈 프로그램 데이터를 반도체 장치의 외부에서 모니터링할 수 있다. 따라서, 안티퓨즈 프로그램 데이터의 오류로 인한 반도체 장치의 오동작을 방지할 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 안티퓨즈 셀 데이터를 모니터링할수 있는 안티퓨즈 회로를 나타내는 회로도이다.
도 2는 본 발명의 다른 하나의 실시 예에 따른 안티퓨즈 셀 데이터를 모니터링할수 있는 안티퓨즈 회로를 나타내는 회로도이다.
도 3은 본 발명의 또 다른 하나의 실시 예에 따른 안티퓨즈 셀 데이터를 모니터링할수 있는 안티퓨즈 회로를 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 안티퓨즈 회로에 포함된 안티퓨즈 어레이의 데이터를 읽는 안티퓨즈 데이터 리딩(reading) 회로를 나타내는 블록도이다.
도 5는 도 4에 있는 안티퓨즈 어레이의 하나의 예를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 적층 반도체 장치의 하나를 나타내는 간략화된 투시도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 하나의 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 반도체 장치의 하나의 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 안티퓨즈 셀 데이터를 모니터링할수 있는 안티퓨즈 회로(100)를 나타내는 회로도이다.
도 1을 참조하면, 안티퓨즈 회로(100)는 안티퓨즈 블록들(AF_1 ~ AF_N)을 포함하는 안티퓨즈 어레이(110), 데이터 저장부(120) 및 제 1 선택 회로(130)를 포함한다.
데이터 저장부(120)는 데이터 버스들(AFO_1 ~ AFO_N)을 통해 안티퓨즈 블록들(AF_1 ~ AF_N) 각각으로부터 안티퓨즈 프로그램 데이터를 수신하여 저장한다. 제 1 선택 회로(130)는 데이터 버스들(AFO_1 ~ AFO_N)을 통해 안티퓨즈 블록들(AF_1 ~ AF_N) 각각으로부터 안티퓨즈 프로그램 데이터를 수신하고, 제 1 선택 신호(SEL)에 응답하여 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력한다.
제 1 선택 회로(130)는 상기 선택된 안티퓨즈 프로그램 데이터를 출력 패드(140)를 통해 외부로 출력할 수 있다. 출력 패드(140)는 제 1 선택 회로(130)의 출력 신호(AFO)를 안티퓨즈 출력 데이터(DO_AF)로서 출력한다.
안티퓨즈 회로(100)는 안티 퓨즈 어레이(110)로부터 데이터 저장부(130)로 상기 안티퓨즈 프로그램 데이터가 전송되는 중에 외부에서 상기 안티퓨즈 프로그램 데이터를 모니터링할 수 있다. 제 1 선택 신호(SEL)는 테스트 모드 커맨드에 기초하여 발생될 수 있다. 안티퓨즈 회로(100)는 한 번 테스트 모드 커맨드가 인가되면, 테스트할 안티퓨즈 블록을 선택하고 상기 선택된 안티퓨즈 블록에 포함된 안티퓨즈 셀들의 데이터를 순차적으로 출력할 수 있다.
안티퓨즈 회로(100)는 반도체 메모리 장치의 결함 있는 셀들을 리페어(repair)하는 데 사용될 수 있다. 테스트하려고 하는 안티퓨즈 블록에 포함된 안티퓨즈 셀들의 데이터가 모두 상기 데이터 저장부에 전송된 후에 상기 테스트 모드 커맨드가 안티퓨즈 회로(100)에 인가될 수 있다.
도 2는 본 발명의 다른 하나의 실시 예에 따른 안티퓨즈 셀 데이터를 모니터링할수 있는 안티퓨즈 회로(200)를 나타내는 회로도이다.
도 2를 참조하면, 안티퓨즈 회로(200)는 안티퓨즈 블록들(AF_1 ~ AF_N)을 포함하는 안티퓨즈 어레이(110), 데이터 저장부(120), 제 1 선택 회로(130) 및 제 2 선택 회로(150)를 포함한다.
데이터 저장부(120)는 데이터 버스들(AFO_1 ~ AFO_N)을 통해 안티퓨즈 블록들(AF_1 ~ AF_N) 각각으로부터 안티퓨즈 프로그램 데이터를 수신하여 저장한다. 제 1 선택 회로(130)는 데이터 버스들(AFO_1 ~ AFO_N)을 통해 안티퓨즈 블록들(AF_1 ~ AF_N) 각각으로부터 안티퓨즈 프로그램 데이터를 수신하고, 제 1 선택 신호(SEL1)에 응답하여 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력한다. 제 2 선택 회로(150)는 제 2 선택 신호(SEL2)에 응답하여 특성 측정 데이터들(MD_1 ~ MD_N)과 제 1 선택 회로(130)의 출력신호(AFO) 중에서 하나를 선택한다.
제 2 선택 회로(150)의 출력신호는 출력 패드(140)를 통해 외부로 출력될 수 있다. 즉, 출력 패드(140)는 제 2 선택 회로(150)의 출력 신호를 반도체 장치의 출력 데이터(DO)로서 출력할 수 있다. 특성 측정 데이터들(MD_1 ~ MD_N)은 전하 공유 마진(charge sharing margin)의 측정 데이터를 포함할 수 있다.
도 3은 본 발명의 또 다른 하나의 실시 예에 따른 안티퓨즈 셀 데이터를 모니터링할수 있는 안티퓨즈 회로(300)를 나타내는 회로도이다.
도 1을 참조하면, 안티퓨즈 회로(300)는 안티퓨즈 블록들(312, 314, 316)을 포함하는 안티퓨즈 어레이(310), 데이터 저장부(320) 및 제 1 선택 회로(330)를 포함한다.
데이터 저장부(320)는 데이터 버스들(AFO_T, AFO_R, AFO_C)을 통해 안티퓨즈 블록들(312, 314, 316) 각각으로부터 안티퓨즈 프로그램 데이터를 수신하여 저장한다. 제 1 선택 회로(330)는 데이터 버스들(AFO_T, AFO_R, AFO_C)을 통해 안티퓨즈 블록들(312, 314, 316) 각각으로부터 안티퓨즈 프로그램 데이터를 수신하고, 테스트 모드 레지스터 셋 신호(TMRS)에 응답하여 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력한다.
제 1 선택 회로(330)는 상기 선택된 안티퓨즈 프로그램 데이터를 출력 패드(340)를 통해 외부로 출력할 수 있다. 출력 패드(340)는 제 1 선택 회로(330)의 출력 신호(AFO)를 안티퓨즈 출력 데이터(DO_AF)로서 출력한다.
도 4는 본 발명의 실시예들에 따른 안티퓨즈 회로에 포함된 안티퓨즈 어레이의 데이터를 읽는 안티퓨즈 데이터 리딩(reading) 회로(400)를 나타내는 블록도이다. 설명의 편의를 위해 도 4에는 도 1 내지 도 3에 도시되어 있는 안티퓨즈 회로에 포함된 모니터링 경로는 도시되지 않았다.
도 4를 참조하면, 안티퓨즈 데이터 리딩 회로(400)는 멀티플렉서(420), 로우 선택부(430), 센싱부(450)를 제어하는 제어부(410)와, 제1 센싱 전압(Vs1) 또는 제2 센싱 전압(Vs2)을 선택적으로 출력하는 멀티플렉서(420)와, 리드(read) 전압(Vr) 및 멀티플렉서(420)로부터 출력된 센싱 전압(Vs)을 퓨즈 어레이의 선택된 로우(row)에 인가하는 로우 선택부(430)와, 다수의 퓨즈 셀(cell)이 배열된 퓨즈 어레이(440)와, 퓨즈 셀에 저장된 퓨즈 데이터를 센싱하기 위한 센싱부(450)를 포함한다.
상기 제어부(410)는 상기 멀티플렉서(420)로 센싱 전압 선택 제어 신호(SCVs)를 출력하고, 상기 로우 선택부(430)로 퓨즈 어레이의 특정의 로우에 상기 리드 전압(Vr) 및 상기 멀티플렉서(420)로부터 출력된 센싱 전압(Vs)을 인가하기 위한 로우 선택 제어 신호(SCR)를 출력하고, 상기 센싱부(450)로 퓨즈 셀에 저장된 데이터의 센싱을 제어하기 위한 센싱 제어 신호(SCS)를 출력한다.
상기 멀티플렉서(420)는 제1 센싱 전압(Vs1) 및 제2 센싱 전압(Vs2)을 입력받고, 상기 센싱 전압 선택 제어 신호(SCVs)에 응답하여 제1 센싱 전압(Vs1) 또는 제2 센싱 전압(Vs2)을 센싱 전압(Vs)으로 하여 상기 로우 선택부(430)로 출력한다.
예를 들면, 상기 센싱 전압 선택 제어 신호(SCVs)가 로직 하이(high)일 경우에는, 제1 센싱 전압(Vs1)을 선택적으로 출력하고, 상기 센싱 전압 선택 제어 신호(SCVs)가 로직 로우(low)인 경우에는, 제2 센싱 전압(Vs2)을 선택적으로 출력한다.
여기서, 상기 제1 센싱 전압(Vs1)은 상기 제2 센싱 전압(Vs2)보다 전압이 높을 수 있다. 본 실시예에서는, 외부 전압의 인기 후 파워 업 신호에 의해 퓨즈 데이터 리딩 동작이 활성화된 직후인 과도기에서는 제1 센싱 전압(Vs1)이 상기 퓨즈 어레이(440)로 인가되고, 반도체 메모리 장치 내의 DC회로들이 출력 전압을 안정적으로 출력하는 안정기에서는 제2 센싱 전압(Vs2)이 상기 퓨즈 어레이(440)로 인가된다.
과도기에서는 제2 센싱 전압보다 높은 제1 센싱 전압을 워드 리딩 라인(WRL1~WRLm)으로 인가함으로써 센싱부의 센스 앰프 회로의 센싱 감도를 높일 수 있으므로, 과도기에서 센싱 감도가 낮아 발생할 수 있는 퓨즈 데이터의 리딩 에러를 방지할 수 있다.
상기 로우 선택부(430)는 상기 로우 선택 제어 신호(SCR)에 응답하여 상기 퓨즈 어레이의 특정 로우(row)의 워드 리딩 라인(WRL)에 상기 멀티플렉서(420)로부터 출력되는 센싱 전압(Vs)을 인가하고 상기 특정 로우의 워드 라인(WR)에 리드 전압(Vr)을 인가한다.
예컨대, 상기 로우 선택부(430)는 각 로우에 대응하는 다수의 스위치로 구성될 수 있고, 두 번째 로우에 대응되는 스위치에 로직 하이의 로우 선택 제어 신호(SCR)가 인가되면 두 번째 로우에 속하는 워드 리딩 라인(WRL2)에 멀티플렉서(420)로부터 출력된 센싱 전압(Vs)을, 두 번째 로우에 속하는 워드 라인(WL2)에 리드 전압(Vr)을 인가한다.
상기 퓨즈 어레이(440)는 다수의 퓨즈 셀(cell)이 m개의 로우 × n개의 칼럼의 형태로 배열되어 있다.
도 5는 도 4에 있는 안티퓨즈 어레이의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 안티퓨즈 셀 어레이(440a)는 안티퓨즈 셀들(A1_1 ~ A256_1)및 안티퓨즈 셀들(A1_1 ~ A256_1)에 직렬 연결된 선택 트랜지스터들(MN1_1 ~ MN256_1)을 포함한다. 또한, 안티퓨즈 셀 어레이(440a)는 안티퓨즈 셀들(A1_2 ~ A256_2) 및 안티퓨즈 셀들(A1_2 ~ A256_2)에 직렬 연결된 선택 트랜지스터들(MN1_2 ~ MN256_2)을 포함한다.
안티퓨즈 셀들(A1_1 ~ A256_1) 각각의 게이트에는 안티퓨징 전압(VANT1)이 인가되고, 안티퓨즈 셀들(A1_1 ~ A256_1) 각각의 소스는 플로팅(floating)된다. 선택 트랜지스터들(MN1_1 ~ MN256_1) 각각은 안티퓨즈 셀들(A1_1 ~ A256_1) 각각의 드레인에 전기적으로 연결된 드레인 및 워드라인 구동신호(WL1)가 인가된는 게이트를 갖는다. 선택 트랜지스터들(MN1_1 ~ MN256_1) 각각의 소스는 비트라인들(BL1 ~ BL3) 각각에 전기적으로 연결된다.
안티퓨즈 셀들(A1_2 ~ A256_2) 각각의 게이트에는 안티퓨징 전압(VANT2)이 인가되고, 안티퓨즈 셀들(A1_2 ~ A256_2) 각각의 소스는 플로팅(floating)된다. 선택 트랜지스터들(MN1_2 ~ MN256_2) 각각은 안티퓨즈 셀들(A1_2 ~ A256_2) 각각의 드레인에 전기적으로 연결된 드레인 및 워드라인 구동신호(WL2)가 인가된는 게이트를 갖는다. 선택 트랜지스터들(MN1_2 ~ MN256_2) 각각의 소스는 비트라인들(BL1 ~ BL3) 각각에 전기적으로 연결된다.
이하, 도 5에 도시된 안티퓨즈 셀 어레이(440a)의 동작에 대해 설명한다.
안티퓨즈(A1_1)를 프로그램할 때 안티퓨징 전압(VANT1)으로서 고 전압(예를 들어 6V)이 안티퓨즈 셀들(A1_1 ~ A256_1)의 게이트에 인가된다. 안티퓨즈(A1_1_)의 드레인에 연결된 선택 트랜지스터(MN1_1)의 게이트에 VANT1/2 (예를 들어 3V)를 인가하여 선택 트랜지스터(MN1_1)를 턴온시킨다. 선택 트랜지스터(MN1_1)의 소스에 전기적으로 연결된 비트라인(BL1)에는 저전위, 예를 들어 0V가 인가된다. 이 조건에서, 안티퓨즈(A1_1)의 얇은 게이트 산화막이 파괴(breakdown)되고 게이트 전극과 드레인 사이에 저항성 콘택이 형성된다. 따라서, 안티퓨즈(A1_1)의 게이트 전극에서 비트라인(BL1)으로 전류 경로가 형성된다. 이 때, 선택되지 않은 셀이 전기적으로 결합된 비트라인들에는 VANT1/2 (예를 들어 3V)를 인가하여 안티퓨즈(A1_1)의 게이트 산화막 양단에 고전압이 인가되지 않도록 한다. 또한, 도 5에서 프로그램되지 않을 안티퓨즈 셀들(A1_2 ~ A256_2)의 게이트 및 선택 트랜지스터들(A1_2 ~ A256_2)의 게이트에는 저전압(예를 들어 0V)을 인가하여 선택되지 않은 안티퓨즈 셀들이 프로그램되지 않도록 한다.
도 6은 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 반도체 메모리 장치(500)의 하나의 예를 나타내는 블록도이다.
도 6을 참조하면, 반도체 메모리 장치(500)는 안티퓨즈 회로(510)와, 안티퓨즈 회로(510)로부터 출력된 안티퓨즈 프로그램 데이터를 저장하고 제2 레지스터부로 전달하는 제1 레지스터부(520)와, 제1 레지스터부로부터 전달받은 안티퓨즈 프로그램 데이터를 저장하는 제2 레지스터부(532, 534)와, 데이터를 저장하는 메모리 셀 어레이(540)와, 메모리 셀 어레이의 워드 라인 및 비트 라인을 구동하기 위한 로우 및 칼럼 디코더(552, 554)와, 스페어 셀을 구동하기 위한 스페어 로우 및 스페어 칼럼 디코더(562, 564)와, 결함 셀의 어드레스 정보와 외부의 어드레스 정보를 비교하기 위한 로우 및 칼럼 비교부(572, 574)를 포함할 수 있다.
안티퓨즈 회로(510)는 전술한 실시예들 중 어느 하나가 적용될 수 있다.
상기 제1 레지스터부(520)는 상기 퓨즈 데이터 리딩 회로로부터 출력된 안티퓨즈 프로그램 데이터를 저장하였다가 상기 제2 레지스터부(532, 534)로 전달한다. 제2 레지스터부에 저장된 안티퓨즈 프로그램 데이터를 이용하여 반도체 메모리 장치의 동작 환경이 설정될 수 있다.
상기 제2 레지스터부(532, 534)는 상기 제1 레지스터부로부터 안티퓨즈 프로그램 데이터를 하나의 비트씩 순차적으로 수신하고 이를 저장한다. 제2 레지스터부(532, 534)는 안티퓨즈 프로그램 데이터를 필요로 하는 각종 회로 블록에 인접하여 배치될 수 있다. 예컨대, 결함 셀의 로우 어드레스 정보를 저장하는 레지스터부(532)는 로우 비교부(572)에 인접하게 배치될 수 있다. 또한, 결함 셀의 칼럼 어드레스 정보를 저장하는 레지스터부(534)는 칼럼 비교부(574)에 인접하게 배치될 수 있다.
로우 비교부(572)는 외부로부터 제공되는 로우 어드레스를 결함 셀의 로우 어드레스 정보와 비교하고, 그 비교 결과에 따라 로우 디코더(552) 또는 스페어 로우 디코더(562)를 구동한다. 이와 유사하게, 칼럼 비교부(574)는 외부로부터 제공되는 칼럼 어드레스를 결함 셀의 칼럼 어드레스 정보와 비교하고, 그 비교 결과에 따라 칼럼 디코더(554) 또는 스페어 칼럼 디코더(564)를 구동한다.
로우 및 칼럼 비교부 각각은 외부로부터의 어드레스 정보와 결함 셀의 어드레스 정보를 비교하기 위한 다수 개의 논리 소자를 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 적층 반도체 장치(600)의 하나를 나타내는 간략화된 투시도이다.
도 7을 참조하면, 적층 반도체 장치(600)는 관통 전극(Through-Silicon Via)(256)에 의해 전기적으로 연결된 인터페이스 칩(610) 및 메모리 칩들(620, 630, 640, 650)을 포함한다. 도 22에는 두 개의 행으로 배치된 관통 전극(660)이 도시되어 있지만, 적층 반도체 장치(600)는 임의의 개수의 관통 전극들을 가질 수 있다.
적층 반도체 장치(1100)에 포함된 메모리 칩들(620, 630, 640, 650)은 상기 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함할 수 있다. 인터페이스 칩(610)은 메모리 칩들(620, 630, 640, 650)과 외부 장치 사이에서 인터페이스를 수행한다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 8을 참조하면, 메모리 시스템(700)은 마더보드(731), 칩셋(또는 컨트롤러)(740), 슬롯들(735_1, 735_2), 메모리 모듈들(750, 760), 전송선들(733, 734)을 포함할 수 있다. 버스들(737, 739)은 칩셋(740)을 슬롯들(735_1, 735_2)에 연결한다. 터미널(terminal) 저항(Rtm)은 마더보드(731)의 PCB 위에 있는 버스들(737, 739) 각각을 종단(terminate)할 수 있다.
도 8에는 편의상 2 개의 슬롯들(735_1, 735_2)과 2 개의 메모리 모듈들(750, 760)을 도시하였지만, 메모리 시스템(730)은 임의의 개수의 슬롯들과 메모리 모듈들을 포함할 수 있다.
칩셋(740)은 마더보드(731)의 PCB 상에 장착될 수 있으며, 메모리 시스템(730)의 동작을 제어할 수 있다. 칩셋(740)은 커넥터들(connectors)(741_1, 741_2)과 컨버터들(743_1, 743_2)를 포함할 수 있다.
컨버터(743_1)은 칩셋(740)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(741-1)을 통해 전송선(733)에 출력한다. 컨버터(743_1)은 전송선(733)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(740)에 출력한다.
컨버터(743_2)은 칩셋(740)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(741-2)을 통해 전송선(734)에 출력한다. 컨버터(743_2)은 전송선(734)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(740)에 출력한다. 메모리 시스템(30)에 포함된 전송선들(733, 734)은 복수의 광 섬유(optical fiber)일 수 있다.
메모리 모듈(750)은 복수의 메모리 장치들(755_1 ~ 755_n), 제 1 커넥터(757), 제 2 커넥터(751) 및 컨버터들(753)을 포함할 수 있다. 메모리 모듈(760)은 복수의 메모리 장치들(765_1 ~ 765_n), 제 1 커넥터(757'), 제 2 커넥터(751') 및 컨버터들(753')을 포함할 수 있다.
제 1 커넥터(757)는 칩 셋으로부터 수신한 저속 신호를 메모리 장치들에 전달하고, 제 2 커넥터(751)는 고속 신호를 전송하기 위한 전송선(733)에 연결될 수 있다.
컨버터(53)는 제 2 커넥터(751)를 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 복수의 메모리 장치들(755_1 ~ 755_n)에 출력한다. 또한, 컨버터(753)는 복수의 메모리 장치들(755_1 ~ 755_n)로부터 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 제 2 커넥터(751)에 출력한다.
도 8에 포함된 복수의 메모리 장치들(755_1 ~ 755_n, 765_1 ~ 765_n)은 상기 본 발명의 실시예들에 따른 반도체 메모리 장치들을 포함할 수 있다. 따라서, 복수의 메모리 장치들(755_1 ~ 755_n, 765_1 ~ 765_n)은 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함할 수 있다. 복수의 메모리 장치들(755_1 ~ 755_n, 765_1 ~ 765_n)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 하나의 예를 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810) 및 반도체 메모리 장치(820)를 포함한다.
메모리 컨트롤러(810)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(820)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(810)에서 반도체 메모리 장치(820)로 전송되거나, 버스를 통해서 반도체 메모리 장치(820)에서 메모리 컨트롤러(810)로 전송된다.
반도체 메모리 장치(820)는 본 발명의 실시 예들에 따른 안티퓨즈 회로를 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함하는 반도체 장치(900)의 하나의 예를 나타내는 블록도이다.
도 10을 참조하면, 반도체 장치(900)는 안티퓨즈 회로(910) 및 내부 회로(920)를 포함한다.
안티퓨즈 회로(910)는 안티퓨징 동작을 수행하여 안티퓨즈 출력전압(AFO)을 발생한다. 내부 회로(920)는 안티퓨즈 출력 전압(AFO)에 응답하여 특정 동작을 수행한다. 상기 특정 동작은 반도체 장치의 동작 모드를 선택하거나, 메모리 셀 어레이에 불량 셀이 포함되어 있을 때 리던던시 어레이를 활성화시키는 동작을 포함할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템(1000)의 하나의 예를 나타내는 블록도이다.
도 11을 참조하면, 전자 시스템(1000)은 시스템 버스(1600)에 전기적으로 연결된 마이크로프로세서(1200), 램(1300), 사용자 인터페이스(1400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1500) 및 메모리 시스템(1100)을 포함한다.
메모리 시스템(1100)이나 램(1300)은 데이터를 저장하거나 출력하는 장치로서, 그 내부에 구동하기 위한 다양한 로직회로들을 각각 구비한다. 본 발명에 따른 전자 시스템(1000)이 모바일 장치인 경우, 전자 시스템(1000)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 전자 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor), 모바일 디램(Mobile DRAM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1100)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1100)은, 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리)로 제공될 수 있다.
전자 시스템(1000)에 구비되는 구성들 중 일부에 대해 본 발명의 일실시예에 따른 반도체 장치가 적용될 수 있으며, 예컨대 전자 시스템(1000)을 시작하는 경우 메모리 시스템(1100)이나 램(1300)의 동작 환경을 설정함에 있어서 전술한 본 발명의 실시예가 적용될 수 있다. 메모리 시스템(1100)이나 램(1300)은 각각 안티퓨즈 회로를 포함하고, 안티퓨즈 회로는 안티퓨즈 프로그램 데이터가 센싱되는 동안 안티퓨즈 프로그램 데이터를 반도체 장치의 외부에서 모니터링할 수 있다.
본 발명에 따른 반도체 장치 및/또는 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및/또는 시스템은 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 반도체 장치, 특히 반도체 메모리 장치 및 이를 포함하는 메모리 모듈 및 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300: 안티퓨즈 회로
500: 반도체 메모리 장치
600: 적층 반도체 장치
700, 800: 메모리 시스템
900: 반도체 장치
1000: 전자 시스템

Claims (10)

  1. 적어도 하나의 안티퓨즈 블록을 포함하는 안티퓨즈 어레이;
    데이터 버스들을 통해 상기 안티퓨즈 블록들 각각으로부터 안티퓨즈 프로그램 데이터를 수신하여 저장하는 데이터 저장부; 및
    상기 데이터 버스들을 통해 상기 안티퓨즈 블록들 각각으로부터 상기 안티퓨즈 프로그램 데이터를 수신하고, 제 1 선택 신호에 응답하여 상기 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력하는 제 1 선택 회로를 포함하며,
    상기 안티퓨즈 어레이로부터 상기 데이터 저장부로 상기 안티퓨즈 프로그램 데이터가 전송되는 중에 외부에서 상기 안티퓨즈 프로그램 데이터를 모니터링할 수 있는 것을 특징으로 하는 안티퓨즈 회로.
  2. 제 1 항에 있어서, 상기 제 1 선택 회로는
    상기 선택된 안티퓨즈 프로그램 데이터를 출력 패드를 통해 외부로 출력하는 것을 특징으로 하는 안티퓨즈 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 선택 신호는 테스트 모드 커맨드에 기초하여 발생되는 것을 특징으로 하는 안티퓨즈 회로.
  5. 제 4 항에 있어서, 상기 안티퓨즈 회로는
    한 번 테스트 모드 커맨드가 인가되면, 테스트할 안티퓨즈 블록을 선택하고 상기 선택된 안티퓨즈 블록에 포함된 안티퓨즈 셀들의 데이터를 순차적으로 출력하는 것을 특징으로 하는 안티퓨즈 회로.
  6. 제 1 항에 있어서, 상기 안티퓨즈 어레이는
    반도체 메모리 장치의 메모리 셀 어레이의 결함 있는 워드라인을 스페어(spare) 워드라인으로 대체하는 데 사용되는 로우 안티퓨즈 블록을 포함하는 것을 특징으로 하는 안티퓨즈 회로.
  7. 제 1 항에 있어서, 상기 안티퓨즈 어레이는
    반도체 메모리 장치의 메모리 셀 어레이의 결함 있는 칼럼 선택라인을 스페어(spare) 칼럼 선택라인으로 대체하는 데 사용되는 칼럼 안티퓨즈 블록을 포함하는 것을 특징으로 하는 안티퓨즈 회로.
  8. 제 1 항에 있어서, 상기 안티퓨즈 회로는
    제 2 선택 신호에 응답하여 적어도 하나의 특성 측정 데이터와 상기 선택된 안티퓨즈 프로그램 데이터 중에서 하나를 선택하는 제 2 선택 회로를 더 포함하는 것을 특징으로 하는 안티퓨즈 회로.
  9. 워드라인들과 칼럼 선택라인들에 연결된 정상 메모리 셀 어레이 및 스페어 워드라인들과 스페어 칼럼 선택라인들에 연결된 스페어 메모리 셀 어레이를 갖는 메모리 셀 어레이;
    데이터 버스들을 통해 안티퓨즈 어레이에 포함된 안티퓨즈 블록들 각각으로부터 안티퓨즈 프로그램 데이터를 수신하여 데이터 저장부에 저장하고, 상기 데이터 버스들을 통해 상기 안티퓨즈 블록들 각각으로부터 안티퓨즈 프로그램 데이터가 수신되는 동안, 테스트 모드 커맨드에 기초하여 발생되는 제 1 선택 신호에 응답하여 상기 안티퓨즈 프로그램 데이터들 중에서 하나를 선택하여 출력 패드를 통해 외부로 출력하는 안티퓨즈 회로;
    칼럼 어드레스 신호들을 디코딩하여 칼럼 선택신호들을 발생하여 상기 칼럼 선택라인들에 제공하는 칼럼 디코더; 및
    상기 칼럼 선택라인들 중 적어도 하나의 칼럼 선택라인에 결함이 발생한 경우, 상기 안티퓨즈 프로그램 데이터에 기초하여 상기 칼럼 어드레스 신호들을 디코딩하여 스페어 칼럼 선택신호들을 발생하여 상기 스페어 칼럼 선택라인들에 제공하는 스페어 칼럼 디코더를 포함하며,
    상기 안티퓨즈 회로는, 상기 안티퓨즈 어레이로부터 상기 데이터 저장부로 상기 안티퓨즈 프로그램 데이터가 전송되는 중에 외부에서 상기 안티퓨즈 프로그램 데이터를 모니터링할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 반도체 메모리 장치는
    관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 칩들이 적층된 적층 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
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