KR20150124008A - 반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법 - Google Patents

반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법 Download PDF

Info

Publication number
KR20150124008A
KR20150124008A KR1020140049852A KR20140049852A KR20150124008A KR 20150124008 A KR20150124008 A KR 20150124008A KR 1020140049852 A KR1020140049852 A KR 1020140049852A KR 20140049852 A KR20140049852 A KR 20140049852A KR 20150124008 A KR20150124008 A KR 20150124008A
Authority
KR
South Korea
Prior art keywords
mrd
fuse
code
repair
bits
Prior art date
Application number
KR1020140049852A
Other languages
English (en)
Inventor
조선기
공용호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140049852A priority Critical patent/KR20150124008A/ko
Priority to US14/555,416 priority patent/US9202596B2/en
Priority to CN201410853017.1A priority patent/CN105047227B/zh
Publication of KR20150124008A publication Critical patent/KR20150124008A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 기술은 퓨즈 어레이를 포함하는 반도체 장치에 관한 것으로서, 다수의 퓨즈를 각각 포함하는 다수의 퓨즈 어레이와, 리페어 코드의 일부 비트 값에 응답하여 상기 다수의 퓨즈 어레이 중 어느 하나의 퓨즈 어레이를 선택하는 선택부와, 상기 리페어 코드의 일부 비트를 제외한 나머지 비트의 위치를 정렬하되, 상기 선택부에서 선택된 퓨즈 어레이에 따라 그 정렬 위치가 달라지는 코드정렬부, 및 리페어 커맨드 및 상기 코드정렬부의 출력코드에 응답하여 상기 선택부에서 선택된 퓨즈 어레이의 동작을 제어하는 동작부를 포함한다.

Description

반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR REPAIR SYSTEM HAVING THE SAME AND OPERATION METHODE FOR SEMICONDUCTOR}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 퓨즈 어레이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치에서는 무수히 많은 퓨즈 옵션(Fuse Option)이 사용된다. 예컨대, 반도체 메모리 장치와 같은 반도체 장치에서는 설계 시 분석을 위해 사용되기도 하고, 결함 있는 메모리 셀을 구제하기 위한 용도로 사용되기도 한다. 결함 있는 메모리 셀을 구제하기 위하여 리던던시 메모리 셀(Redundancy Memory Cell)을 선택하기 위한 퓨즈 옵션을 예를 들어 설명하면, 퓨즈 옵션에 구비된 퓨즈(Fuse)가 커팅(Cutting)되지 않았을 경우에는, 노멀 메모리 셀이 선택 되도록 하고, 퓨즈 옵션에 구비된 퓨즈가 커팅되었을 경우에는, 노멀 메모리 셀이 아닌 리던던시 메모리 셀이 선택되도록 하는 것이다.
일반적으로, 퓨즈 옵션의 퓨즈는 레이저 장비를 이용하여 커팅되거나 강력한 전류나 전압이 퓨즈에 흐를 때 커팅되게 된다. 즉, 반도체 메모리 장치의 테스트를 수행한 후, 문제가 발견된 부분을 수정하기 위해 퓨즈 옵션의 퓨즈를 커팅하는 것이다.
한편, 퓨즈 옵션을 통해 리페어(repair)되어야 하는 정보의 양이 많아지면서 퓨즈 각각에 대해 럽쳐(rupture) 및 리드(read) 동작을 수행하기 위한 회로를 배치하는 방식은 너무 많은 면적을 차지하는 문제가 있다.
따라서, 최근에는 다수의 퓨즈를 어레이 형태로 배치한 뒤 어드레스 정보를 통해 일부 퓨즈를 선택하여 럽쳐 및 리드 동작을 수행하는 방식이 주로 사용되고 있다.
본 발명의 실시예는 다수의 퓨즈 어레이에 공통으로 적용할 수 있는 할 수 있는 데이터 입/출력 프로토콜을 지원하는 반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 다수의 퓨즈를 각각 포함하는 다수의 퓨즈 어레이; 리페어 코드의 일부 비트 값에 응답하여 상기 다수의 퓨즈 어레이 중 어느 하나의 퓨즈 어레이를 선택하는 선택부; 상기 리페어 코드의 일부 비트를 제외한 나머지 비트의 위치를 정렬하되, 상기 선택부에서 선택된 퓨즈 어레이에 따라 그 정렬 위치가 달라지는 코드정렬부; 및 리페어 커맨드 및 상기 코드정렬부의 출력코드에 응답하여 상기 선택부에서 선택된 퓨즈 어레이의 동작을 제어하는 동작부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 리페어 시스템은, 리페어 커맨드 및 리페어 코드를 생성하는 리페어 컨트롤러; 및 다수의 퓨즈가 각각 포함된 다수의 퓨즈 어레이를 포함하며, 설정된 제1 패드를 통해 상기 리페어 코드를 입력받고 설정된 제2 패드를 통해 상기 리페어 커맨드를 입력받아 상기 다수의 퓨즈 어레이 각각의 동작을 제어하는 반도체 장치를 구비하며, 상기 반도체 장치는, 상기 리페어 코드의 일부 비트 값에 응답하여 상기 다수의 퓨즈 어레이 중 어느 하나의 퓨즈 어레이를 선택하는 선택부; 상기 리페어 코드의 일부 비트를 제외한 나머지 비트의 위치를 정렬하되, 상기 선택부에서 선택된 퓨즈 어레이에 따라 그 정렬 위치가 달라지는 코드정렬부; 및 상기 리페어 커맨드 및 상기 코드정렬부의 출력코드에 응답하여 상기 선택부에서 선택된 퓨즈 어레이의 동작을 제어하는 동작부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 동작방법은, 다수의 퓨즈가 각각 포함된 다수의 퓨즈 어레이를 포함하는 반도체 장치의 동작방법에 있어서, 리페어 코드의 일부 비트 값에 응답하여 상기 다수의 퓨즈 중 어느 하나의 퓨즈 어레이를 선택하는 선택단계; 상기 리페어 코드의 일부 비트를 제외한 나머지 비트의 위치를 정렬하여 리페어 정렬코드를 생성하되, 상기 선택하는 단계에서 선택된 퓨즈 어레이에 따라 그 정렬 위치가 달라지는 정렬단계; 및 리페어 커맨드 및 상기 리페어 정렬코드에 응답하여 상기 선택하는 단계에서 선택된 퓨즈 어레이의 동작을 제어하는 동작단계를 포함할 수 있다.
본 기술은 서로 다른 크기를 갖는 다수의 퓨즈 어레이 각각의 동작을 공통으로 제어할 수 있는 제어코드를 전송할 때, 제어코드의 각 비트 위치를 미리 고정시켜 전송하는 방식을 사용한다. 이를 통해, 서로 다른 크기를 갖는 다수의 퓨즈 어레이 각각의 동작을 공통으로 제어하는 제어코드를 하나의 프로토콜을 통해 전송하는 것이 가능하다.
그리고, 본 기술은 서로 다른 크기를 갖는 다수의 퓨즈 어레이 각각의 동작을 공통으로 제어할 수 있는 제어코드를 전송할 때, 비트 위치를 미리 고정시키지 않고 빈공간이 존재하지 않도록 압축된 제어코드를 전송하는 방식을 사용하되, 제어코드가 다수의 퓨즈 어레이 중 어떤 퓨즈 어레이에서 사용되는지에 따라 제어코드의 비트 위치를 반도체 장치 내부에서 다시 정렬하는 방식을 사용한다. 이를 통해, 서로 다른 크기를 갖는 다수의 퓨즈 어레이 각각의 동작을 공통으로 제어할 수 있는 제어코드를 하나의 프로토콜을 통해 전송하는 것이 가능할 뿐만 아니라 전달되는 제어코드의 길이를 최소한으로 가져가는 효과를 기대할 수 있다. 이로 인해, 다수의 퓨즈 어레이 각각을 동작시키는데 필요한 테스트 시간을 최소한으로 가져갈 수 있는 효과를 기대할 수 있다.
도 1은 본 발명의 제1 실시예에 따라 다수의 퓨즈 어레이에 공통으로 적용되는 프로토콜을 지원하는 반도체 장치를 도시한 도면.
도 2는 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치에서 사용되는 프로토콜의 사용방식을 설명하기 위해 도시한 도면.
도 3은 본 발명의 제2 실시예에 따라 다수의 퓨즈 어레이에 공통으로 적용되는 프로토콜을 지원하는 반도체 장치를 도시한 도면.
도 4는 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 구성요소 중 코드정렬부의 동작을 설명하기 위해 도시한 도면이다.
도 5는 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 구성요소 중 선택부를 상세히 도시한 도면.
도 6은 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 구성요소 중 코드정렬부를 상세히 도시한 도면.
도 7은 도 2 및 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 제안된 퓨즈 어레이의 첫 번째 실시예를 도시한 도면.
도 8은 도 2 및 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 제안된 퓨즈 어레이의 두 번째 실시예를 도시한 도면.
도 9는 도 2 및 도 3에 도시된 본 발명의 실시예에 따른 반도체 장치에서 제안된 퓨즈 어레이의 세 번째 실시예를 도시한 도면.
도 10은 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 도시한 도면.
도 11은 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따라 다수의 퓨즈 어레이에 공통으로 적용되는 프로토콜을 지원하는 반도체 장치를 도시한 도면이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따라 다수의 퓨즈 어레이(110, 120, 130, 140)에 공통으로 적용되는 프로토콜을 지원하는 반도체 장치는, 다수의 퓨즈 어레이(110, 120, 130, 140)와, 선택부(150), 및 동작부(160)를 구비한다. 여기서, 동작부(160)는, 퓨즈선택부(162), 및 퓨즈동작부(164)를 구비한다.
다수의 퓨즈 어레이(110, 120, 130, 140) 각각에는 직접적으로 도시되지 않았지만 다수의 퓨즈가 어레이 형태로 배치된다. 예컨대, 반도체 장치가 반도체 메모리 장치라고 가정하면, 도면에 도시된 것처럼 다수의 퓨즈 어레이(110, 120, 130, 140) 중 제1 퓨즈 어레이(110)는 메모리 셀 리페어 동작을 위한 로우 어드레스(X address)에 관련된 정보를 포함하고, 제2 및 제3 퓨즈 어레이(120, 130)는 메모리 셀 리페어 동작을 위한 컬럼 어드레스(Yup address, Ydn address)에 관련된 정보를 포함하며, 제4 퓨즈 어레이(140)는 반도체 메모리 장치의 테스트 모드(Test Mode) 동작에 관련된 정보를 포함하는 형태로 설정될 수 있다.
이때, 다수의 퓨즈 어레이(110, 120, 130, 140) 각각에 포함되는 다수의 퓨즈의 개수는 서로 다를 수 있다. 예컨대, 반도체 장치가 반도체 메모리 장치라고 가정하면, 도 7에 도시된 것처럼 제1 퓨즈 어레이(110)는 로우 어드레스(X address)에 관련된 정보를 포함하므로 내부에 포함된 퓨즈의 개수가 9984개일 수 있지만, 도 8에 도시된 것처럼 제2 퓨즈 어레이(120)는 상위 컬럼 어드레스(Yup address)에 관련된 정보를 포함하므로 내부에 포함된 퓨즈의 개수가 15360개 일 수 있다. 또한, 도 9에 도시된 것처럼 제4 퓨즈 어레이(140)는 테스트 모드(Test Mode)에 관련된 정보를 포함하므로 내부에 포함된 퓨즈의 개수가 1664개일 수 있다.
물론, 다수의 퓨즈 어레이(110, 120, 130, 140) 중 일부 퓨즈 어레이에 포함되는 다수의 퓨즈의 개수는 서로 같을 수도 있다. 예컨대, 반도체 장치가 반도체 메모리 장치라고 가정하면, 제2 퓨즈 어레이(120)는 상위 컬럼 어드레스(Yup address)에 관련된 정보를 포함하고, 제3 퓨즈 어레이(130)는 하위 컬럼 어드레스(Ydn address)에 관련된 정보를 포함하는 경우, 서로 같은 용도로 사용되는 것이라고 볼 수 있으므로, 도 8에 도시된 것처럼 제2 퓨즈 어레이(120)에 포함된 퓨즈의 개수와 제3 퓨즈 어레이(130)에 포함된 퓨즈의 개수는 각각 15360개 일 수 있다.
선택부(150)는, 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)의 일부 비트(MRD<0:1>) 값에 응답하여 다수의 퓨즈 어레이(110, 120, 130, 140) 중 어느 하나의 퓨즈 어레이를 선택한다. 예컨대, 일부 비트(MRD<0:1>)의 값이 '0 0'일 경우 제1 퓨즈 어레이(110)를 인에이블시키기 위한 신호(EN1)를 활성화시키고, 나머지 퓨즈 어레이(120, 130, 140)를 인에이블시키기 위한 신호(EN2, EN3, EN4)는 비활성화시킨다. 또한, 일부 비트(MRD<0:1>)의 값이 '1 0'일 경우 제2 퓨즈 어레이(120)를 인에이블시키기 위한 신호(EN2)를 활성화시키고, 나머지 퓨즈 어레이(110, 130, 140)를 인에이블시키기 위한 신호(EN1, EN3, EN4)는 비활성화시킨다. 또한, 일부 비트(MRD<0:1>)의 값이 '0 1'일 경우 제3 퓨즈 어레이(130)를 인에이블시키기 위한 신호(EN3)를 활성화시키고, 나머지 퓨즈 어레이(110, 120, 140)를 인에이블시키기 위한 신호(EN1, EN2, EN4)는 비활성화시킨다. 또한, 일부 비트(MRD<0:1>)의 값이 '1 1'일 경우 제4 퓨즈 어레이(140)를 인에이블시키기 위한 신호(EN4)를 활성화시키고, 나머지 퓨즈 어레이(110, 120, 130)를 인에이블시키기 위한 신호(EN1, EN2, EN3)는 비활성화시킨다. 이와 같은 방식으로 다수의 퓨즈 어레이(110, 120, 130, 140) 중 어느 하나의 퓨즈 어레이만 선택되어 동작할 수 있도록 한다.
동작부(160)는, 리페어 커맨드(RPCMD) 및 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)에 응답하여 다수의 퓨즈 어레이(110, 120, 130, 140) 중 선택부(150)에서 선택된 퓨즈 어레이(110 or 120 or 130 or 140)의 동작을 제어한다.
참고로, '리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)의 일부 비트(MRD<0:1>)'는 그 값에 따라 다수의 퓨즈 어레이(110, 120, 130, 140) 중 어느 하나의 퓨즈 어레이가 선택되므로 이하의 제1 실시예에 대한 설명에서는'선택코드(MRD<0:1>)'라고 바꿔서 기재하도록 하겠다. 또한, '리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)의 일부 비트(MRD<0:1>)를 제외한 나머지 비트(MRD<2:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)'는 선택부(150)에서 선택된 퓨즈 어레이(110 or 120 or 130 or 140)의 동작을 제어하기 위한 정보가 포함되므로 이하의 제1 실시예에 대한 설명에서는 '정보코드(MRD<2:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)'라고 기재하도록 하겠다.
한편, 정보코드(MRD<2:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)는, 선택부(150)에서 선택된 퓨즈 어레이(110 or 120 or 130 or 140)에 포함된 다수의 퓨즈를 각각 선택하기 위한 어드레스 코드(ADDCD<0:11>)와, 어드레스 코드(ADDCD<0:11>)에 의해 선택된 퓨즈의 동작에 사용되는 데이터 코드(DATACD<0:12>)를 포함한다.
이때, 정보코드(MRD<2:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>) 중 어드레스 코드(ADDCD<0:11>)로서 출력되는 비트들(MRD<2:7>, MRD<10:17>)은 제1 패드(DQ0) 및 제2 패드(DQ1)를 통해서만 입력된다. 또한, 정보코드(MRD<2:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>) 중 데이터 코드(DATACD<0:12>)로서 출력되는 비트들(MRD<20:27>, MRD<30:37>)은 제3 패드(DQ2) 및 제4 패드(DQ3)로만 입력된다.
참고로, 도면에서는 정보코드(MRD<2:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>) 중 상위 14개의 비트(MRD<2:7>, MRD<10:17>) 중 12비트의 어드레스 코드(ADDCD<0:11>)가 출력되고, 하위 16개의 비트(MRD<20:27>, MRD<30:37>) 중 13비트의 데이터 코드(DATACD<0:12>)가 출력되는 것을 알 수 있다. 이렇게, 정보코드(MRD<2:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)의 비트 중 특정 비트는 선택코드(MRD<0:1>)와 어드레스 코드(ADDCD<0:11>) 및 데이터 코드(DATACD<0:12>)로서 출력되지 않는 것을 알 수 있는데, 이는, 본 발명의 동작과 크게 관련이 없는 반도체 장치의 특정 동작을 위해 정보코드(MRD<2:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)의 특정 비트가 사용될 수 있기 때문이다.
그리고, 전술한 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)는, 제1 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)를 통해 외부에서 입력되어 다수의 퓨즈 어레이(110, 120, 130, 140)에 직접적으로 전달되는 것을 알 수 있다. 이렇게, 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)가 다수의 퓨즈 어레이(110, 120, 130, 140)로 직접 전달됨에도 불구하고 다수의 퓨즈 어레이(110, 120, 130, 140) 각각에 대응된 동작부(160)에서 이를 정확하게 입력받아 동작할 수 있는 것은, 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>) 중 그 역할이 할당된 어드레스 코드(ADDCD<0:11>)와 데이터 코드(DATACD<0:12>)의 비트 위치가 미리 고정된 형태로 입력되기 때문이다.
구체적으로, 어드레스 코드(ADDCD<0:11>)는 제1 패드(DQ0) 및 제2 패드(DQ1)를 통해서만 입력되어 다수의 퓨즈 어레이(110, 120, 130, 140) 각각에 대응된 동작부(160)에서 필요로 하는 비트만 선별적으로 직접 전달된다. 예컨대, 제1 퓨즈 어레이(110)에 대응된 동작부(160)는 총 12비트의 어드레스 코드(ADDCD<0:11>) 중 상위 10비트의 어드레스 코드(ADDCD<0:9>)만 전달받아 동작한다. 반면, 제2 퓨즈 어레이(120) 또는 제3 퓨즈 어레이(130)에 대응된 동작부(160)는 총 12비트의 어드레스 코드(ADDCD<0:11>) 중 상위 8비트와 10번째 및 11번째 비트의 어드레스 코드(ADDCD<0:7, 9, 10>)만 전달받아 동작한다. 그리고, 제4 퓨즈 어레이(140)에 대응된 동작부(160)는 총 12비트의 어드레스 코드(ADDCD<0:11>) 중 상위 8비트와 10번째 내지 12번째 비트의 어드레스 코드(ADDCD<0:7, 9:11>)만 전달받아 동작한다. 이렇게, 어드레스 코드(ADDCD<0:11>)가 제1 패드(DQ0) 및 제2 패드(DQ1)를 통해 입력될 때 이미 다수의 퓨즈 어레이(110, 120, 130, 140) 각각에 대응된 동작부(160)에 공통으로 전달될 수 있도록 어드레스 코드(ADDCD<0:11>)의 각 비트의 위치가 고정된 상태가 된다.
마찬가지로, 데이터 코드(DATACD<0:12>)는 제3 패드(DQ2) 및 제4 패드(DQ3)를 통해서만 입력만 입력되어 다수의 퓨즈 어레이(110, 120, 130, 140) 각각에 대응된 동작부(160)에서 필요로 하는 비트만 선별적으로 직접 전달된다. 예컨대, 제1 퓨즈 어레이(110) 또는 제4 퓨즈 어레이(140)에 대응된 동작부(160)는 총 13비트의 데이터 코드(DATACD<0:12>)를 모두 전달받아 동작한다. 반면, 제2 퓨즈 어레이(120) 또는 제3 퓨즈 어레이(130)에 대응된 동작부(160)는 총 13비트의 데이터 코드(DATACD<0:12>) 중 상위 8비트의 데이터 코드(DATACD<0:7>)만 전달받아 동작한다. 이렇게, 데이터 코드(DATACD<0:12>)가 제3 패드(DQ2) 및 제4 패드(DQ3)를 통해 입력될 때 이미 다수의 퓨즈 어레이(110, 120, 130, 140) 각각에 대응된 동작부(160)에 공통으로 전달될 수 있도록 데이터 코드(DATACD<0:12>)의 각 비트의 위치가 고정된 상태가 된다.
퓨즈선택부(162)는, 어드레스 코드(ADDCD<0:11>)에 응답하여 선택부(150)에서 선택된 퓨즈 어레이(110 or 120 or 130 or 140)에 포함된 다수의 퓨즈(미도시) 중 설정된 개수의 퓨즈를 선택한다.
이때, 퓨즈선택부(162)에서 어드레스 코드(ADDCD<0:11>)에 응답하여 한 번에 선택되는 퓨즈의 개수, 즉, 설정된 개수는 데이터 코드(DATACD<0:12>)의 비트 수에 대응하는 개수가 된다.
퓨즈동작부(164)는, 리페어 커맨드(RPCMD)에 응답하여 퓨즈선택부(162)에서 선택된 퓨즈에 대해 럽쳐 또는 리드 동작을 수행한다.
이때, 퓨즈동작부(164)에서 리페어 커맨드(RPCMD)에 응답하여 럽쳐 동작을 수행하는 경우, 데이터 코드(DATACD<0:12>)의 값을 퓨즈선택부(162)에서 선택된 퓨즈에 럽쳐시킨다.
그리고, 퓨즈동작부(164)에서 리페어 커맨드(RPCMD)에 응답하여 리드 동작을 수행하는 경우, 퓨즈선택부(162)에서 선택된 퓨즈 중 데이터 코드(DATACD<0:12>) 값이 가리키는 일부 퓨즈를 다시 선택하고, 다시 선택된 일부 퓨즈에 저장된 데이터(RDD1 or RDD2 or RDD3 or RDD4)를 설정된 패드(DQK)를 통해 출력한다.
도 2는 도 1에 도시된 반도체 장치에서 사용되는 프로토콜의 사용방식을 설명하기 위해 도시한 도면이다.
도 2를 참조하면, 도 1에 도시된 반도체 장치가 외부에서 인가되는 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)를 어떠한 프로토콜(protocol)을 통해 선택코드(MRD<0:1>)와 어드레스 코드(ADDCD<0:11>) 및 데이터 코드(DATACD<0:12>)로 구분하는지를 알 수 있다.
구체적으로, 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>) 중 0번 비트 및 1비트(MRD<0:1>)는 선택코드(MRD<0:1>)로서 구분된다.
그리고, 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>) 중 3번 비트부터 6번 비트(MRD<3:6>까지 및 10번 비트부터 17번 비트(MRD<10:17>)까지는 어드레스 코드(ADDCD<0:11>)로서 구분된다.
그리고, 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>) 중 20번 비트부터 27번 비트(MRD<20:27>)까지 30번 비트부터 34번 비트(MRD<30:34>)까지는 데이터 코드(DATACD<0:12>)로서 구분된다.
참고로, 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>) 중 2번 비트(MRD<3>)와 7번 비트(MRD<7>), 및 37번 비트(MRD<37>)는 본 발명의 동작과 크게 관련이 없는 반도체 장치의 특정 동작을 위해 사용되는 특정 비트로서 여기에서는 자세히 설명하지 않도록 하겠다.
한편, 어드레스 코드(ADDCD<0:11>)에 사용되는 총 12비트의 데이터가 다수의 퓨즈 어레이(110, 120, 130, 140) 중 어떤 퓨즈 어레이의 동작에 사용되는 데이터인지에 따라 실제로 사용되기도 하지만, 사용되지 않기도 하는 것을 알 수 있다.
예컨대, 도면에 도시된 것처럼 로우 어드레스(X address)에 관련된 정보를 저장하기 위한 제1 퓨즈 어레이(110)에 사용되는 어드레스 코드(ADDCD<0:11>)의 경우 12비트가 다 필요한 것이 아니라 10비트만 필요하다. 따라서, 제1 퓨즈 어레이(110)의 경우 3번 및 4번 비트(MRD<3:4>)는 사용하지 않고 비워둔다.
또한, 테스트 모드(Test Mode)에 관련된 정보를 저장하기 위한 제4 퓨즈 어레이(140)에 사용되는 어드레스 코드(ADDCD<0:11>)의 경우 12비트가 다 필요한 것이 아니라 9비트가 필요하다. 따라서, 제4 퓨즈 어레이(140)의 경우 3번과 4번 및 10번 비트(MRD<3:4>, MRD<10>)는 사용하지 않고 비워둔다.
또한, 컬럼 어드레스(Yup address, Ydn address)에 관련된 정보를 저장하기 위한 제2 퓨즈 어레이(120) 및 제3 퓨즈 어레이(130)에 사용되는 어드레스 코드(ADDCD<0:11>)의 경우 12비트가 다 필요한 것이 아니라 11비트가 필요하다. 따라서, 제2 퓨즈 어레이(120) 및 제3 퓨즈 어레이(130)의 경우 6번 비트(MRD<6>)는 사용하지 않고 비워둔다.
마찬가지로, 데이터 코드(DATACD<0:12>)에 사용되는 총 13비트의 데이터가 다수의 퓨즈 어레이(110, 120, 130, 140) 중 어떤 퓨즈 어레이의 동작에 사용되는 데이터인지에 따라 실제로 사용되기도 하지만, 사용되지 않기도 하는 것을 알 수 있다.
예컨대, 도면에 도시된 것처럼 로우 어드레스(X address)에 관련된 정보를 저장하기 위한 제1 퓨즈 어레이(110)에 사용되는 데이터 코드(DATACD<0:12>)의 경우 13비트가 다 필요하다. 따라서, 로우 어드레스(X address)의 경우 13비트의 데이터 코드(DATACD<0:12>)를 모두 사용한다.
또한, 테스트 모드(Test Mode)에 관련된 정보를 저장하기 위한 제4 퓨즈 어레이(140)에 사용되는 데이터 코드(DATACD<0:12>)의 경우도 13비트가 다 필요하다. 따라서, 테스트 모드(Test Mode)의 경우 13비트의 데이터 코드(DATACD<0:12>)를 모두 사용한다.
반면, 컬럼 어드레스(Yup address, Ydn address)에 관련된 정보를 저장하기 위한 제2 퓨즈 어레이(120) 및 제3 퓨즈 어레이(130)에서 사용되는 데이터 코드(DATACD<0:12>)의 경우 13비트가 다 필요한 것이 아니라 8비트가 필요하다. 따라서, 컬럼 어드레스(Yup address, Ydn address)의 경우 20번 비트부터 24번 비트(MRD<20:24>)는 사용하지 않고 비워둔다.
전술한 바와 같이 어드레스 코드(ADDCD<0:11>)로서 확보되는 12비트는 사실 제2 및 제3 퓨즈 어레이(120, 130)에서만 모두 필요하고, 제1 및 제4 퓨즈 어레이(110, 140)에서는 12비트가 모두 필요하지 않다. 마찬가지로, 데이터 코드(DATACD<0:12>)로서 확보되는 13비트는 사실 제1 및 제4 퓨즈 어레이(110, 140)에서만 모두 필요하고, 제2 및 제3 퓨즈 어레이(120, 130)에서는 13비트가 모두 필요하지 않다.
이렇게, 12비트의 어드레스 코드(ADDCD<0:11>)와 13비트의 데이터 코드(DATACD<0:12>)가 다수의 퓨즈 어레이(110, 120, 130, 140) 모두에서 다 필요하지 않다. 그럼에도 불구하고, 도면에서와 같이 어드레스 코드(ADDCD<0:11>)가 차지하는 공간을 명확하게 12비트로 확정하고, 데이터 코드(DATACD<0:12>)가 차지하는 공간을 명확하게 13비트로 확정시킨 것은 다음과 같은 두 가지 이유 때문이다.
첫 번째 이유는, 어드레스 코드(ADDCD<0:11>) 및 데이터 코드(DATACD<0:12>)가 다수의 퓨즈 어레이(110, 120, 130, 140) 중 어떤 퓨즈 어레이의 동작부(160)로 입력되는지에 따라 사용되는 비트의 위치가 서로 다르므로, 다수의 퓨즈 어레이(110, 120, 130, 140) 각각의 동작부(160)에서 사용하는 비트 위치의 최대치에 맞춰서 어드레스 코드(ADDCD<0:11>) 및 데이터 코드(DATACD<0:12>)가 차지하는 공간도 최대로 확보해야 하기 때문이다.
두 번째 이유는, 어드레스 코드(ADDCD<0:11>)가 제1 패드(DQ0)와 제2 패드(DQ1)를 통해서만 입력되도록 하고, 데이터 코드(DATACD<0:12>)는 제3 패드(DQ2)와 제4 패드(DQ3)를 통해서만 입력되도록 하는 방식을 적용하여 신호입력경로를 단순화시키는 것이 쉽기 때문이다.
전술한 바와 같이 다수의 퓨즈 어레이(110, 120, 130, 140) 각각에 대응된 동작부(160)에 공통으로 적용될 수 있도록 그 비트 위치를 고정시킨 상태에서 제1 패드(DQ0) 및 제2 패드(DQ1)를 통해서는 12비트의 어드레스 코드(ADDCD<0:11>)만을 입력받고, 제3 패드(DQ2) 및 제4 패드(DQ3)를 통해서는 13비트의 데이터 코드(DATACD<0:12>)만을 입력받기 위해서 본 발명의 제1 실시예에서는 제1 패드 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)를 통해 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)를 8비트씩 병렬로 입력받는 방식을 사용한다. 즉, 제1 패드(DQ0)를 통해서는 첫 번째 8비트의 리페어 코드(MRD<0:7>)가 직렬로 입력되고, 제2 패드(DQ1)를 통해서는 두 번째 8비트의 리페어 코드(MRD<10:17>)가 직렬로 입력되며, 제3 패드(DQ2)를 통해서는 세 번째 8비트의 리페어 코드(MRD<20:27>)가 직렬로 입력되고, 제4 패드(DQ3)를 통해서는 네 번째 8비트의 리페어 코드(MRD<30:37>)가 직렬로 입력된다.
참고로, 제4 패드(DQ3)를 통해서 입력되는 네 번째 8비트의 리페어 코드(MRD<30:37>) 중 35번 비트(MRD<35>)와 36번 비트(MRD<36>)는 남는 공간으로 아무런 데이터도 들어가지 않고 그냥 비워두는 공간이 된다. 이는, 제3 패드(DQ2) 및 제4 패드(DQ3)로 총 16비트의 리페어 코드(MRD<20:27>, MRD<30:37>)가 입력될 수 있지만 제1 실시예에 따른 반도체 장치에서 사용되는 데이터 코드(DATACD<0:12>)의 길이가 13비트이므로 비트 수의 차이에서 오는 남는 공간이다.
전술한 바와 같이 본 발명의 제1 실시예를 적용하면, 서로 다른 크기를 갖는 다수의 퓨즈 어레이(110, 120, 130, 140) 각각의 동작을 공통으로 제어할 수 있는 제어코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)를 전송할 때, 제어코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)의 각 비트 위치를 미리 고정시켜 전달하는 방식을 사용한다. 이를 통해, 서로 다른 크기를 갖는 다수의 퓨즈 어레이(110, 120, 130, 140)의 동작을 공통으로 제어할 수 있는 제어코드를 하나의 프로토콜로 전송하는 것이 가능하다.
<제2 실시예>
도 3은 본 발명의 제2 실시예에 따라 다수의 퓨즈 어레이에 공통으로 적용되는 프로토콜을 지원하는 반도체 장치를 도시한 도면.
도 3을 참조하면, 본 발명의 제2 실시예에 따라 다수의 퓨즈 어레이(310, 320, 330, 340)에 공통으로 적용되는 프로토콜을 지원하는 반도체 장치는, 다수의 퓨즈 어레이(310, 320, 330, 340)와, 코드정렬부(300)와, 선택부(350), 및 동작부(360)를 구비한다. 여기서, 동작부(360)는, 퓨즈선택부(362), 및 퓨즈동작부(364)를 구비한다.
다수의 퓨즈 어레이(310, 320, 330, 340) 각각에는 직접적으로 도시되지 않았지만 다수의 퓨즈가 어레이 형태로 배치된다. 예컨대, 반도체 장치가 반도체 메모리 장치라고 가정하면, 도면에 도시된 것처럼 다수의 퓨즈 어레이(310, 320, 330, 340) 중 제1 퓨즈 어레이(310)는 메모리 셀 리페어 동작을 위한 로우 어드레스(X address)에 관련된 정보를 포함하고, 제2 및 제3 퓨즈 어레이(320, 330)는 메모리 셀 리페어 동작을 위한 컬럼 어드레스(Yup address, Ydn address)에 관련된 정보를 포함하며, 제4 퓨즈 어레이(340)는 반도체 메모리 장치의 테스트 모드(Test Mode) 동작에 관련된 정보를 포함하는 형태로 설정될 수 있다.
이때, 다수의 퓨즈 어레이(310, 320, 330, 340) 각각에 포함되는 다수의 퓨즈의 개수는 서로 다를 수 있다. 예컨대, 반도체 장치가 반도체 메모리 장치라고 가정하면, 도 7에 도시된 것처럼 제1 퓨즈 어레이(310)는 로우 어드레스(X address)에 관련된 정보를 포함하므로 내부에 포함된 퓨즈의 개수가 9984개일 수 있지만, 도 8에 도시된 것처럼 제2 퓨즈 어레이(320)는 상위 컬럼 어드레스(Yup address)에 관련된 정보를 포함하므로 내부에 포함된 퓨즈의 개수가 15360개 일 수 있다. 또한, 도 9에 도시된 것처럼 제4 퓨즈 어레이(340)는 테스트 모드(Test Mode)에 관련된 정보를 포함하므로 내부에 포함된 퓨즈의 개수가 1664개일 수 있다.
물론, 다수의 퓨즈 어레이(310, 320, 330, 340) 중 일부 퓨즈 어레이에 포함되는 다수의 퓨즈의 개수는 서로 같을 수도 있다. 예컨대, 반도체 장치가 반도체 메모리 장치라고 가정하면, 제2 퓨즈 어레이(320)는 상위 컬럼 어드레스(Yup address)에 관련된 정보를 포함하고, 제3 퓨즈 어레이(330)는 하위 컬럼 어드레스(Ydn address)에 관련된 정보를 포함하는 경우, 서로 같은 용도로 사용되는 것이라고 볼 수 있으므로, 도 8에 도시된 것처럼 제2 퓨즈 어레이(320)에 포함된 퓨즈의 개수와 제3 퓨즈 어레이(330)에 포함된 퓨즈의 개수는 각각 15360개 일 수 있다.
선택부(350)는, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 일부 비트(MRD<33:35>) 값에 응답하여 다수의 퓨즈 어레이(310, 320, 330, 340) 중 어느 하나의 퓨즈 어레이를 선택한다. 예컨대, 일부 비트(MRD<33:35>)에서 가장 마지막 일부 비트(MRD<35>)의 값이 '0'일 경우 나머지 일부 비트(MRD<33:34>)의 값은 보지 않고 무조건 제1 퓨즈 어레이(310)를 인에이블시키기 위한 신호(EN1)를 활성화시키고, 나머지 퓨즈 어레이(320, 330, 340)를 인에이블시키기 위한 신호(EN2, EN3, EN4)는 비활성화시킨다. 그리고, 일부 비트(MRD<33:35>)에서 가장 마지막 일부 비트(MRD<35>)의 값이 '1'인 상태에서 나머지 일부 비트(MRD<33:34>)의 값이 '0 1'일 때 제2 퓨즈 어레이(320)를 인에이블시키기 위한 신호(EN2)를 활성화시키고, 나머지 퓨즈 어레이(310, 330, 340)를 인에이블시키기 위한 신호(EN1, EN3, EN4)는 비활성화시킨다. 또한, 일부 비트(MRD<33:35>)에서 가장 마지막 일부 비트(MRD<35>)의 값이 '1'인 상태에서 나머지 일부 비트(MRD<33:34>)의 값이 '1 0'일 때 제3 퓨즈 어레이(330)를 인에이블시키기 위한 신호(EN3)를 활성화시키고, 나머지 퓨즈 어레이(310, 320, 340)를 인에이블시키기 위한 신호(EN1, EN2, EN4)는 비활성화시킨다. 또한, 일부 비트(MRD<33:35>)에서 가장 마지막 일부 비트(MRD<35>)의 값이 '1'인 상태에서 나머지 일부 비트(MRD<33:34>)의 값이 '1 1'일 때 제4 퓨즈 어레이(340)를 인에이블시키기 위한 신호(EN4)를 활성화시키고, 나머지 퓨즈 어레이(310, 320, 330)를 인에이블시키기 위한 신호(EN1, EN2, EN3)는 비활성화시킨다. 이와 같은 방식으로 다수의 퓨즈 어레이(310, 320, 330, 340) 중 어느 하나의 퓨즈 어레이만 선택되어 동작할 수 있도록 한다.
전술한 본 발명의 제2 실시예에 따른 선택부(350)는, 도 1 및 도 2에서 개시된 본 발명의 제1 실시예에 따른 선택부(150)와는 완전히 다른 동작을 하는 것을 알 수 있다. 즉, 제2 실시예에 따른 선택부(350)는, 일부 비트(MRD<33:35>)에서 가장 마지막 일부 비트(MRD<35>)의 값을 먼저 확인한 후, 그 값이 '1'일 때에만 나머지 일부 비트(MRD<33:34>)의 값을 확인한다. 이를 통해, 일부 비트(MRD<33:35>)에서 가장 마지막 일부 비트(MRD<35>)의 값이 '0'일 때에는 나머지 일부 비트(MRD<33:34>)를 선택부(350)의 동작과 상관없는 다른 용도로 사용하는 것이 가능하다.
이렇게, 본 발명의 제2 실시예에 따른 선택부(350)는, 일부 비트(MRD<33:35>) 중 가장 마지막 일부 비트(MRD<35>) 값에 따라 나머지 일부 비트(MRD<33:34>)를 동작에 사용할 수도 있고 동작에 사용하지 않을 수도 있다. 즉, 나머지 일부 비트(MRD<33:34>)가 선택부(350)의 동작에 사용되지 않을 때에는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 일부 비트(MRD<33:35>)에 포함되는 것이 아니라 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 나머지 비트(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34>)에 포함된다고 볼 수 있다. 물론, 나머지 일부 비트(MRD<33:34>)가 선택부(350)의 동작에 사용될 때에는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 일부 비트(MRD<33:35>)에 포함된다고 볼 수 있다.
참고로, 전술한 선택부(350)의 동작으로 으로 인해 하기에 개시될 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 일부 비트(MRD<33:35>)에 대한 도면기호는'MRD<35> or MRD<33:35>'으로 기재하도록 하겠다. 마찬가지로, 전술한 선택부(350)의 동작으로 인해 하기에 개시될 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 나머지 비트(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34>)에 대한 도면기호는 'MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34> or MRD<30:32>'으로 기재하도록 하겠다.
코드정렬부(300)는, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 일부 비트(MRD<35> or MRD<33:35>)를 제외한 나머지 비트(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34> or MRD<30:32>)의 위치를 정렬하되, 선택부(350)에서 선택된 퓨즈 어레이(310 or 320 or 330 or 340)에 따라 그 정렬 위치를 다르게 가져간다.
동작부(360)는, 리페어 커맨드(RPCMD) 및 코드정렬부(300)의 출력코드(ADDRCD<0:10>, DATACD<0:12>)에 응답하여 다수의 퓨즈 어레이(310, 320, 330, 340) 중 선택부(350)에서 선택된 퓨즈 어레이(310 or 320 or 330 or 340)의 동작을 제어한다.
참고로, '리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 일부 비트(MRD<35> or MRD<33:35>)'는 그 값에 따라 다수의 퓨즈 어레이(310, 320, 330, 340) 중 어느 하나의 퓨즈 어레이가 선택되므로 이하의 제2 실시예에 대한 설명에서는'선택코드(MRD<35> or MRD<33:35>)'라고 바꿔서 기재하도록 하겠다. 또한, '리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 일부 비트(MRD<35> or MRD<33:35>)를 제외한 나머지 비트(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34> or MRD<30:32>)'는 선택부(350)에서 선택된 퓨즈 어레이(310 or 320 or 330 or 340)의 동작을 제어하기 위한 정보가 포함되므로 이하의 제2 실시예에 대한 설명에서는 '정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34> or MRD<30:32>)'라고 바꿔서 기재하도록 하겠다.
한편, 정보코드(MRD<2:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)는, 선택부(350)에서 선택된 퓨즈 어레이(310 or 320 or 330 or 340)에 포함된 다수의 퓨즈를 각각 선택하기 위한 어드레스 코드(ADDCD<0:10>)와, 어드레스 코드(ADDCD<0:10>)에 의해 선택된 퓨즈의 동작에 사용되는 데이터 코드(DATACD<0:12>)를 포함한다.
이때, 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34> or MRD<30:32>)에서 어드레스 코드(ADDCD<0:10>)와 데이터 코드(DATACD<0:12>)를 구분해주는 것은 코드정렬부(300)의 역할이다.
즉, 본 발명의 제2 실시예에서는 제1 실시예에서와 다르게 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34> or MRD<30:32>)의 각 비트 위치가 미리 고정되어 입력되지 않는다. 따라서, 코드정렬부(300)는, 선택부(350)에서 선택된 퓨즈 어레이(310 or 320 or 330 or 340)에 따라 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34> or MRD<30:32>)에서 어드레스 코드(ADDCD<0:10>)가 차지하는 비트 수와 데이터 코드(DATACD<0:12>)가 차지하는 비트 수를 조절한다.
이와 같은 코드정렬부(300)의 동작에 따라 도면에서와 같이 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 총 24비트로 이루어져 있을 때, 11비트의 어드레스 코드(ADDCD<0:10>) 13비트의 데이터 코드(DATACD<0:12>)가 출력되는 방식으로 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 모두 어드레스 코드(ADDCD<0:10>) 및 데이터 코드(DATACD<0:12>)로 전환되어 출력될 수 있다. 즉, 본 발명의 제2 실시예는 제1 실시예에서와 달리 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34> or MRD<30:32>)의 모든 비트가 어드레스 코드(ADDCD<0:10>)와 데이터 코드(DATACD<0:12>)로 환산될 수 있도록 동작한다. 따라서, 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 차지하는 총 비트수는 항상 최소 상태로 유지될 수 있다.
물론, 다수의 퓨즈 어레이(310, 320, 330, 340) 각각은 사용하는 어드레스 코드(ADDCD<0:10>) 및 데이터 코드(DATACD<0:12>)의 비트 수와 그 위치가 각각 서로 다르므로, 제1 실시예에서와 같이 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 다수의 퓨즈 어레이(310, 320, 330, 340)에 직접적으로 전달되는 대신 코드정렬부(300)를 거쳐서 전달된다.
구체적으로, 코드정렬부(300)는, 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 다수의 퓨즈 어레이(310, 320, 330, 340) 각각에 대응된 동작부(360)에서 필요로 하는 비트를 선택부(350)에서 선택된 퓨즈 어레이(310 or 320 or 330 or 340)에 따라 선택하여 전달한다. 예컨대, 총 11비트의 어드레스 코드(ADDCD<0:10>) 중 상위 10비트의 어드레스 코드(ADDCD<0:9>)만 제1 퓨즈 어레이(310)의 동작부(360)로 전달하고, 총 13비트의 데이터 코드(DATACD<0:12>) 전부를 제1 퓨즈 어레이(310)의 동작부(360)로 전달한다. 반면, 총 11비트의 어드레스 코드(ADDCD<0:10>) 전부를 제2 퓨즈 어레이(320) 또는 제3 퓨즈 어레이(330)에 대응된 동작부(360)에 전달하고, 총 13비트의 데이터 코드(DATACD<0:12>) 중 상위 8비트의 데이터 코드(DATACD<0:7>)만 제2 퓨즈 어레이(320) 또는 제3 퓨즈 어레이(330)에 대응된 동작부(360)에 전달한다. 그리고, 총 11비트의 어드레스 코드(ADDCD<0:10>) 중 상위 7비트의 어드레스 코드(ADDCD<0:6>)만 제4 퓨즈 어레이(340)에 대응된 동작부(360)에 전달하고, 총 13비트의 데이터 코드(DATACD<0:12>) 중 상위 8비트의 데이터 코드(DATACD<0:7>) 전부를 제4 퓨즈 어레이(340)에 대응된 동작부(360)에 전달한다.
퓨즈선택부(362)는, 어드레스 코드(ADDCD<0:10>)에 응답하여 선택부(350)에서 선택된 퓨즈 어레이(310 or 320 or 330 or 340)에 포함된 다수의 퓨즈(미도시) 중 설정된 개수의 퓨즈를 선택한다.
이때, 퓨즈선택부(362)에서 어드레스 코드(ADDCD<0:10>)에 응답하여 한 번에 선택되는 퓨즈의 개수, 즉, 설정된 개수는 데이터 코드(DATACD<0:12>)의 비트 수에 대응하는 개수가 된다.
퓨즈동작부(364)는, 리페어 커맨드(RPCMD)에 응답하여 퓨즈선택부(362)에서 선택된 퓨즈에 대해 럽쳐 또는 리드 동작을 수행한다.
이때, 퓨즈동작부(364)에서 리페어 커맨드(RPCMD)에 응답하여 럽쳐 동작을 수행하는 경우, 데이터 코드(DATACD<0:12>)의 값을 퓨즈선택부(362)에서 선택된 퓨즈에 럽쳐시킨다.
그리고, 퓨즈동작부(364)에서 리페어 커맨드(RPCMD)에 응답하여 리드 동작을 수행하는 경우, 퓨즈선택부(362)에서 선택된 퓨즈 중 데이터 코드(DATACD<0:12>) 값이 가리키는 일부 퓨즈를 다시 선택하고, 다시 선택된 일부 퓨즈에 저장된 데이터(RDD1 or RDD2 or RDD3 or RDD4)를 설정된 패드(DQK)를 통해 출력한다.
도 4는 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 구성요소 중 코드정렬부의 동작을 설명하기 위해 도시한 도면이다.
도 4를 참조하면, 도 3에 도시된 반도체 장치의 구성요소 중 코드정렬부(300)가 외부에서 인가되는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 어떠한 프로토콜(protocol)을 통해 선택코드(MRD<35> or MRD<33:35>)와 어드레스 코드(ADDCD<0:10>) 및 데이터 코드(DATACD<0:12>)로 구분하는지를 알 수 있다.
구체적으로, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 35번 비트(MRD<35>) 또는 33번 비트 내지 35번 비트(MRD<33:35>)는 선택코드(MRD<35> or MRD<33:35>)로서 구분된다. 이때, 33번 비트 및 34번 비트(MRD<33:34>)는 35번 비트(MRD<35>)의 값에 따라 선택코드(MRD<35> or MRD<33:35>)에 포함될 수도 있고, 선택코드(MRD<35> or MRD<33:35>)에 포함되지 않을 수도 있다. 구체적으로, 35번 비트(MRD<35>)의 값이 '0'인 경우 33번 비트 및 34번 비트(MRD<33:34>)는 선택코드(MRD<35> or MRD<33:35>)에 포함되지 않는다. 하지만, 35번 비트(MRD<35>)의 값이 '1'인 경우 33번 비트 및 34번 비트(MRD<33:34>)는 선택코드(MRD<35> or MRD<33:35>)에 포함된다.
그리고, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 어드레스 코드(ADDCD<0:10>)는 선택부(350)에서 선택된 퓨즈 어레이(110 or 120 or 130 or 140)에 따라 0번 비트부터 5번 비트(MRD<0:5>) 및 10번 비트부터 13번 비트(MRD<10:13>)까지일 수도 있고, 0번 비트부터 5번 비트(MRD<0:5>) 및 10번 비트부터 14번 비트(MRD<10:14>)까지일 수도 있으며, 0번 비트부터 5번 비트(MRD<0:5>) 및 10번 비트(MRD<10>)까지일 수도 있다.
그리고, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 데이터 코드(DATACD<0:12>)는, 선택부(350)에서 선택된 퓨즈 어레이(110 or 120 or 130 or 140)에 따라 14번 비트부터 15번 비트(MRD<14:15>)와 20번 비트부터 25번 비트(MRD<20:25>) 및 30번 비트부터 34번 비트(MRD<30:34>)까지일 수도 있고, 15번 비트(MRD<14:15>)와 20번 비트부터 25번 비트(MRD<20:25>) 및 30번 비트(MRD<30>)까지일 수도 있으며, 11번 비트부터 15번 비트(MRD<11:15>)와 20번 비트부터 25번 비트(MRD<20:25>) 및 30번 비트부터 31번 비트(MRD<30:31>)까지일 수도 있다.
이렇게, 코드정렬부(300)에서는 선택부(350)에서 선택된 퓨즈 어레이(110 or 120 or 130 or 140)가 어떤 종류인지에 따라서 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 어드레스 코드(ADDCD<0:10>)와 데이터 코드(DATACD<0:12>)로 구분한다.
참고로, 일부 퓨즈 어레이의 동작에서는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 31번 비트와 32번 비트(MRD<31:32>)를 어드레스 코드(ADDCD<0:10>) 및 데이터 코드(DATACD<0:12>)로 분류하지 않는 것을 알 수 있는데, 이는, 본 발명의 동작과 크게 관련이 없는 반도체 장치의 특정 동작을 위해 사용되는 특정 비트로서 여기에서는 자세히 설명하지 않도록 하겠다.
한편, 어드레스 코드(ADDCD<0:10>)에 사용되는 총 11비트의 데이터가 다수의 퓨즈 어레이(310, 320, 330, 340) 중 어떤 퓨즈 어레이의 동작에 사용되는 데이터인지에 따라 실제로 사용되기도 하지만, 사용되지 않기도 하는 것을 알 수 있다.
예컨대, 도면에 도시된 것처럼 로우 어드레스(X address)에 관련된 정보를 저장하기 위한 제1 퓨즈 어레이(310)에 사용되는 어드레스 코드(ADDCD<0:10>)의 경우 11비트가 다 필요한 것이 아니라 10비트만 필요하다. 따라서, 제1 퓨즈 어레이(310)에 사용되는 어드레스 코드(ADDCD<0:10>)의 경우 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 상위 10개의 비트(MRD<0:5>, MRD<10:13>)를 순차적으로 어드레스 코드(ADDCD<0:9>)로서 설정한다.
또한, 테스트 모드(Test Mode)에 관련된 정보를 저장하기 위한 제4 퓨즈 어레이(340)에 사용되는 어드레스 코드(ADDCD<0:10>)의 경우 11비트가 다 필요한 것이 아니라 7비트가 필요하다. 따라서, 제4 퓨즈 어레이(340)에 사용되는 어드레스 코드(ADDCD<0:10>)의 경우 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 상위 7개의 비트(MRD<0:5>, MRD<10>)를 순차적으로 어드레스 코드(ADDCD<0:6>)로서 설정한다.
또한, 컬럼 어드레스(Yup address, Ydn address)에 관련된 정보를 저장하기 위한 제2 퓨즈 어레이(320) 및 제3 퓨즈 어레이(330)에 사용되는 어드레스 코드(ADDCD<0:10>)의 경우 11비트가 다 필요하다. 따라서, 제2 퓨즈 어레이(320) 및 제3 퓨즈 어레이(330)에 사용되는 어드레스 코드(ADDCD<0:10>)의 경우 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 상위 11개의 비트(MRD<0:5>, MRD<10:14>)를 순차적으로 어드레스 코드(ADDCD<0:10>)로서 설정한다.
마찬가지로, 데이터 코드(DATACD<0:12>)에 사용되는 총 13비트의 데이터가 다수의 퓨즈 어레이(310, 320, 330, 340) 중 어떤 퓨즈 어레이의 동작에 사용되는 데이터인지에 따라 실제로 사용되기도 하지만, 사용되지 않기도 하는 것을 알 수 있다.
예컨대, 도면에 도시된 것처럼 로우 어드레스(X address)에 관련된 정보를 저장하기 위한 제1 퓨즈 어레이(310)에 사용되는 데이터 코드(DATACD<0:12>)의 경우 13비트가 다 필요하다. 이때, 제1 퓨즈 어레이(310)의 경우 어드레스 코드(ADDCD<0:10>)가 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 상위 10개의 비트(MRD<0:5>, MRD<10:13>)를 이미 차지하고 있는 상태이다. 따라서, 제1 퓨즈 어레이(310)의 경우 상위에서 11번째 비트(MRD<14>)부터 13개의 비트(MRD<14:15>, MRD<20:25>, MRD<30:34>)를 순차적으로 데이터 코드(DATACD<0:12>)로서 설정한다. 이때, 제1 퓨즈 어레이(310)의 경우 35번 비트(MRD<35>)가 '0'값을 가지므로 33번 비트 및 34번 비트(MRD<33:34>)는 데이터 코드(DATACD<0:12>)로서 설정되어 사용되는 것을 알 수 있다.
또한, 테스트 모드(Test Mode)에 관련된 정보를 저장하기 위한 제4 퓨즈 어레이(340)에 사용되는 데이터 코드(DATACD<0:12>)의 경우도 13비트가 다 필요하다. 이때, 제4 퓨즈 어레이(340)의 경우 어드레스 코드(ADDCD<0:10>)가 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 상위 7개의 비트(MRD<0:5>, MRD<10>)를 이미 차지하고 있는 상태이다. 따라서, 제4 퓨즈 어레이(340)의 경우 상위에서 8번째 비트(MRD<11>)부터 13개의 비트(MRD<11:15>, MRD<20:25>, MRD<30:31>)를 순차적으로 데이터 코드(DATACD<0:12>)로서 설정한다. 이때, 제4 퓨즈 어레이(340)의 경우 35번 비트(MRD<35>)가 '1'값을 가지므로 33번 비트 및 34번 비트(MRD<33:34>)는 선택코드(MRD<35> or MRD<33:35>)로서 설정되어 사용되는 것을 알 수 있다.
또한, 컬럼 어드레스(Yup address, Ydn address)에 관련된 정보를 저장하기 위한 제2 퓨즈 어레이(320) 및 제3 퓨즈 어레이(330)에서 사용되는 데이터 코드(DATACD<0:12>)의 경우 13비트가 다 필요한 것이 아니라 8비트가 필요하다. 이때, 제2 퓨즈 어레이(320) 및 제3 퓨즈 어레이(330)의 경우 어드레스 코드(ADDCD<0:10>)가 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 상위 11개의 비트(MRD<0:5>, MRD<10:14>)를 이미 차지하고 있는 상태이다. 따라서, 제2 퓨즈 어레이(320) 및 제3 퓨즈 어레이(330)의 경우 상위에서 12번째 비트(MRD<15>)부터 8개의 비트(MRD<15>, MRD<20:25>, MRD<30>)를 순차적으로 데이터 코드(DATACD<0:7>)로서 설정한다. 이때, 제2 퓨즈 어레이(320) 및 제3 퓨즈 어레이(330)의 경우 35번 비트(MRD<35>)가 '1'값을 가지므로 33번 비트 및 34번 비트(MRD<33:34>)는 선택코드(MRD<35> or MRD<33:35>)로서 설정되어 사용되는 것을 알 수 있다.
전술한 바와 같이 어드레스 코드(ADDCD<0:10>)로서 확보되는 11비트는 사실 제2 및 제3 퓨즈 어레이(320, 330)에서만 모두 필요하고, 제1 및 제4 퓨즈 어레이(310, 340)에서는 11비트가 모두 필요하지 않다. 마찬가지로, 데이터 코드(DATACD<0:12>)로서 확보되는 13비트는 사실 제1 및 제4 퓨즈 어레이(310, 340)에서만 모두 필요하고, 제2 및 제3 퓨즈 어레이(320, 330)에서는 13비트가 모두 필요하지 않다.
따라서, 본 발명의 제2 실시예에서는 다수의 퓨즈 어레이(310, 320, 330, 340) 각각에 따라 어드레스 코드(ADDCD<0:10>)와 데이터 코드(DATACD<0:12>)가 차지하는 실제 공간이 서로 다르다. 하지만, 코드정렬부(300)에서 다수의 퓨즈 어레이(310, 320, 330, 340) 각각에 대해 필요한 비트를 선택하여 전달해주기 때문에 아무런 문제없이 동작하는 것이 가능하다.
구체적으로, 제1 퓨즈 어레이(310)의 경우, 10비트의 어드레스 코드(ADDCD<0:9>)와 13비트의 데이터 코드(DATACD<0:12>)를 사용하므로 총 24비트의 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 모두 사용한다. 따라서, 코드정렬부(300)에서는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 선택코드(MRD<35> or MRD<33:35>)로 사용되는 35번 비트(MRD<35>)를 제외한 나머지 비트(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34>)에 대한 위치를 정렬하여 제1 퓨즈 어레이(310)에 대응된 동작부(360)에 전달한다.
그리고, 제2 퓨즈 어레이(320) 및 제3 퓨즈 어레이(330)의 경우, 11비트의 어드레스 코드(ADDCD<0:10>)와 8비트의 데이터 코드(DATACD<0:7>)를 사용하므로 총 19비트의 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30>)를 사용한다. 따라서, 코드정렬부(300)에서는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 선택코드(MRD<35> or MRD<33:35>)로 사용되는 33번 비트 내지 35번 비트(MRD<33:35>) 및 다른 용도로 사용되는 31번 비트와 32번 비트(MRD<31:32>)를 제외한 나머지 비트(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30>)에 대한 위치를 정렬하여 제2 퓨즈 어레이(320) 및 제3 퓨즈 어레이(330)에 대응된 동작부(360)에 전달한다.
그리고, 제4 퓨즈 어레이(340)의 경우, 7비트의 어드레스 코드(ADDCD<0:6>)와 13비트의 데이터 코드(DATACD<0:12>)를 사용하므로 총 20비트의 정보코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:31>)를 사용한다. 따라서, 코드정렬부(300)에서는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 선택코드(MRD<35> or MRD<33:35>)로 사용되는 33번 비트 내지 35번 비트(MRD<33:35>) 및 다른 용도로 사용되는 32번 비트(MRD<32>)를 제외한 나머지 비트(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:31>)를 제4 퓨즈 어레이(340)에 대응된 동작부(360)에 전달한다.
전술한 바와 같이 본 발명의 제2 실시예에서는 외부에서 인가되는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 코드정렬부(300)를 거치면서 다수의 퓨즈 어레이(310, 320, 330, 340) 각각에 대응하는 형태로 정렬된다. 따라서, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 외부에서 인가될 때 그 비트 위치가 미리 정렬되어 있을 필요가 없으며, 정확히 필요한 만큼의 비트 수를 갖는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)만 전달된다는 것을 의미한다. 즉, 본 발명의 제1 실시예와 제2 실시예를 비교해 보면, 다수의 퓨즈 어레이(110, 120, 130, 140 / 310, 320, 330, 340) 각각에서 실제 사용되는 어드레스 코드(ADDCD<0:11> / ADDCD<0:10>)와 데이터 코드(DATACD<0:12> / DATACD<0:12>)의 비트 수는 동일함에도 불구하고, 제2 실시예에서 사용되는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 총 비트수보다 제1 실시예에서 사용되는 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)의 총 비트수가 더 많은 것을 알 수 있다.
이와 같이 본 발명의 제2 실시예에서는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 총 비트수가 상대적으로 작기 때문에 제1 실시예에서와 다르게 제1 패드 내지 제4 패드(DQ0, DQ1, DQ2, DQ3)를 통해 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 6비트씩 병렬로 입력받는 방식을 사용한다. 즉, 제1 패드(DQ0)를 통해서는 첫 번째 6비트의 리페어 코드(MRD<0:5>)가 직렬로 입력되고, 제2 패드(DQ1)를 통해서는 두 번째 6비트의 리페어 코드(MRD<10:15>)가 직렬로 입력되며, 제3 패드(DQ2)를 통해서는 세 번째 6비트의 리페어 코드(MRD<20:25>)가 직렬로 입력되고, 제4 패드(DQ3)를 통해서는 네 번째 6비트의 리페어 코드(MRD<30:35>)가 직렬로 입력된다.
따라서, 본 발명의 제2 실시예에 따른 반도체 장치는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 인가될 때, 상대적으로 빠른 속도로 인가되는 것이 가능하다.
물론, 본 발명의 제2 실시예에 따른 반도체 장치는 내부에 코드정렬부(300)가 더 포함되어야 하기 때문에 제1 실시예만큼 신호입력경로가 단순화되어 있지 않다.
전술한 바와 같이 본 발명의 제2 실시예를 적용하면, 서로 다른 크기를 갖는 다수의 퓨즈 어레이(310, 320, 330, 340) 각각의 동작을 공통으로 제어할 수 있는 제어코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 전송할 때, 비트 위치를 미리 고정시키지 않고 빈공간이 존재하지 않도록 압축된 제어코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 전송하는 방식을 사용하되, 제어코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 다수의 퓨즈 어레이(310, 320, 330, 340) 중 어떤 퓨즈 어레이에서 사용되는지에 따라 제어코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 비트 위치를 반도체 장치 내부에서 다시 정렬하는 방식을 사용한다. 이를 통해, 서로 다른 크기를 갖는 다수의 퓨즈 어레이(310, 320, 330, 340) 각각의 동작을 공통으로 제어할 수 있는 제어코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 하나의 프로토콜을 통해 전송하는 것이 가능할 뿐만 아니라 전달되는 제어코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 길이를 최소한으로 가져갈 수 있다. 이로 인해, 다수의 퓨즈 어레이(310, 320, 330, 340) 각각을 동작시키는데 필요한 테스트 시간을 최소한으로 가져갈 수 있다.
도 5는 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 구성요소 중 선택부를 상세히 도시한 도면이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 구성요소 중 선택부(350)의 상세한 회로 구성을 알 수 있다.
구체적으로, 선택부(350)는, 다수의 퓨즈 어레이(310, 320, 330, 340)에 대한 리페어 동작을 인에이블 시키기 위한 리페어 인에이블 신호(MRDENB -> BOOTEN)가 활성화되는 것에 응답하여 동작한다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 35번 비트(MRD<35>)가 '0'인 것에 응답하여 제1 퓨즈 어레이(310)를 인에이블시키기 위한 신호(EN1)은 활성화시키고, 제2 내지 제4 퓨즈 어레이(320, 330, 340)를 인에이블시키기 위한 신호(EN2, EN3, EN4)는 비활성화시킨다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 35번 비트(MRD<35>)가 '1'인 것에 응답하여 제1 퓨즈 어레이(310)를 인에이블시키기 위한 신호(EN1)은 비활성화시키고, 33번 비트 및 34번 비트(MRD<33:34>)의 값에 응답하여 제2 내지 제4 퓨즈 어레이(320, 330, 340)를 인에이블시키기 위한 신호(EN2, EN3, EN4)의 활성화여부를 결정한다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 35번 비트(MRD<35>)가 '1'이고 33번 비트 및 34번 비트(MRD<33:34>)가 모두 '1'인 것에 응답하여 제4 퓨즈 어레이(340)를 인에이블시키기 위한 신호(EN4)를 활성화시키고, 제1 내지 제3 퓨즈 어레이(310, 320, 330)를 인에이블시키기 위한 신호(EN1, EN2, EN3)를 비활성화시킨다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 35번 비트(MRD<35>)가 '1'이고 33번 비트(MRD<33>)가 '1'이며 34번 비트(MRD<34>)가 '0'인 것에 응답하여 제2 퓨즈 어레이(320)를 인에이블 시키기 위한 신호(EN2)를 활성화시키고, 제1 퓨즈 어레이(310)와 제3 및 제4 퓨즈 어레이(330, 340)를 인에이블시키기 위한 신호(EN1, EN3, EN4)를 비활성화시킨다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 35번 비트가 '1'이고 33번 비트(MRD<33>)가 '0'이며 34번 비트(MRD<34>)가 '1'인 것에 응답하여 제3 퓨즈 어레이(330)를 인에이블시키기 위한 신호(EN3)을 활성화시키고, 제1 및 제2 퓨즈 어레이(310, 320)와 제4 퓨즈 어레이(340)를 인에이블시키기 위한 신호(EN1, EN2, EN4)를 비활성화시킨다.
이때, 제2 퓨즈 어레이(320)와 제3 퓨즈 어레이(330)는 모두 컬럼 어드레스(Y address)에 관련된 정보를 포함하며, 내부에 포함된 다수의 퓨즈의 개수가 서로 동일하므로 하나의 인에이블 신호로 묶을 수 있다. 따라서, 제2 퓨즈 어레이(320)를 인에이블 시키기 위한 신호(EN2)와 제3 퓨즈 어레이(330)를 인에이블 시키기 위한 신호(EN3) 중 어느 하나의 신호가 활성화되는 것에 응답하여 활성화되는 컬럼 인에이블 신호(YEN)를 생성한다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 35번 비트(MRD<35>)의 반전 값(/MRD<35>)과 리페어 인에이블 신호(MRDENB -> BOOTEN)를 입력받아 논리곱 연산을 수행하여 제1 퓨즈 어레이(310)를 인에이블 시키기 위한 신호(EN1)를 출력하는 제1 낸드게이트(ND1) 및 인버터(INV2)를 구비한다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 33번 비트(MRD<33>)와 34번 비트(MRD<34>) 및 리페어 인에이블 신호(MRDENB -> BOOTEN)를 입력받아 부정논리곱 연산을 수행하는 제2 낸드게이트(ND2)와, 제2 낸드게이트(ND2)의 출력신호와 35번 비트(MRD<35>)의 반전 값(/MRD<35>)을 입력받아 부정논리합 연산을 수행하여 제4 퓨즈 어레이(340)를 인에이블 시키기 위한 신호(EN4)를 출력하는 노아게이트(NOR1)를 구비한다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 33번 비트(MRD<33>)와 34번 비트(MRD<34>)의 반전 값(/MRD<35>) 및 리페어 인에이블 신호(MRDENB -> BOOTEN)를 입력받아 부정논리곱 연산을 수행하는 제3 낸드게이트(ND3)와, 제3 낸드게이트(ND3)의 출력신호와 35번 비트(MRD<35>)의 반전 값(/MRD<35>)을 입력받아 부정논리합 연산을 수행하여 제2 퓨즈 어레이(320)를 인에이블 시키기 위한 신호(EN2)를 출력하는 노아게이트(NOR2) 및 인버터(INV3, INV4)를 구비한다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 33번 비트(MRD<33>)의 반전 갑(/MRD<33>)와 34번 비트(MRD<34>) 및 리페어 인에이블 신호(MRDENB -> BOOTEN)를 입력받아 부정논리곱 연산을 수행하는 제4 낸드게이트(ND4)와, 제4 낸드게이트(ND4)의 출력신호와 35번 비트(MRD<35>)의 반전 값(/MRD<35>)을 입력받아 부정논리합 연산을 수행하여 제3 퓨즈 어레이(330)를 인에이블 시키기 위한 신호(EN3)를 출력하는 노아게이트(NOR3) 및 인버터(INV5, INV6)를 구비한다.
제2 퓨즈 어레이(320)를 인에이블 시키기 위한 신호(EN2)와 제3 퓨즈 어레이(330)를 인에이블 시키기 위한 신호(EN3)를 입력받아 논리합 연산을 수행하여 컬럼 인에이블 신호(YEN)를 출력하는 노아게이트(NOR4) 및 인버터(INV7)를 구비한다.
도 6은 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 구성요소 중 코드정렬부를 상세히 도시한 도면이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 구성요소 중 코드정렬부(300)의 상세한 회로 구성을 알 수 있다.
구체적으로, 코드정렬부(300)는, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)의 일부 비트(MRD<35> or MRD<33:35>)를 제외한 나머지 비트(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:34> or MRD<30:32>)의 위치를 정렬하되, 입력되는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 다수의 퓨즈 어레이(310, 320, 330, 340) 중 어떤 퓨즈 어레이로 인가되어야 하는 코드인지에 따라 정렬방법이 달라진다. 물론, 다수의 퓨즈 어레이(310, 320, 330, 340) 중 어느 하나의 퓨즈 어레이를 선택하기 위해 선택부(350)에서 생성된 신호들(EN1, EN2, EN3, EN4, YEN)이 코드정렬부(300)로 인가되어 정렬동작을 제어하게 된다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 제1 퓨즈 어레이(310)로 인가되는 경우(X)는, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 35번 비트(MRD<35>)를 제외한 나머지 0번 비트 내지 5번 비트(MRD<0:5>)와 10번 비트 내지 15번 비트(MRD<10:15>)와 20번 비트 내지 25번 비트(MRD<20:15>) 및 30번 비트 내지 34번 비트(MRD<30:34>)가 입력된다. 이는, 도면에서 'X_MRD'로 표시되어 있다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 제2 또는 제3 퓨즈 어레이(320 or 330)로 인가되는 경우(Y)는, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 33번 비트 내지 35번 비트(MRD<33:35>)를 제외한 나머지 0번 비트 내지 5번 비트(MRD<0:5>)와 10번 비트 내지 15번 비트(MRD<10:15>)와 20번 비트 내지 25번 비트(MRD<20:15>) 및 30번 비트 내지 32번 비트(MRD<30:32>)가 입력된다. 이는, 도면에서 'Y_MRD'로 표시되어 있다.
리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)가 제4 퓨즈 어레이(340)로 인가되는 경우(TM)는, 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>) 중 33번 비트 내지 35번 비트(MRD<33:35>)를 제외한 나머지 0번 비트 내지 5번 비트(MRD<0:5>)와 10번 비트 내지 15번 비트(MRD<10:15>)와 20번 비트 내지 25번 비트(MRD<20:15>) 및 30번 비트 내지 32번 비트(MRD<30:32>)가 입력된다. 이는, 도면에서 'TM_MRD'로 표시되어 있다.
코드정렬부(300)에서는 13비트의 데이터 코드(DATACD<0:12>)와 11비트의 어드레스 코드(ADDCD<0:10>)가 출력된다.
13비트의 데이터 코드(DATACD<0:12>) 중 상위 8비트의 데이터 코드(DATACD<0:7>)는 제1 및 제2 먹스(301, 302)의 동작에 의해 정렬된다.
제1 먹스(301)는, 선택노드(SEL)로 입력받은 제4 퓨즈 어레이(340)를 인에이블 시키기 위한 신호(EN4)에 응답하여 제1 입력단(IN1)으로 입력받은 제1 퓨즈 어레이(310)에 대응하는 8비트의 리페어 코드(MRD<23:25>, MRD<30:34>)와 제2 입력단(IN2)으로 입력받은 제4 퓨즈 어레이(340)에 대응하는 8비트의 리페어 코드(MRD<20:25>, MRD<30:31>) 중 어느 하나의 코드를 선택하여 상위 8비트의 데이터 코드(DATACD<0:7>)로서 출력한다.
제2 먹스(302)는, 선택노드(SEL)로 입력받은 컬럼 인에이블 신호(YEN)에 응답하여 제1 입력단(IN1)으로 입력받은 제1 먹스(301)에서 출력된 8비트의 데이터 코드(DATACD<0:7>)와 제2 입력단(IN2)으로 입력받은 제2 또는 제3 퓨즈 어레이(302 or 330)에 대응하는 8비트의 리페어 코드(MRD<15>, MRD<20:25>, MRD<30>) 중 어느 하나의 코드를 선택하여 상위 8비트의 데이터 코드(DATACD<0:7>)로서 출력한다.
13비트의 데이터 코드(DATACD<0:12>) 중 하위 5비트의 데이터 코드(DATACD<8:12>)는 제3 먹스(303)의 동작에 의해 정렬된다.
제3 먹스(303)는, 선택노드(SEL)로 입력받은 제4 퓨즈 어레이(340)를 인에이블 시키기 위한 신호(EN4)에 응답하여 제1 입력단(IN1)으로 입력받은 제1 퓨즈 어레이(310)에 대응하는 5비트의 리페어 코드(MRD<20:22>, MRD<14:15>)와 제2 입력단(IN2)으로 입력받은 제4 퓨즈 어레이(340)에 대응하는 5비트의 리페어 코드(MRD<11:15>) 중 어느 하나의 코드를 선택하여 하위 5비트의 데이터 코드(DATACD<8:12>)로서 출력한다.
11비트의 어드레스 코드(ADDCD<0:10>) 중 상위 7비트의 어드레스 코드(ADDCD<0:6>)는 제4 및 제5 먹스(304, 305)의 동작에 의해 정렬된다.
제4 먹스(304)는, 선택노드(SEL)로 입력받은 제4 퓨즈 어레이(340)를 인에이블 시키기 위한 신호(EN4)에 응답하여 제1 입력단(IN1)으로 입력받은 제1 퓨즈 어레이(310)에 대응하는 7비트의 리페어 코드(MRD<3:5>, MRD<10:13>)와 제2 입력단(IN2)으로 입력받은 제2 또는 제3 퓨즈 어레이(320 or 330)에 대응하는 7비트의 리페어 코드(MRD<4:5>, MRD<10:14>) 중 어느 하나의 코드를 선택하여 상위 7비트의 어드레스 코드(ADDCD<0:6>)로서 출력한다.
제5 먹스(305)는, 선택노드(SEL)로 입력받은 컬럼 인에이블 신호(YEN)에 응답하여 제1 입력단(IN1)으로 입력받은 제4 먹스(304)에서 출력된 7비트의 어드레스 코드(ADDCD<0:6>)와 제2 입력단(IN2)으로 입력받은 제4 퓨즈 어레이(340)에 대응하는 7비트의 리페어 코드(MRD<0:5>, MRD<10>) 중 어느 하나의 코드를 선택하여 상위 7비트의 어드레스 코드(ADDCD<0:6>)로서 출력한다.
11비트의 어드레스 코드(ADDCD<0:10>) 중 하위 4비트의 어드레스 코드(ADDCD<7:10>)는 제6 먹스(306)의 동작에 의해 정렬된다.
제6 먹스(306)는, 선택노드(SEL)로 입력받은 컬럼 인에이블 신호(YEN)에 응답하여 제1 입력단(IN1)으로 입력받은 제1 퓨즈 어레이(310)에 대응하는 3비트의 리페어 코드(MRD<0:2>) 및 접지전압(VSS)과 제2 입력단(IN2)으로 입력받은 제2 또는 제3 퓨즈 어레이(302 or 330)에 대응하는 4비트의 리페어 코드(MRD<0:3>) 중 어느 하나의 코드를 선택하여 하위 4비트의 어드레스 코드(ADDCD<7:10>)로서 출력한다.
도 10은 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 도시한 도면이다.
도 10을 참조하면, 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치를 포함하는 반도체 시스템의 구성을 알 수 있다.
리페어 컨트롤러는, 리페어 커맨드(RPCMD)와 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)를 생성하여 반도체 장치로 전송한다. 즉, 리페어 컨트롤러에 포함된 리페어 커맨드 생성부(1080)에서 리페어 커맨드(RPCMD)를 생성하여 반도체 장치로 전송하고, 리페어 코드 생성부(1070)에서 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)를 생성하여 반도체 장치로 전송한다. 그리고, 리페어 컨트롤러에 포함된 리페어 데이터 처리부(1090)는, 반도체 장치에서 다수의 퓨즈 어레이(1010, 1020, 1030, 1040)에 대해 리드 동작을 수행하여 출력된 리페어 데이터(RDD1 or RDD2 or RDD3 or RDD4)를 입력받아 미리 설정된 방식으로 처리한다.
리페어 코드 생성부(1070)에서 생성되는 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)는 그 비트 위치가 각각 고정되어 생성된 후, 반도체 장치로 전송된다.
반도체 장치는, 설정된 제1 패드(DQ0, DQ1, DQ2, DQ3)를 통해 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)를 입력받고, 설정된 제2 패드(CMD)을 통해 리페어 커맨드(RPCMD)를 입력받아 다수의 퓨즈 어레이(1010, 1020, 1030, 1040) 각각의 동작을 제어한다.
전술한 도 1 및 도 2에 개시된 설명에서와 같이 본 발명의 제1 실시예에 따른 반도체 장치는, 그 비트 위치가 각각 고정된 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)를 입력받아 다수의 퓨즈 어레이(110, 120, 130, 140) 각각의 동작을 공통으로 제어한다.
참고로, 도면에 도시된 반도체 장치의 구성은 도 1에 도시된 본 발명의 제1 실시예에 따른 반도체 장치의 구성과 완전히 동일하다. 따라서, 여기에서는 자세한 설명을 하지 않도록 하겠다.
도 11은 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 도시한 도면이다.
도 11을 참조하면, 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치를 포함하는 반도체 시스템의 구성을 알 수 있다.
리페어 컨트롤러는, 리페어 커맨드(RPCMD)와 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 생성하여 반도체 장치로 전송한다. 즉, 리페어 컨트롤러에 포함된 리페어 커맨드 생성부(1180)에서 리페어 커맨드(RPCMD)를 생성하여 반도체 장치로 전송하고, 리페어 코드 생성부(1170)에서 리페어 코드(MRD<0:7>, MRD<10:17>, MRD<20:27>, MRD<30:37>)를 생성하여 반도체 장치로 전송한다. 그리고, 리페어 컨트롤러에 포함된 리페어 데이터 처리부(1190)는, 반도체 장치에서 다수의 퓨즈 어레이(1010, 1020, 1030, 1040)에 대해 리드 동작을 수행하여 출력된 리페어 데이터(RDD1 or RDD2 or RDD3 or RDD4)를 입력받아 미리 설정된 방식으로 처리한다.
리페어 코드 생성부(1170)에서 생성되는 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)는 그 비트 위치가 미리 고정되지 않은 상태에서 그 사이즈를 최소화시킬 수 있는 형태로 생성된 후, 반도체 장치로 전송된다.
반도체 장치는, 설정된 제1 패드(DQ0, DQ1, DQ2, DQ3)를 통해 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 입력받고, 설정된 제2 패드(CMD)을 통해 리페어 커맨드(RPCMD)를 입력받아 다수의 퓨즈 어레이(1010, 1020, 1030, 1040) 각각의 동작을 제어한다.
전술한 도 3 내지 도 6에 개시된 설명에서와 같이 본 발명의 제2 실시예에 따른 반도체 장치는, 그 비트 위치가 미리 고정되지 않은 리페어 코드(MRD<0:5>, MRD<10:15>, MRD<20:25>, MRD<30:35>)를 입력받아 내부에서 그 위치를 정렬한 후, 다수의 퓨즈 어레이(110, 120, 130, 140) 각각의 동작을 공통으로 제어한다.
참고로, 도면에 도시된 반도체 장치의 구성은 도 3에 도시된 본 발명의 제2 실시예에 따른 반도체 장치의 구성과 완전히 동일하다. 따라서, 여기에서는 자세한 설명을 하지 않도록 하겠다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110, 310 : 제1 퓨즈 어레이 120, 320 : 제2 퓨즈 어레이
130, 330 : 제3 퓨즈 어레이 140, 340 : 제4 퓨즈 어레이
150, 350 : 선택부 160, 360 : 동작부
300 : 코드정렬부

Claims (20)

  1. 다수의 퓨즈를 각각 포함하는 다수의 퓨즈 어레이;
    리페어 코드의 일부 비트 값에 응답하여 상기 다수의 퓨즈 어레이 중 어느 하나의 퓨즈 어레이를 선택하는 선택부;
    상기 리페어 코드의 일부 비트를 제외한 나머지 비트의 위치를 정렬하되, 상기 선택부에서 선택된 퓨즈 어레이에 따라 그 정렬 위치가 달라지는 코드정렬부; 및
    리페어 커맨드 및 상기 코드정렬부의 출력코드에 응답하여 상기 선택부에서 선택된 퓨즈 어레이의 동작을 제어하는 동작부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 다수의 퓨즈 어레이는,
    각각 서로 다른 개수의 퓨즈를 포함하며,
    각각 서로 다른 크기의 어레이 형태로 배열되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 리페어 코드는, 상기 리페어 코드의 일부 비트에 대응하는 선택코드와, 상기 리페어 코드의 나머지 비트에 대응하는 정보코드를 포함하며,
    상기 정보코드는, 상기 선택부에서 선택된 퓨즈 어레이에 포함된 다수의 퓨즈를 각각 선택하기 위한 어드레스 코드와, 상기 어드레스 코드에 의해 선택된 퓨즈의 동작에 사용되는 데이터 코드를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 선택부는,
    상기 선택코드의 값에 응답하여 상기 다수의 퓨즈 어레이 중 어느 하나의 퓨즈 어레이만 인에이블시키고, 나머지 퓨즈 어레이는 디스에이블시키는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 코드정렬부는,
    상기 선택부에서 선택된 퓨즈 어레이에 따라 상기 정보코드 중 상기 어드레스 코드가 차지하는 비트 수와 상기 데이터 코드가 차지하는 비트 수를 조절하는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 동작부는,
    상기 어드레스 코드에 응답하여 상기 선택부에서 선택된 퓨즈 어레이에 포함된 다수의 퓨즈 중 설정된 개수의 퓨즈를 선택하기 위한 퓨즈선택부; 및
    상기 리페어 커맨드에 응답하여 상기 퓨즈선택부에서 선택된 퓨즈에 대해 럽쳐 또는 리드 동작을 수행하기 위한 퓨즈동작부를 구비하는 반도체 장치.
  7. 제6항에 있어서,
    상기 퓨즈동작부는,
    상기 리페어 커맨드에 응답하여 럽쳐 동작을 수행하는 경우,
    상기 데이터 코드의 값을 상기 퓨즈선택부에서 선택된 퓨즈에 럽쳐시키는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 퓨즈동작부는,
    상기 리페어 커맨드에 응답하여 리드 동작을 수행하는 경우,
    상기 퓨즈선택부에서 선택된 퓨즈 중 상기 데이터 코드 값이 가리키는 일부 퓨즈를 다시 선택하고, 다시 선택된 일부 퓨즈에 저장된 데이터를 설정된 패드를 통해 출력하는 것을 특징으로 하는 반도체 장치.
  9. 리페어 커맨드 및 리페어 코드를 생성하는 리페어 컨트롤러; 및
    다수의 퓨즈가 각각 포함된 다수의 퓨즈 어레이를 포함하며, 설정된 제1 패드를 통해 상기 리페어 코드를 입력받고 설정된 제2 패드를 통해 상기 리페어 커맨드를 입력받아 상기 다수의 퓨즈 어레이 각각의 동작을 제어하는 반도체 장치를 구비하며,
    상기 반도체 장치는,
    상기 리페어 코드의 일부 비트 값에 응답하여 상기 다수의 퓨즈 어레이 중 어느 하나의 퓨즈 어레이를 선택하는 선택부;
    상기 리페어 코드의 일부 비트를 제외한 나머지 비트의 위치를 정렬하되, 상기 선택부에서 선택된 퓨즈 어레이에 따라 그 정렬 위치가 달라지는 코드정렬부; 및
    상기 리페어 커맨드 및 상기 코드정렬부의 출력코드에 응답하여 상기 선택부에서 선택된 퓨즈 어레이의 동작을 제어하는 동작부
    를 구비하는 반도체 리페어 시스템.
  10. 제9항에 있어서,
    상기 다수의 퓨즈 어레이는,
    각각 서로 다른 개수의 퓨즈를 포함하며,
    각각 서로 다른 크기의 어레이 형태로 배열되는 것을 특징으로 하는 반도체 리페어 시스템.
  11. 제10항에 있어서,
    상기 리페어 코드는, 상기 리페어 코드의 일부 비트에 대응하는 선택코드와, 상기 리페어 코드의 나머지 비트에 대응하는 정보코드를 포함하며,
    상기 정보코드는, 상기 선택부에서 선택된 퓨즈 어레이에 포함된 다수의 퓨즈를 각각 선택하기 위한 어드레스 코드와, 상기 어드레스 코드에 의해 선택된 퓨즈의 동작에 사용되는 데이터 코드를 포함하는 반도체 리페어 시스템.
  12. 제11항에 있어서,
    상기 선택부는,
    상기 선택코드의 값에 응답하여 상기 다수의 퓨즈 어레이 중 어느 하나의 퓨즈 어레이만 인에이블시키고, 나머지 퓨즈 어레이는 디스에이블시키는 것을 특징으로 하는 반도체 리페어 시스템.
  13. 제11항에 있어서,
    상기 코드정렬부는,
    상기 선택부에서 선택된 퓨즈 어레이에 따라 상기 정보코드 중 상기 어드레스 코드가 차지하는 비트 수와 상기 데이터 코드가 차지하는 비트 수를 조절하는 것을 특징으로 하는 반도체 리페어 시스템.
  14. 제11항에 있어서,
    상기 동작부는,
    상기 어드레스 코드에 응답하여 상기 선택부에서 선택된 퓨즈 어레이에 포함된 다수의 퓨즈 중 설정된 개수의 퓨즈를 선택하기 위한 퓨즈선택부; 및
    상기 리페어 커맨드에 응답하여 상기 퓨즈선택부에서 선택된 퓨즈에 대해 럽쳐 또는 리드 동작을 수행하기 위한 퓨즈동작부를 구비하는 반도체 리페어 시스템.
  15. 제14항에 있어서,
    상기 퓨즈동작부는,
    상기 리페어 커맨드에 응답하여 럽쳐 동작을 수행하는 경우,
    상기 데이터 코드의 값을 상기 퓨즈선택부에서 선택된 퓨즈에 럽쳐시키는 것을 특징으로 하는 반도체 리페어 시스템.
  16. 제14항에 있어서,
    상기 퓨즈동작부는,
    상기 리페어 커맨드에 응답하여 리드 동작을 수행하는 경우,
    상기 퓨즈선택부에서 선택된 퓨즈 중 상기 데이터 코드 값이 가리키는 일부 퓨즈를 다시 선택하고, 다시 선택된 일부 퓨즈에 저장된 데이터를 설정된 제3 패드를 통해 출력하는 것을 특징으로 하는 반도체 장치.
  17. 다수의 퓨즈가 각각 포함된 다수의 퓨즈 어레이를 포함하는 반도체 장치의 동작방법에 있어서,
    리페어 코드의 일부 비트 값에 응답하여 상기 다수의 퓨즈 중 어느 하나의 퓨즈 어레이를 선택하는 선택단계;
    상기 리페어 코드의 일부 비트를 제외한 나머지 비트의 위치를 정렬하여 리페어 정렬코드를 생성하되, 상기 선택하는 단계에서 선택된 퓨즈 어레이에 따라 그 정렬 위치가 달라지는 정렬단계; 및
    리페어 커맨드 및 상기 리페어 정렬코드에 응답하여 상기 선택하는 단계에서 선택된 퓨즈 어레이의 동작을 제어하는 동작단계
    를 포함하는 반도체 장치의 동작방법.
  18. 제17항에 있어서,
    상기 리페어 코드는, 상기 리페어 코드의 일부 비트에 대응하는 선택코드와, 상기 리페어 코드의 나머지 비트에 대응하는 정보코드를 포함하며,
    상기 정보코드는, 상기 선택하는 단계에서 선택된 퓨즈 어레이에 포함된 다수의 퓨즈를 각각 선택하기 위한 어드레스 코드와, 상기 어드레스 코드에 의해 선택된 퓨즈의 동작에 사용되는 데이터 코드를 포함하는 반도체 장치의 동작방법.
  19. 제18항에 있어서,
    상기 정렬단계는,
    상기 선택하는 단계에서 선택된 퓨즈 어레이에 따라 상기 정보코드 중 상기 어드레스 코드가 차지하는 비트 수와 상기 데이터 코드가 차지하는 비트 수를 조절하여 상기 리페어 정렬코드로서 출력하는 것을 특징으로 하는 반도체 장치의 동작방법.
  20. 제18항에 있어서,
    상기 동작단계는,
    상기 어드레스 코드에 응답하여 상기 선택단계에서 선택된 퓨즈 어레이에 포함된 다수의 퓨즈 중 설정된 개수의 퓨즈를 선택하는 퓨즈선택단계;
    상기 리페어 커맨드에 응답하여 럽쳐 동작이 수행되는 경우, 상기 데이터 코드의 값을 상기 퓨즈선택단계에서 선택된 퓨즈에 럽쳐시키는 단계; 및
    상기 리페어 커맨드에 응답하여 리드 동작이 수행되는 경우, 상기 퓨즈선택단계에서 선택된 퓨즈 중 상기 데이터 코드의 값이 가리키는 일부 퓨즈를 다시 선택하고, 다시 선택된 일부 퓨즈에 저장된 데이터를 리드하여 설정된 패드를 통해 출력하는 단계를 포함하는 반도체 장치의 동작방법.
KR1020140049852A 2014-04-25 2014-04-25 반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법 KR20150124008A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140049852A KR20150124008A (ko) 2014-04-25 2014-04-25 반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법
US14/555,416 US9202596B2 (en) 2014-04-25 2014-11-26 Semiconductor device, semiconductor repair system including the same, and method for operating the semiconductor device
CN201410853017.1A CN105047227B (zh) 2014-04-25 2014-12-31 半导体器件及其操作方法以及包括其的半导体修复系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140049852A KR20150124008A (ko) 2014-04-25 2014-04-25 반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법

Publications (1)

Publication Number Publication Date
KR20150124008A true KR20150124008A (ko) 2015-11-05

Family

ID=54335396

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140049852A KR20150124008A (ko) 2014-04-25 2014-04-25 반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법

Country Status (3)

Country Link
US (1) US9202596B2 (ko)
KR (1) KR20150124008A (ko)
CN (1) CN105047227B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
US10734991B1 (en) * 2019-07-02 2020-08-04 Nanya Technology Corporation Voltage switching device, integrated circuit device and voltage switching method
KR20230036919A (ko) * 2021-09-08 2023-03-15 에스케이하이닉스 주식회사 동작전압을 생성하는 전자장치 및 전자시스템

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0138208B1 (ko) * 1994-12-08 1998-04-28 문정환 반도체 메모리 소자
JP2007066380A (ja) * 2005-08-30 2007-03-15 Elpida Memory Inc 冗長回路及びその冗長回路を備えた半導体装置
JP2008021373A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体記憶装置、半導体記憶装置の製造方法
US7583554B2 (en) 2007-03-02 2009-09-01 Freescale Semiconductor, Inc. Integrated circuit fuse array
CN101377959B (zh) * 2007-08-30 2012-01-04 晶豪科技股份有限公司 冗余位线修复的选择方法及其装置
KR101953241B1 (ko) * 2012-05-02 2019-02-28 삼성전자 주식회사 안티퓨즈 셀 데이터를 모니터링할 수 있는 안티퓨즈 회로 및 이를 포함하는 반도체 장치
KR102017724B1 (ko) * 2012-05-31 2019-09-03 삼성전자주식회사 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
KR102133391B1 (ko) * 2013-05-27 2020-07-14 에스케이하이닉스 주식회사 반도체 장치 및 반도체 메모리 장치

Also Published As

Publication number Publication date
US20150310939A1 (en) 2015-10-29
CN105047227A (zh) 2015-11-11
CN105047227B (zh) 2019-09-27
US9202596B2 (en) 2015-12-01

Similar Documents

Publication Publication Date Title
JP5073166B2 (ja) Ｎａｎｄフラッシュメモリ装置及びそのマルチｉ／ｏリペア方法
US8693270B2 (en) Semiconductor apparatus
JPH05282893A (ja) 半導体メモリ装置
US9287007B2 (en) Fail address storage circuit, redundancy control circuit, method for storing fail address and method for controlling redundancy
US20120054562A1 (en) Semiconductor memory device
KR20140078292A (ko) 퓨즈 리페어 장치 및 그 방법
KR20150041330A (ko) 반도체 메모리 장치 및 구동 방법
US7218558B2 (en) Semiconductor memory devices having column redundancy circuits therein that support multiple memory blocks
KR20150124008A (ko) 반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법
US7177209B2 (en) Semiconductor memory device and method of driving the same
US8995212B2 (en) Column repair circuit
KR20160056586A (ko) 리페어 회로 및 이를 포함하는 반도체 메모리 장치
KR101075495B1 (ko) 반도체 모듈에 포함된 다수의 반도체 장치를 선택하는 회로 및 그 동작방법
US7916564B2 (en) Multi-chip semiconductor device providing enhanced redundancy capabilities
JP4430298B2 (ja) 半導体メモリ装置のポストリペア回路及び方法
JP2004079072A (ja) 半導体記憶装置のテスト方法及び半導体記憶装置
KR100505685B1 (ko) 리던던시 효율을 증가시키는 반도체 메모리 장치
US7126864B2 (en) Memory device capable of changing data output mode
KR20170073079A (ko) 비휘발성 메모리 회로 및 이를 포함하는 메모리 장치
US8331174B2 (en) Semiconductor memory device and method for operating the same
US7546491B2 (en) Semiconductor memory device with standby current failure judging function and method for judging standby current failure
KR102152690B1 (ko) 래치 회로 및 이를 포함하는 반도체 장치
US10553303B2 (en) Semiconductor device and operating method thereof
KR20080101149A (ko) 반도체 메모리 소자
KR20060023690A (ko) 복수의 불량 셀을 리페어할 수 있는 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination