CN101377959B - 冗余位线修复的选择方法及其装置 - Google Patents

Abstract

本发明揭示一种冗余位线修复的选择方法，该方法包含下列步骤：于正规单元阵列中提供多个存储器区块的逻辑地址；产生多个附加熔丝信号；根据该各熔丝信号的状态产生一代码，且该代码对应于该存储器区块的缺陷状态；以及根据该代码于冗余单元阵列中选择出多个冗余区块来取代该存储器区块。该装置包含：一冗余修复启用电路，用以根据该存储器区块的逻辑地址产生一冗余启用信号；一控制熔丝电路，用以传送一对应于该存储器区块缺陷状态的代码；以及一冗余解码器电路，接收该冗余启用信号以及根据该代码来使冗余区块取代该正规单元阵列中的存储器区块。

Description

冗余位线修复的选择方法及其装置

技术领域

本发明关于一种冗余位线修复的选择方法及其装置，尤其指一种具有灵活性修复能力的冗余位线修复的选择方法及其装置。 

背景技术

于制造出半导体存储器装置后，会进行多种的测试来判断其上的电路操作起来是否符合预期的规格，而每一测试中均会用到若干参数来检查电路的特性以及工作。当半导体存储器内某部份的正规存储器单元被发现有缺陷，则此部分的存储器单元会被冗余存储器单元取代，使半导体存储器装置能够继续正常地运作。换句话说，为修复缺陷，包含有可通过高能量光(如激光等)而熔断的多个熔丝的冗余电路于制造时与半导体存储器装置的存储器单元以及其电路装置形成为一体。 

如图1所示，美国专利公开第2005/0207244号专利(后称’244号专利)公开一种具有冗余修复功能的半导体存储器装置1。该半导体存储器装置1包含有一正规单元阵列11、一冗余单元阵列12、一单元漏极选择电路13、一行解码器电路14、一缺陷单元区块的行冗余选择电路15、一邻接单元区块的行冗余选择电路16以及一列解码电路18。图2为图1中正规以及冗余单元阵列的电路图，如图所示：正规单元阵列11具有16*8个存储器单元晶体管，而其中的16个(ML0，MR0，ML1，MR1…ML7，MR7)接收字符线选择信号WL1。电流经由存储器漏极选择晶体管MDSL0，MDSL1…MDSL7而提供给正规单元11，数据信号经由行开关晶体管MBL0，MBL1…MBL7而被读出。在正规单元阵列11中，正规单元ML2，MR2，ML3，MR3以及其他位于同一行的正规单元组成一单元区块110。同样的，正规单元ML0，MR0，ML1，MR1以及其他位于同一行的正规单元组成另一单元区块；正规单元ML4，MR4，ML5，MR5以及其他位于同一行的正规单元组成又一单元区块；正规单元ML6，MR6，ML7，MR7以及其他位于同一行的正规单元组成再一单元区块(图未示出包含单元ML5，MR5，ML6，MR6，以及ML7的行)。冗余单元阵列12内具有8*8个冗余 单元，即冗余存储器单元晶体管(冗余单元)，且其中的8个(RML0，RMR0，RML1，RMR1…，RML3，RMR3)接收字符线选择信号WL1。电流经由存储器漏极选择晶体管RMDSL0，RMDSL1…RMDSL4而提供给冗余单元阵列12，数据信号经由冗余行开关晶体管RMBL0，RMBL1…RMBL3而被读出。在冗余单元阵列12中，冗余单元RML0，RMR0，RML1，RMR1以及其他位于同一冗余行的冗余单元组成一第一冗余单元区块120，用以取代正规单元阵列11中的缺陷单元区块(如单元区块110)。冗余单元RML2，RMR2，RML3，RMR3以及其他位于同一冗余行的冗余单元组成一第二冗余单元区块121，用以取代与缺陷单元区块邻接的无缺陷单元区块。举例来说，若单元区块110有缺陷，则冗余单元区块121中的存储器单元会被用来取代与其邻接的半个区块111(位于单元区块110的左侧)、与其邻接的半个区块112(位于单元区块110的右侧)或与其邻接的半个区块111、112。 

图3为图1中行冗余选择电路15的电路图，如图所示：该行冗余选择电路15产生行选择信号RY0以及RY1并提供给该第一冗余单元区块120。缺陷单元区块的行冗余选择电路15包含三组可编程熔丝电路150-152、二组地址选择电路153、154以及一地址解码电路155。可编程熔丝电路150会产生一冗余启用信号FMAIN，当需要进行冗余修复时，其会被编程为高逻辑电平，而不需要进行冗余修复时，其会被编程为低逻辑电平。当需要进行冗余修复时，可编程熔丝电路151、152会记录缺陷单元区块的地址。可编程熔丝电路151、152具有相同的电路结构，均包含有一电阻以及一熔丝。在可编程熔丝电路150中，举例来说，电阻R50的一端与电源端Vcc连接，另一端与熔丝F50的一端连接，而熔丝F50的另一端则接地。冗余启用信号FMAIN自电阻R50与熔丝F50的连接端点而输出。可编程熔丝地址信号FY2自可编程熔丝电路151的电阻(图未示出)与熔丝(图未示出)的连接端点而输出；而另一可编程熔丝地址信号FY3自可编程熔丝电路152的电阻(图未示出)与熔丝(图未示出)的连接端点而输出。地址选择电路153、154为相同的电路结构，即异或非门(EXNOR)，均包含有一对反相器I50、I51以及一对MOS开关M50、M51。各地址选择电路153(154)将一地址位AY2(AY3)以及一可编程熔丝地址信号FY2(FY3)进行比较，并产生一冗余行地址信号FA2(FA3)。若地址位AY2(AY3)以及可编程熔丝地址信号FY2(FY3)为相同的逻辑电平时，则冗余行地址信号FA2(FA3)为高电平；反之，则为低电平。因此，只有在地址位AY2(AY3)以及 可编程熔丝地址信号FY2(FY3)为相同的逻辑电平时，行选择信号RY0或RY1会被致动到高电平，以开始进行位线冗余修复。而冗余启用信号FMAIN根据图3的缺陷单元区块的行冗余选择电路15而成为高逻辑电平。 

图4(a)为图3缺陷单元区块的行冗余选择电路15的电路方块图，图4(b)为图1邻接单元区块的行冗余选择电路16的电路概要图，如图所示：邻接单元区块的行冗余选择电路16包含有可编程熔丝电路156、157、邻接地址产生电路160、161、162、163、164、165、地址选择电路166、167、168、169、170、171以及地址解码电路172、173。可编程熔丝电路156、邻接地址产生电路160、161、162、地址选择电路166、167、168、以及地址解码电路172组成一上部行冗余选择电路174；可编程熔丝电路157、邻接地址产生电路163、164、165、地址选择电路169、170、171、以及地址解码电路173组成一下部行冗余选择电路175。上部与下部行冗余选择电路174、175产生一上部冗余行选择信号RYU以及一下部冗余行选择信号RYD，分别用以选择冗余单元区块的左半部或右半部来取代正规邻接半区块112、111。 

为达到取代缺陷单元区块110及其相邻二半区块111、112的目的，缺陷单元区块的行冗余选择电路15及邻接单元区块的行冗余选择电路16就是必要的。即，9条熔丝(缺陷单元区块的行冗余选择电路15、上部行冗余选择电路174以及下部行冗余选择电路175中各有3条)被用来实现位线冗余修复。故于半导体装置中，熔丝会占据很大的面积，尤其是NAND(与非)型的闪速存储器，需要更多的冗余电路(大约1％-2％的冗余位线)来维持存储器的良率。 

有鉴于上述缺憾，本发明人有感其未至臻完善，遂竭尽心智，悉心研究克服，凭从事该项产业多年的经验累积，进而研发出一种冗余位线修复的选择方法及其装置，以达到减少熔丝占用面积以及激光修复操作时间的功效者。 

发明内容

于是，本发明的一目的，即在于提供一种冗余位线修复的选择方法及其装置，利用数量较少的熔丝来产生一代码，用以选择多个冗余区块来取代其对应的存储器区块，以达到减少熔丝占用面积以及激光修复操作时间的功效者。 

本发明的一目的，即在于提供一种冗余位线修复的选择方法及其装置，利用一由存储器区块的多个熔丝状态以及逻辑地址所产生的代码来完成有灵 活性的位线冗余修复。 

为达上述目的，本发明的技术实现如下： 

一种冗余位线修复装置，于一具有多个存储器区块的正规单元阵列以及一具有多个冗余区块的冗余单元阵列中执行位线修复，该装置包含：一冗余修复启用电路，根据该存储器区块的逻辑地址产生一冗余启用信号；一控制熔丝电路，用以传递一对应该存储器区块的缺陷状态的代码，其中该缺陷状态为二邻接缺陷存储器区块、三邻接缺陷存储器区块、四邻接缺陷存储器区块以及二邻接缺陷存储器区块加上另二邻接缺陷存储器区块中的任一者，该控制熔丝电路可产生多个附加熔丝信号，且该代码通过该多个附加熔丝信号的状态组合来决定；一冗余解码电路，接收该冗余启用信号以及该代码，用以于该冗余单元阵列中选出多个冗余区块来取代该正规单元阵列中的多个存储器区块。其中，该冗余修复启用电路包含：一启用熔丝电路，用以产生一启用熔丝信号；多个熔丝状态电路，用以产生多个熔丝状态信号；以及一冗余启用电路，接收该启用熔丝信号、该熔丝状态信号以及该存储器区块的逻辑地址来产生该冗余启用信号。其中，该冗余解码电路包含：多个第一编码电路，用以根据多个附加熔丝信号来产生多个第一信号；多个第四编码电路，各根据该存储器区块逻辑地址的二位来产生一第二信号；多个第五编码电路，各根据该第一信号、该第二信号以及一附加熔丝信号来产生一冗余选择信号；以及一第八编码电路，用以根据该冗余选择信号来产生一行禁用信号。 

本发明还公开一种冗余位线修复的选择方法，于一具有多个存储器区块的正规单元阵列以及一具有多个冗余区块的冗余单元阵列中执行位线修复，该方法包含下列步骤：于该正规单元阵列中提供多个存储器区块的逻辑地址；通过一冗余修复启用电路根据该存储器区块的逻辑地址产生一冗余启用信号，该冗余修复启用电路包含：一启用熔丝电路，用以产生一启用熔丝信号，多个熔丝状态电路，用以产生多个熔丝状态信号，以及一冗余启用电路，接收该启用熔丝信号、该熔丝状态信号以及该存储器区块的逻辑地址来产生该冗余启用信号；产生多个附加熔丝信号；根据该附加熔丝信号的状态产生一代码，且该代码对应该存储器区块的缺陷状态，其中该缺陷状态为二邻接缺陷存储器区块、三邻接缺陷存储器区块、四邻接缺陷存储器区块以及二邻接缺陷存储器区块加上另二邻接缺陷存储器区块中的任一者；通过一冗余解码电路接收该冗余启用信号以及该代码，用以于该冗余单元阵列中选出多个冗 余区块来取代该正规单元阵列中的多个存储器区块，该冗余解码电路包含：多个第一编码电路，用以根据多个附加熔丝信号来产生多个第一信号，多个第四编码电路，各根据该存储器区块逻辑地址的二位来产生一第二信号，多个第五编码电路，各根据该第一信号、该第二信号以及一附加熔丝信号来产生一冗余选择信号，以及一第八编码电路，用以根据该冗余选择信号来产生一行禁用信号。 

本发明还公开一种冗余位线修复装置，于一具有多个存储器区块的正规单元阵列以及一具有多个冗余区块的冗余单元阵列中执行位线修复，该装置包含：一冗余修复启用电路，根据该存储器区块的逻辑地址产生一冗余启用信号；一指示存储器区块缺陷状态的装置，其中该缺陷状态为二邻接缺陷存储器区块、三邻接缺陷存储器区块、四邻接缺陷存储器区块以及二邻接缺陷存储器区块加上另二邻接缺陷存储器区块中的任一者；一用以传送一对应该缺陷状态的代码的装置，该代码通过多个附加熔丝信号的状态组合来决定；以及一冗余解码电路，接收该冗余启用信号以及该代码，用以于该冗余单元阵列中选出多个冗余区块来取代该正规单元阵列中的多个存储器区块。其中，该冗余修复启用电路包含：一启用熔丝电路，用以产生一启用熔丝信号；多个熔丝状态电路，用以产生多个熔丝状态信号；以及一冗余启用电路，接收该启用熔丝信号、该熔丝状态信号以及该存储器区块的逻辑地址来产生该冗余启用信号。其中，该冗余解码电路包含：多个第一编码电路，用以根据多个附加熔丝信号来产生多个第一信号；多个第四编码电路，各根据该存储器区块逻辑地址的二位来产生一第二信号；多个第五编码电路，各根据该第一信号、该第二信号以及一附加熔丝信号来产生一冗余选择信号；以及一第八编码电路，用以根据该冗余选择信号来产生一行禁用信号。 

存储器区块的实际地址以及逻辑地址互为不相同。在位线冗余修复期间，被取代的存储器区块为正常的或是有缺陷的。 

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，详细说明如下。 

附图说明

图1为公知具有冗余修复半导体存储器装置的电路方块图。 

图2为图1中正规单元阵列与冗余单元阵列的电路图。 

图3为图1中缺陷单元区块行冗余选择电路的电路图。 

图4(a)为图3中缺陷单元区块的行冗余选择电路的电路方块图。 

图4(b)为图3中邻接单元区块的行冗余选择电路的电路方块图。 

图5(a)为本发明半导体存储器装置执行冗余位线修复的功能方块图。 

图5(b)为图5(a)中半导体存储器装置的另一实施例图。 

图5(c)为图5(a)中半导体存储器装置的又一实施例图。 

图6为本发明第一实施例与第二实施例的行冗余选择电路的电路方块 图。 

图7(a)为本发明冗余启用电路的实施例图。 

图7(b)为本发明启用熔丝电路的实施例图。 

图7(c)为本发明熔丝状态电路的实施例图。 

图8为本发明熔丝指示电路的实施例图。 

图9(a)为本发明6组第一编码电路的实施例图。 

图9(b)为本发明反相器电路的实施例图。 

图9(c)为本发明4组第二编码电路的实施例图。 

图9(d)为本发明第三编码电路的实施例图。 

图10为本发明另一冗余启用电路的实施例图。 

图11为本发明另一反相器电路的实施例图。 

图12为本发明4组第四编码电路的实施例图。 

图13(a)-13(d)为本发明4组第五编码电路的实施例图。 

主要元件符号说明 

1半导体存储器装置 

11正规单元阵列 

110-112单元区块 

12冗余单元阵列 

120-121冗余区块 

13单元漏极选择电路 

14行解码器电路 

15缺陷单元区块行冗余选择电路 

150-152可编程熔丝电路 

153-154地址选择电路 

155地址解码电路 

156-157可编程熔丝电路 

16邻接单元区块行冗余选择电路 

160-165邻接地址产生电路 

166-171地址选择电路 

172-173地址解码电路 

2半导体存储器装置 

2’半导体存储器装置 

21正规单元阵列 

21’正规单元阵列 

211-214存储器区块 

211’-218’存储器区块 

22冗余单元阵列 

22’冗余单元阵列 

221-224冗余区块 

221’-224’冗余区块 

23页缓冲器阵列 

24冗余页缓冲器阵列 

25行解码器电路 

26行冗余选择电路 

261冗余修复启用电路 

261’冗余修复启用电路 

261a冗余启用电路 

261a’冗余启用电路 

261b熔丝启用电路 

261b’熔丝启用电路 

261c熔丝状态电路 

261c’熔丝状态电路 

262控制熔丝电路 

262’控制熔丝电路 

262”熔丝指示电路 

263冗余解码电路 

263’冗余解码电路 

263a-263i编码电路 

263a’编码电路 

263b’反相器电路 

具体实施方式 

图5(a)为本发明半导体存储器装置2执行冗余位线修复的功能方块图，图5(b)为图5(a)中半导体存储器装置2的另一实施例图。半导体存储器装置2(于本实施例中为一NAND(与非)闪速存储器装置)包含有一正规单元阵列21、一冗余单元阵列22、一页缓冲器阵列23、一冗余页缓冲器阵列24、一行解码电路25以及一行冗余选择电路26。页缓冲器阵列23包含有多个页缓冲器PB，用以作为正规单元阵列21中存储器区块211-214的读取/写入接口，而存储器区块211-214内含有与正规单元阵列21中存储器单元(图未示出)相关联的存储器单元。冗余页缓冲器阵列24包含有多个冗余页缓冲器RPB，用以作为冗余单元阵列22中存储器区块221-224的读取/写入接口，而存储器区块221-224内含有冗余单元(图未示出)。行解码电路25会产生多个行选择信号Y[0]-Y[N]，即非常类似图2中的行选择信号RY0以及RY1。各行选择信号Y[0]-Y[N]会分别被对应传送到多个位开关晶体管BST的控制极端，即非常类似图2中的行开关晶体管MBL0，MBL1…MBL7，用以在冗余单元阵列22中选出对应的冗余区块来取代存储器区块211-214。行冗余选择电路26会产生多个冗余选择信号RY[0]-RY[M]，即非常类似图2中的行选择信号RY0以及RY1，并产生上部/下部冗余行选择信号RYU、RYD，使的与冗余位开关晶体管的控制极端连接，以开始进行位线冗余修复。一数据线DL以及一冗余数据线RDL分别与位开关晶体管BST以及冗余位开关晶体管RBST相连接，用以于位线冗余修复期间传递数据。图5(b)中仅仅公开4组存储器区块211-214、4组冗余区块221-224、及其分别对应的页缓冲器PB与冗余页缓冲器RPB。在目前的实施例中，各存储器区块包含有2条位线BL(在NAND闪速存储器装置中，一条为遮蔽位线，用以提供遮蔽的目的)。所有的位线均具有从BL[0]到BL[7]的实际地址以及2，0，1，3的逻辑地址，其中一逻辑地址即代表一存储器区块中的2条位线。此外，冗余区块221-224还具有与存储器区块211-214相同的特征。图5(c)为图5(a)中半导体存储器装置2的又一实施例图，该半导体存储器装置2’非常类似半导体存储器装置2。半导体存储器装置2’包含有一正规单元阵列21’、一冗余单元阵列22’、一页缓冲器阵列(图未示出)以及一冗余页缓冲器阵列24(图未示出)。正规单元阵列21’接收行选择信号Y[0]-Y[7]，用以于存储器区块211’-218’中选出部分来被取代。该冗余单元阵列22’接收冗余选择信号RY[0]-RY[3]，用以于冗余单元阵列22’中选出部分的冗余存储器区块221’-224’来取代其对应的正规单元阵列21’中 的存储器区块。图5(c)中仅仅公开8组存储器区块211’-218’以及4组冗余区块221’-224’，此外，图5(c)中的半导体存储器装置2’可被认定为图5(b)中半导体存储器装置2的延伸。 

图6为图5(b)应用于本发明半导体存储器装置2的行冗余选择电路26的第一实施例图，如图所示：行冗余选择电路26包含有一冗余修复启用电路261，跟据存储器区块的逻辑地址ADD1来产生一冗余启用信号RED；一控制熔丝电路262，传递一对应存储器区块的缺陷状态的代码；以及一冗余解码电路263，接收该冗余启用信号RED、逻辑地址ADD2以及该代码来产生多个冗余选择信号RY，用以于冗余单元阵列22中选出多个冗余区块来取代正规单元阵列21中的多个存储器区块。于本实施例中，冗余修复启用电路261包含有一冗余启用电路261a(参阅图7(a))、一启用熔丝电路261b(参阅图7(b))以及3组熔丝状态电路261c(参阅图7(c))。启用熔丝电路261b包含有串接的电阻R1与熔丝F1，且电阻R1与熔丝F1配置于电源供电端Vcc与接地端之间，以产生一启用熔丝信号EN。熔丝状态电路261c包含有串接的电阻R与熔丝F，且电阻R与熔丝F配置于电源供电端Vcc与接地端之间，以产生一熔丝状态信号FA。因此，3组熔丝状态电路261c产生3组熔丝状态信号FA[2]-FA[4]。冗余启用电路261a接收启用熔丝信号EN、3组熔丝状态信号FA[2]-FA[4]以及存储器区块中逻辑地址(如图6中的ADD1)的3个位A[2]-A[4]。当位A[2]等于熔丝状态信号A[2]、位A[3]等于熔丝状态信号A[3]且位A[4]等于熔丝状态信号A[4]时，逻辑门EQ1、EQ2与EQ3均会输出为逻辑1的信号。此时若启用熔丝信号EN启动，则冗余启用信号也会因此被产生出来。控制熔丝电路262包含有如图8所示的3组熔丝指示电路262’，熔丝指示电路262’包含有串接的电阻FSR与熔丝FSF，且电阻FSR与熔丝FSF配置于电源供电端Vcc与接地端之间，以产生一附加熔丝信号FS。因此，3组熔丝指示电路262’产生3组附加熔丝信号FS[0]-FS[2]。冗余解码电路263包含6组第一编码电路263a(如图9(a)所示)、4组第二编码电路263c(如图9(c)所示)以及一第三编码电路(如图9(d)所示)。该6组第一编码电路263a根据3组附加熔丝信号FS[0]-FS[2]以及由图9(b)中反相器电路263b产生的3组反相附加熔丝信号FS[0]N-FS[2]N来产生6组第一信号F[0]-F[5]。该4组第二编码电路263c根据3组附加熔丝信号FS[0]-FS[2]、冗余启用信号RED以及存储器区块逻辑地址的二位A[0]、A[1]来产生冗余选择信号 RY[0]-RY[3]。该第三编码电路263d根据冗余选择信号RY[0]-RY[3]来产生一行禁用信号DISY。该冗余解码电路263更包含5组反相器IN8-IN9以及IN21-IN23，用以将3组附加熔丝信号FS[0]-FS[2]以及图9(b)中存储器区块逻辑地址的二位A[0]、A[1]反相。 

下方的表1公开存储器区块的6种缺陷状态DT1-DT6及其对应的附加熔丝信号FS[0]-FS[2](本发明第一实施例中行选择电路26的操作过程)。参阅图5(b)以及表1，以DT1的例子来说，邻接存储器区块211、212(即表1中被框起来的部份，其逻辑地址分别为2与0，其实际地址分别为BL[0]与BL[2])会被其对应的冗余区块221、222所取代。于NAND闪速存储器的应用中，存储器区块(如存储器区块211)中的一条位线通常被用来作为遮蔽位线，且由其对应的页缓冲器所选出，本发明实施例中的位线BL[1]、BL[3]即为遮蔽位线。然，于其他半导体存储器的应用中，一个存储器区块内可能仅含有一条位线，故于本发明的实施例中，存储器区块211与212可被视为互相邻接。以DT2的例子来说，邻接存储器区块213、214会被取代；以DT4的例子来说，邻接存储器区块211、213会被取代；以DT6的例子来说，邻接存储器区块211-214会被取代。行FS[n]代表第一信号F[0]-F[5]，其各显示为高逻辑电平，且经由图9(a)中6组第一编码电路263a的3组附加熔丝信号FS[0]-FS[2]来产生。 

                             表1 

本发明第一实施例中的冗余位线修复的选择方法，将于下方伴随着图5(b)、第7(a)-7(c)图以及表1中的DT4加以详加描述，即存储器区块211-213会被取代。首先，于正规单元阵列21中提供存储器区块211-213的3组逻辑地址(2，0，1)，存储器区块211的逻辑地址(即2)会提供A[0]＝0与A[1]＝1的位值，存储器区块212的逻辑地址(即0)会提供A[0]＝0与A[1]＝0的位值，而存储器区块213的逻辑地址(即1)会提供A[0]＝1与A[1]＝0的位值。其中，A[0]与A[1]为任一存储器区块中逻辑地址的至少2个位。其次，3组附加熔丝信号FS[0]-FS[2]通过图8中的3组熔丝指示电路262’所产生；其中，3组附加熔丝信号FS[0]、FS[1]以及FS[2]分别为1(高电平)、1(高电平)以及0(低电平)。再者，根据3组附加熔丝信号FS[0]-FS[2]产生一代码(明显的，表1中3组附加熔丝信号FS[0]-FS[2]的组合会对应于一特定的代码来区分缺陷状态)，且该代码会对应于存储器区块211-213的缺陷状态(DT4)。最后，冗余单元阵列22中的3组冗余区块221-223会根据该代码被选择出来，用以取代正规单元阵列21中的存储器区块211-213。此选择冗余区块221-223的过程将于下详述。若图7(b)中的启用熔丝信号EN被设定为高逻辑电平且位值A[2]-A[4]的逻辑状态又分别与3组熔丝状态信号FA[2]-FA[4]相同时，则图7(a)中的冗余启用信号RED为高逻辑电平。存储器区块211具有”2”的逻辑地址以及A[0]＝0与A[1]＝1的位值。参阅图9(c)中具有冗余选择信号RY[2]输出的第二编码电路263c，NOR(或非)门NOR4的输出会因为第一信号F[3](参阅表1与图9(a))为高逻辑电平的关系而成为低逻辑电平，且反相器IN14的输出为高逻辑电平，更会令信号RED＝1(高逻辑电平)、A[1]＝1(高逻辑电平)以及A[0]N＝1(高逻辑电平)。据此，冗余选择信号RY[2]会成为高逻辑电平，因此，冗余区块221会被冗余选择信号RY[2]选择出来，用以取代存储器区块211。存储器区块212具有“0”的逻辑地址以及A[0]＝0与A[1]＝0的位值。具有冗余选择信号RY[0]输出的第二编码电路263c，NOR(或非)门NOR2的输出会因为第一信号F[3](参阅表1与图9(a))为高逻辑电平的关系而成为低逻辑电平，且反相器IN10的输出为高逻辑电平，更会令信号RED＝1(高逻辑电平)、A[1]N＝1(高逻辑电平)以及A[0]N＝1(高逻辑电平)。据此，冗余选择信号RY[0]会成为高逻辑电平，因此，冗余区块222会被冗余选择信号RY[0]选择出来，用以取代存储器区块212。存储器区块213具有“1”的逻辑地址以及A[0]＝1与A[1]＝0的位值。具有冗余选择信号RY[0]输出的 第二编码电路263c，NOR(或非)门NOR3的输出会因为第一信号F[3](参阅表1与图9(a))为高逻辑电平与反相器IN12的输出为高逻辑电平的关系而成为低逻辑电平，更会令信号RED＝1(高逻辑电平)、A[1]N＝1(高逻辑电平)以及A[0]＝1(高逻辑电平)。据此，冗余选择信号RY[1]会成为高逻辑电平，因此，冗余区块223会被冗余选择信号RY[1]选择出来，用以取代存储器区块213。然，存储器区块214具有”3”的逻辑地址以及A[0]＝1与A[1]＝1的位值。具有冗余选择信号RY[3]输出的第二编码电路263c，NOR(或非)门NOR5的输出会因为第一信号F[1]、F[4]、F[5](参阅表1与图9(a))为低逻辑电平的关系而成为高逻辑电平，且反相器IN16的输出为低逻辑电平。据此，冗余选择信号RY[3]会成为低逻辑电平且冗余区块224将不会被冗余选择信号RY[3]选择出来取代存储器区块214。 

表1中DT6(存储器区块211-214被取代)的操作过程将于下详述。首先，于正规单元阵列中提供存储器区块211-214的4组逻辑地址(2，0，1，3)，存储器区块211的逻辑地址(即2)会提供A[0]＝0与A[1]＝1的位值，存储器区块212的逻辑地址(即0)会提供A[0]＝0与A[1]＝0的位值，存储器区块213的逻辑地址(即1)会提供A[0]＝1与A[1]＝0的位值，且存储器区块214的逻辑地址(即3)会提供A[0]＝1与A[1]＝1的位值。其次，3组附加熔丝信号FS[0]-FS[2]通过图8中的3组熔丝指示电路262’所产生；其中，3组附加熔丝信号FS[0]、FS[1]以及FS[2]分别为1(高电平)、0(低电平)以及1(高电平)。再者，根据3组附加熔丝信号FS[0]-FS[2]产生一代码，且该代码会对应于存储器区块211-214的缺陷状态(DT6)。最后，冗余单元阵列22中的3组冗余区块221-224会根据该代码被选择出来，用以取代正规单元阵列21中的存储器区块211-214。此选择冗余区块221-223的过程将于下详述。若图7(b)中的启用熔丝信号EN被设定为高逻辑电平且位值A[2]-A[4]的逻辑状态又分别与3组熔丝状态信号FA[2]-FA[4]相同时，则图7(a)中的冗余启用信号RED为高逻辑电平。存储器区块211具有“2”的逻辑地址以及A[0]＝0与A[1]＝1的位值。参阅图9(c)中具有冗余选择信号RY[2]输出的第二编码电路263c，NOR(或非)门NOR4的输出会因为第一信号F[5](参阅表1与图9(a))为高逻辑电平的关系而成为低逻辑电平，且反相器IN14的输出为高逻辑电平，更会令信号RED＝1(高逻辑电平)、A[1]＝1(高逻辑电平)以及A[0]N＝1(高逻辑电平)。据此，冗余选择信号RY[2]会成为高逻辑电平，因此，冗余区块 221会被冗余选择信号RY[2]选择出来，用以取代存储器区块211。存储器区块212具有“0”的逻辑地址以及A[0]＝0与A[1]＝0的位值。参阅图9(c)中具有冗余选择信号RY[0]输出的第二编码电路263c，NOR(或非)门NOR2的输出会因为第一信号F[5](参阅表1与图9(a))为高逻辑电平的关系而成为低逻辑电平，且反相器IN10的输出为高逻辑电平，更会令信号RED＝1(高逻辑电平)、A[1]N＝1(高逻辑电平)以及A[0]N＝1(高逻辑电平)。据此，冗余选择信号RY[0]会成为高逻辑电平，因此，冗余区块222会被冗余选择信号RY[0]选择出来，用以取代存储器区块212。存储器区块213具有“1”的逻辑地址以及A[0]＝1与A[1]＝0的位值。参阅图9(c)中具有冗余选择信号RY[1]输出的第二编码电路263c，NOR(或非)门NOR3的输出会因为第一信号F[5](参阅表1与图9(a))为高逻辑电平的关系而成为低逻辑电平，且反相器IN12的输出为高逻辑电平，更会令信号RED＝1(高逻辑电平)、A[1]N＝1(高逻辑电平)以及A[0]＝1(高逻辑电平)。据此，冗余选择信号RY[1]会成为高逻辑电平，因此，冗余区块223会被冗余选择信号RY[2]选择出来，用以取代存储器区块213。存储器区块214具有”3”的逻辑地址以及A[0]＝1与A[1]＝1的位值。参阅图9(c)中具有冗余选择信号RY[3]输出的第二编码电路263c，NOR(或非)门NOR5的输出会因为第一信号F[5](参阅表1与图9(a))为高逻辑电平的关系而成为低逻辑电平，且反相器IN16的输出为高逻辑电平，更会令信号RED＝1(高逻辑电平)、A[1]＝1(高逻辑电平)以及A[0]＝1(高逻辑电平)。据此，冗余选择信号RY[3]会成为高逻辑电平，因此，冗余区块224会被冗余选择信号RY[3]选择出来，用以取代存储器区块214。对于表1中的其它例子(DT1-DT3与DT5)来说，其操作过程均非常类似上述DT4与DT6的操作，故不再重复赘述。 

根据表1以及图5(b)所示，存储器区块存在着2个邻接缺陷存储器区块(如DT1-DT3)、3个邻接缺陷存储器区块(如DT4-DT5)或4个邻接缺陷存储器区块(如DT6)时，都可以通过本发明第一实施例中具有少量熔丝的行冗余选择电路26来取代的。参阅图7(a)，若EQ1、EQ2以及EQ3必须被使用到，则冗余会利用不同的A[2:4]来修复多条位线。因此，仅有7组熔丝会被使用到(图7(b)中的4组熔丝以及图8中的3组熔丝)，但’244号专利(参阅其第6A图以及第6B图)却需要用到9组熔丝。据此，本发明于修复表1中的6种缺陷状态将非常的具有灵活性。 

图6中的行冗余选择电路26’为本发明的第二实施例，其可应用于图5(c)中的半导体存储器装置2′。冗余修复启用电路261’包含有261包含有一冗余启用电路261a’(参阅图10)、一启用熔丝电路261b’(参阅图7(b))以及3组熔丝状态电路261c’(参阅图7(c))。冗余启用电路261a’接收启用熔丝信号EN、3组熔丝状态信号FA[2]-FA[4]、附加熔丝信号FS[3]以及存储器区块中逻辑地址(如图6中的ADD1)的3个位A[2]-A[4]。与第7(a)类似，当位A[2]等于熔丝状态信号A[2]、位A[3]等于熔丝状态信号A[3]且位A[4]等于熔丝状态信号A[4]时，逻辑门EQ6、EQ8与EQ9均会输出为逻辑1的信号。然而，对照图7(a)，尽管EQ6门的输出为逻辑0时，加到NA15门一输入的FS[3]会启动NA15门(图6中并未显示附加熔丝信号FS[3]的产生过程)。若启用熔丝信号EN还同时被启动，冗余启用信号RED则因此被产生出来。控制熔丝电路262’包含有如图8所示的4组熔丝指示电路262”，用以产生4组附加熔丝信号FS[0]-FS[3]。冗余解码电路263’包含6组第一编码电路263a’(如图9(a)所示)、4组第四编码电路263e(如图12所示)以及4组第五编码电路263f-263i(如第图13(a)-13(d)所示)。该6组第一编码电路263a’根据3组附加熔丝信号FS[0]-FS[2]以及由图11中反相器电路263b’产生的3组反相附加熔丝信号FS[0]N-FS[2]N来产生6组第一信号F[0]-F[5]。该4组第四编码电路263e根据存储器区块逻辑地址的二位A[0]、A[1]来产生第二信号B[n]N。该第五编码电路263f-263i根据6组第一信号F[0]-F[5]以及4组第二信号B[0]N-B[3]N来产生冗余选择信号RY[0]-RY[3]。该冗余解码电路263’更包含一第八编码电路263d’(参阅图9(d))，用以根据冗余选择信号RY[0]-RY[3]来产生行禁用信号DISY。此外，冗余解码电路263’更包含7个反相器IN21-IN27，用以将4组附加熔丝信号F[0]-F[3]以及存储器区块(参阅图11)逻辑地址的位值A[0]-A[2]反相。 

下方的表2揭示存储器区块的16种缺陷状态DT11-DT26以及其对应的附加熔丝信号FS[0]-FS[3](本发明第二实施例中行选择电路26’的操作过程)。参阅图5(c)以及表2，以DT11的例子来说，邻接存储器区块215’、216’(即表2中被框起来的部份，其逻辑地址分别为2与0，其实际地址分别为BL[4]与BL[5])会被其对应的冗余区块221’、222’所取代。以DT16的例子来说，邻接存储器区块215’-218’会被取代；以DT23的例子来说，二组分隔的邻接存储器区块211’、212’与215’、216’会被取代；以DT24的例子来说， 二组分隔的邻接存储器区块213’、214’与217’、218’会被取代；以DT25的例子来说，二组分隔的邻接存储器区块211’、212’与217’、218’会被取代；以DT26的例子来说，四组邻接存储器区块213’-216’(横跨A[2]＝1与A[2]＝0的二存储器区域)会被取代。行FS[n]代表第一信号F[0]-F[5]，其各显示为高逻辑电平，且经由图9(a)中6组第一编码电路263a的附加熔丝信号FS[0]-FS[2]来产生。 

                            表2 

本发明第二实施例中的冗余位线修复的选择方法，于A[2]为低逻辑电平时修复DT11-DT16的缺陷状态以及于A[2]为高逻辑电平时修复DT17-DT22的 缺陷状态。因此，熔丝状态信号FA[2]就需要决定是要根据低逻辑电平或高逻辑电平的A[2]来进行修复(参阅图10)。本发明的第二实施例可于FS[3]为高逻辑电平时修复DT23-DT26的缺陷状态，此外，DT23的状态RY[2]、RY[0]、RY[1]以及RY[3]被派定为(6，4，2，0)，DT24的状态会被派定为(5，7，1，3)，DT25的状态会被派定为(6，4，1，3)，DT26的状态会被派定为(5，7，2，0)，而对DT23-DT26来说，其对应的各状态RY[2]、RY[0]、RY[1]以及RY[3]对应于表2中倥起来的逻辑地址。本发明第二实施例中的冗余位线修复的选择方法，将于下方伴随着图5(c)、图7(a)-7(c)、图8、图9(a)、图10-12、图13(a)-13(d)以及表2中的DT16加以详加描述，即存储器区块215’-218’会被取代。首先，于正规单元阵列21’中提供存储器区块215’-218’的4组逻辑地址(2，0，1，3)，存储器区块215’的逻辑地址(即2)会提供A[0]＝0、A[1]＝1与A[2]＝0的位值，存储器区块216’的逻辑地址(即0)会提供A[0]＝0、A[1]＝0与A[2]＝0的位值，存储器区块217’的逻辑地址(即1)会提供A[0]＝1、A[1]＝0与A[2]＝0的位值，存储器区块218’的逻辑地址(即3)会提供A[0]＝1、A[1]＝1与A[2]＝0的位值。其中，A[0]-A[2]为任一存储器区块中逻辑地址的至少3个位。其次，4组附加熔丝信号FS[0]-FS[3]通过图8中的4组熔丝指示电路262”所产生；其中，4组附加熔丝信号FS[0]、FS[1]、FS[2]以及FS[3]分别为1(高电平)、0(低电平)、1(高电平)以及0(低电平)。再者，根据4组附加熔丝信号FS[0]-FS[3]以及存储器区块211’-218’逻辑地址的位A[2]产生一代码(明显的，表2中4组附加熔丝信号FS[0]-FS[3]与位A[2]的组合会对应于一特定的代码来区分缺陷状态)，且该代码会对应于存储器区块211’-218’的缺陷状态(DT16)。最后，冗余单元阵列22’中的4组冗余区块221’-224’会根据该代码被选择出来，用以取代正规单元阵列21’中的存储器区块215’-218’。此选择冗余区块221’-224’的过程将于下详述。若图7(b)中的启用熔丝信号EN被设定为高逻辑电平、逻辑门EQ6(参阅图10)的输出为高逻辑电平且位值A[2]-A[4]的逻辑状态又分别与3组熔丝状态信号FA[2]-FA[4]相同时，则图10中的冗余启用信号RED为高逻辑电平。存储器区块215’具有“2”的逻辑地址以及A[0]＝0、A[1]＝1与A[0]＝0的位值。参阅第五编码电路263h，NOR(或非)门NOR25的输出会因为第一信号F[5](参阅表2与图9(a))为高逻辑电平、反相器IN34的输出为高逻辑电平与FS[3]＝0的关系而成为低逻辑电平，更会令反相器IN35的输出为低逻辑电平、第二信号B[2]N为低逻辑电平 (参阅图12)以及NOR(或非)门NOR27的输出为高逻辑电平。据此，冗余选择信号RY[2]会成为高逻辑电平。存储器区块216’具有“0”的逻辑地址以及A[0]＝0、A[1]＝0与A[1]＝0的位值。参阅第五编码电路263f，NOR(或非)门NOR9的输出会因为第一信号F[5](参阅表2与图9(a))为高逻辑电平、反相器IN28的输出为低逻辑电平与FS[3]＝0的关系而成为低逻辑电平，更会令反相器IN29的输出为低逻辑电平、第二信号B[0]N为低逻辑电平(参阅图12)以及NOR(或非)门NOR11的输出为高逻辑电平。据此，冗余选择信号RY[0]会成为高逻辑电平。存储器区块217’具有”1”的逻辑地址以及A[0]＝1、A[1]＝0与A[1]＝0的位值。参阅第五编码电路263g，NOR(或非)门NOR17的输出会因为第一信号F[5](参阅表2与图9(a))为高逻辑电平、反相器IN31的输出为低逻辑电平与FS[3]＝0的关系而成为低逻辑电平，更会令反相器IN32的输出为低逻辑电平、第二信号B[1]N为低逻辑电平(参阅图12)以及NOR(或非)门NOR19的输出为高逻辑电平。据此，冗余选择信号RY[1]会成为高逻辑电平。存储器区块218’具有“3”的逻辑地址以及A[0]＝1、A[1]＝1与A[1]＝0的位值。参阅第五编码电路263i，NOR(或非)门NOR33的输出会因为第一信号F[5](参阅表2与图9(a))为高逻辑电平、反相器IN37的输出为低逻辑电平与FS[3]＝0的关系而成为低逻辑电平，更会令反相器IN38的输出为低逻辑电平、第二信号B[3]N为低逻辑电平(参阅图12)以及NOR(或非)门NOR35的输出为高逻辑电平。据此，冗余选择信号RY[3]会成为高逻辑电平。故冗余选择信号RY[0]-RY[3]会通过DT16的缺陷状态对应的代码而被触发至高逻辑电平，而该代码根据4组附加熔丝信号FS[0]-FS[3]与位A[2]来产生。因此，冗余区块221′-224′会被选出来取代存储器区块215′-218′。DT11-DT15m3DT17-DT22的操作状态均与DT16的非常类似，故不再赘述。 

表2中DT24取代存储器区块213’-214’与217’-218’的操作实施例将于下详述的。首先，于正规单元阵列21’中提供存储器区块213’-214’与217’-218’的4组逻辑地址(5，7，1，3)，存储器区块213’的逻辑地址(即5)会提供A[0]＝、A[1]＝0与A[2]＝1的位值，存储器区块214’的逻辑地址(即7)会提供A[0]＝1、A[1]＝1与A[2]＝1的位值，存储器区块217’的逻辑地址(即1)会提供A[0]＝1、A[1]＝0与A[2]＝0的位值，存储器区块218’的逻辑地址(即3)会提供A[0]＝1、A[1]＝1与A[2]＝0的位值。其次，4组附加熔丝信号FS[0]-FS[3]通过图8中的4组熔丝指示电路262”所产生；其中，4 组附加熔丝信号FS[0]、FS[1]、FS[2]以及FS[3]分别为1(高电平)、0(低电平)、0(低电平)以及1(高电平)。再者，根据4组附加熔丝信号FS[0]-FS[3]以及存储器区块213’-214’与217’-218’逻辑地址的位A[2]产生一代码(明显的，表2中4组附加熔丝信号FS[0]-FS[3]的组合会对应于一特定的代码来区分缺陷状态)，且该代码会对应于存储器区块213’-214’与217’-218’的缺陷状态(DT24)。最后，冗余单元阵列22’中的4组冗余区块221’-224’会根据该代码被选择出来，用以取代正规单元阵列21’中的存储器区块213’-214’与217’-218’。此选择冗余区块221’-224’的过程将于下详述。若图7(b)中的启用熔丝信号EN被设定为高逻辑电平、逻辑门NOR8’(参阅图10)的输出为低逻辑电平(当FS[3]为高逻辑电平)且位值A[3]-A[4]的逻辑状态又分别与3组熔丝状态信号FA[2]-FA[4]相同时，则图10中的冗余启用信号RED为高逻辑电平。存储器区块213’具有”5”的逻辑地址以及A[0]＝1、A[1]＝0与A[2]＝1的位值。参阅第五编码电路263h，NOR(或非)门NOR31的输出会因为信号FS[3]N、A[2]N、B[1]N以及NOR(或非)门NOR30的输出为低逻电平的关而成为高逻辑电平，更会令冗余选择信号RY[2]会成为高逻辑电平。存储器区块214’具有”7”的逻辑地址以及A[0]＝1、A[1]＝1与A[2]＝1的位值。参阅第五编码电路263f，NOR(或非)门NOR15的输出会因为信号FS[3]N、A[2]N、B[3]N以及NOR(或非)门NOR14的输出为低逻电平的关系而成为高逻辑电平，更会令冗余选择信号RY[0]会成为高逻辑电平。存储器区块217’具有”1”的逻辑地址以及A[0]＝1、A[1]＝0与A[2]＝0的位值。参阅第五编码电路263g，NOR(或非)门NOR23的输出会因为信号FS[3]N、A[2]N、B[3]N以及NOR(或非)门NOR22的输出为低逻电平的关系而成为高逻辑电平，更会令冗余选择信号RY[1]会成为高逻辑电平。存储器区块218’具有”3”的逻辑地址以及A[0]＝1、A[1]＝1与A[2]＝0的位值。参阅第五编码电路263i，NOR(或非)门NOR39的输出会因为信号FS[3]N、A[2]、B[3]N以及NOR(或非)门NOR38的输出为低逻电平的关系而成为高逻辑电平，更会令冗余选择信号RY[3]会成为高逻辑电平。故冗余选择信号RY[0]-RY[3]会通过DT24的缺陷状态对应的代码而被触发至高逻辑电平，而该代码根据4组附加熔丝信号FS[0]-FS[3]与位A[2]来产生。因此，冗余区块221′-224′会被选出来取代存储器区块213′-214′与217′-218′。DT23、DT25与DT26的操作状态均与DT24的非常类似，故不再赘述。 

根据表2以及图5(c)，具有二邻接缺陷存储器区块(如DT11-DT13、DT17-DT19)、三邻接缺陷存储器区块(如DT14-DT15、DT20-DT21)、四邻接缺陷存储器区块(如DT16、DT22与DT26)或将四缺陷存储器区块全部分成二组(或二邻接缺陷存储器区块加上另二邻接缺陷存储器区块)(如T23-T25)的存储器区块可通过本发明第二实施例中具有少量熔丝的行冗余选择电路26’所取代。因此，仅有8组熔丝会被使用到(图7(b)中的1组熔丝、图7(c)中的3组熔丝以及图8中的4组熔丝)，较’244号专利需要用到9组熔丝少很多。此外，本发明可以执行灵活性化的位线冗余修复，即通过本发明，要被取代(修复)的存储器区块的排列方式可以有多种的类型，包含位值A[2]＝1与A[2]＝0的二邻接存储器区块、三邻接存储器区块、四邻接存储器区块以及分成二组的四存储器区块。甚者，本发明还可被应用于字符线冗余修复，只要将图5(b)以及5(c)图中的存储器区块与冗余区块修分别改为包含2条字符线与2条冗余字符线即可。尽管本发明实施例描述各存储器区块与冗余区块中具有2条字符线或位线，但还可为2条以上，其根据存储器装置的应用而定。 

虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明。任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围的情况下，可进行各种更动与修改。因此，本发明的保护范围以所提出的权利要求的范围为准。 

Claims (15)

1.一种冗余位线修复装置，于一具有多个存储器区块的正规单元阵列以及一具有多个冗余区块的冗余单元阵列中执行位线修复，该装置包含：

一冗余修复启用电路，根据该存储器区块的逻辑地址产生一冗余启用信号，该冗余修复启用电路包含：

一启用熔丝电路，用以产生一启用熔丝信号，

多个熔丝状态电路，用以产生多个熔丝状态信号，以及

一冗余启用电路，接收该启用熔丝信号、该熔丝状态信号以及该存储器区块的逻辑地址来产生该冗余启用信号；

一控制熔丝电路，用以传递一对应该存储器区块的缺陷状态的代码，其中该缺陷状态为二邻接缺陷存储器区块、三邻接缺陷存储器区块、四邻接缺陷存储器区块以及二邻接缺陷存储器区块加上另二邻接缺陷存储器区块中的任一者，该控制熔丝电路可产生多个附加熔丝信号，且该代码通过该多个附加熔丝信号的状态组合来决定；

一冗余解码电路，接收该冗余启用信号以及该代码，用以于该冗余单元阵列中选出多个冗余区块来取代该正规单元阵列中的多个存储器区块，该冗余解码电路包含：

多个第一编码电路，用以根据多个附加熔丝信号来产生多个第一信号，

多个第四编码电路，各根据该存储器区块逻辑地址的二位来产生一第二信号，

多个第五编码电路，各根据该第一信号、该第二信号以及一附加熔丝信号来产生一冗余选择信号，以及

一第八编码电路，用以根据该冗余选择信号来产生一行禁用信号。

2.根据权利要求1的冗余位线修复装置，其中该存储器区块包含有将四缺陷存储器区块分成二组的存储器区块。

3.根据权利要求1的冗余位线修复装置，其中各冗余区块包含有多条位线以及与该多条位线相关的多个冗余存储器单元。

4.根据权利要求1的冗余位线修复装置，其中各冗余区块包含有多条字符线以及与该多条字符线相关的多个冗余存储器单元。

5.根据权利要求1的冗余位线修复装置，其中该冗余启用电路可进一步接收一附加熔丝信号来产生该冗余启用信号。

6.根据权利要求1的冗余位线修复装置，其中该代码通过该多个附加熔丝信号的状态组合以及该存储器区块逻辑地址的一位来决定。

7.一种冗余位线修复的选择方法，于一具有多个存储器区块的正规单元阵列以及一具有多个冗余区块的冗余单元阵列中执行位线修复，该方法包含下列步骤：

于该正规单元阵列中提供多个存储器区块的逻辑地址；

通过一冗余修复启用电路根据该存储器区块的逻辑地址产生一冗余启用信号，该冗余修复启用电路包含：

一启用熔丝电路，用以产生一启用熔丝信号，

多个熔丝状态电路，用以产生多个熔丝状态信号，以及

一冗余启用电路，接收该启用熔丝信号、该熔丝状态信号以及该存储器区块的逻辑地址来产生该冗余启用信号；

产生多个附加熔丝信号；

根据该附加熔丝信号的状态产生一代码，且该代码对应该存储器区块的缺陷状态，其中该缺陷状态为二邻接缺陷存储器区块、三邻接缺陷存储器区块、四邻接缺陷存储器区块以及二邻接缺陷存储器区块加上另二邻接缺陷存储器区块中的任一者；以及

通过一冗余解码电路接收该冗余启用信号以及该代码，用以于该冗余单元阵列中选出多个冗余区块来取代该正规单元阵列中的多个存储器区块，该冗余解码电路包含：

多个第一编码电路，用以根据多个附加熔丝信号来产生多个第一信号，

多个第四编码电路，各根据该存储器区块逻辑地址的二位来产生一第二信号，

多个第五编码电路，各根据该第一信号、该第二信号以及一附加熔丝信号来产生一冗余选择信号，以及

一第八编码电路，用以根据该冗余选择信号来产生一行禁用信号。

8.根据权利要求7的冗余位线修复的选择方法，其中该存储器区块包含有将四缺陷存储器区块分成二组的存储器区块。

9.根据权利要求7的冗余位线修复的选择方法，其中各冗余区块包含有多条位线以及与该多条位线相关的多个冗余存储器单元。

10.根据权利要求7的冗余位线修复的选择方法，其中各冗余区块包含有多条字符线以及与该多条字符线相关的多个冗余存储器单元。

11.根据权利要求7的冗余位线修复的选择方法，其中该代码可进一步根据该多个附加熔丝信号的状态组合以及该正规单元阵列中存储器区块的逻辑地址的一位来产生。

12.一种冗余位线修复装置，于一具有多个存储器区块的正规单元阵列以及一具有多个冗余区块的冗余单元阵列中执行位线修复，该装置包含：

一冗余修复启用电路，根据该存储器区块的逻辑地址产生一冗余启用信号，该冗余修复启用电路包含：

一启用熔丝电路，用以产生一启用熔丝信号，

多个熔丝状态电路，用以产生多个熔丝状态信号，以及

一冗余启用电路，接收该启用熔丝信号、该熔丝状态信号以及该存储器区块的逻辑地址来产生该冗余启用信号；

一指示存储器区块缺陷状态的装置，其中该缺陷状态为二邻接缺陷存储器区块、三邻接缺陷存储器区块、四邻接缺陷存储器区块以及二邻接缺陷存储器区块加上另二邻接缺陷存储器区块中的任一者；

一用以传送一对应该缺陷状态的代码的装置，该代码通过多个附加熔丝信号的状态组合来决定；以及

一冗余解码电路，接收该冗余启用信号以及该代码，用以于该冗余单元阵列中选出多个冗余区块来取代该正规单元阵列中的多个存储器区块，其中，该冗余解码电路包含：

多个第一编码电路，用以根据多个附加熔丝信号来产生多个第一信号，

多个第四编码电路，各根据该存储器区块逻辑地址的二位来产生一第二信号，

多个第五编码电路，各根据该第一信号、该第二信号以及一附加熔丝信号来产生一冗余选择信号，以及

一第八编码电路，用以根据该冗余选择信号来产生一行禁用信号。

13.根据权利要求12的冗余位线修复装置，其中该存储器区块包含有将四缺陷存储器区块分成二组的存储器区块。

14.根据权利要求12的冗余位线修复装置，其中各冗余区块包含有多条位线以及与该多条位线相关的多个冗余存储器单元。

15.根据权利要求12的冗余位线修复装置，其中各冗余区块包含有多条字符线以及与该多条字符线相关的多个冗余存储器单元。

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