CN101510447B - 半导体存储器装置中的冗余电路 - Google Patents

Abstract

本发明提供了一种半导体存储器装置中的冗余电路，包括：熔丝组控制器，其用于输出根据施加的地址信号而使能的多个冗余使能信号；备用熔丝单位，其用于输出对应于内部备用熔丝选项的预定逻辑电平的多个熔离信号；冗余选择器，其受控于从外部施加的选择控制信号，用于将所述多个冗余使能信号输出为多个正常选择控制信号；及复用器，其用于根据所述多个熔离信号和所述多个正常选择控制信号来使能多个冗余选择信号或备用冗余选择信号。

Description

半导体存储器装置中的冗余电路

本专利申请是2005年7月20日提交中国专利局、申请号为200510085105.2、发明名称为“半导体存储器装置中的冗余电路”的专利申请的分案申请。 

技术领域

本发明涉及一种半导体装置；且更具体而言，涉及一种半导体存储器装置中的冗余电路。 

背景技术

一般而言，半导体存储器装置在晶片状态下经历预定测试，以挑出其中具有错误或缺陷的不理想单元、字线、位线等。此外，对于冗余电路而言亦执行相同测试以找出缺陷。如众所周知的，在半导体存储器装置中需要冗余单元阵列的目的在于，若正常单元阵列中的任意单元由于任何原因而不能执行其功能，则冗余单元阵列中的单元可代替正常单元阵列中的所述任意单元来执行正常操作。 

图1是说明现有技术冗余电路的方块图，且图2为表示该现有技术冗余电路的操作的时序图。 

本文中，熔丝组控制器110被配置有用于储存一组地址信号的熔丝组(fuse set)及用于控制该组地址信号的控制器。 

参看图1及图2，为测试以找出预定冗余电路中的缺陷，将冗余测试信号RED_TEST施加至熔丝组控制器110以使冗余电路在T2时段之后进入测试模式中。熔丝组控制器110根据所施加的地址信号ADDRESS的预定组合而输出逻辑高电平的冗余使能信号REDEN<0：3>。然后，当将选择控制信号SEL_CTRL施加至冗余选择器120同时将冗余使能信号REDEN<0:3>施加至其时，冗余选择器120输出冗余选择信号 RED_SEL<0:3>。本文中，T1时段对应于用以设置冗余电路的操作时间且T1与T2之间的时段对应于冗余电路的正常操作时间。 

然而，由于根据现有技术冗余电路而在一个熔丝组中设置一个冗余替换单位(redundant substitution unit)，故存在着以下缺点：若该冗余替换单位中存在任何缺陷则不可能利用该熔丝组。同时，尽管由于现今更大地增强了制程技术而使半导体存储器装置变得微小化(micronized)，但熔丝组在该装置中的占据面积仍相对大，使得终究难以实施高度集成的装置，这是根据现有技术的另一问题。 

发明内容

因此，本发明的目的在于提供一种冗余电路，在该冗余电路中，多个冗余取代单位设置于一个熔丝组中以增强熔丝组的使用效率。 

根据本发明的一个方面，在半导体存储器装置中提供一种冗余电路，包含：熔丝组控制器，其用于输出根据所施加的地址信号而使能的冗余使能信号；冗余选择器，其用于选择冗余地址；备用冗余选择器，其用于选择备用冗余地址；及备用熔丝控制器，其受控于所述冗余使能信号，用于根据内部熔丝选项(option)来输出选择冗余选择器和备用冗余选择器中的至少一个的选择控制信号。 

根据本发明的另一个方面，在半导体存储器装置中提供一种冗余电路，包含：熔丝组控制器，其用于输出根据所施加的地址信号而使能的冗余使能信号；冗余选择器，其用于输出冗余选择信号；备用冗余选择器，其用于输出备用冗余选择信号；及备用熔丝控制器，其受控于所述冗余使能信号，用于在正常模式期间根据内部熔丝选项、或在测试模式期间根据对应于所述冗余选择信号的预定地址信号来输出选择冗余选择器和备用冗余选择器中的至少一个的选择控制信号。 

根据本发明的又一个方面，在半导体存储器装置中提供一种冗余电路，包含：熔丝组控制器，其用于输出根据所施加的地址信号而使能的多个冗余使能信号；备用熔丝单位，其用于输出对应于内部备用熔丝选项的预定逻辑电平的多个熔离信号(fuse-out signal)；冗余选择器，其受控于施加自外部的选择控制信号，用于将所述多个冗余使能信号输出为多个正常选择控制信号；复用器，其用于根据所述多个熔离信号和所述多个正常选择控制信号来使能多个冗余选择信号或备用冗余选择信号。 

附图说明

参考结合附图给出的以下优选实施例描述，本发明的以上与其它目的与特征将变得显而易见，其中： 

图1是说明现有技术冗余电路的方块图； 

图2为表示现有技术冗余电路的操作的时序图； 

图3是说明根据本发明第一优选实施例的半导体存储器装置的冗余电路的方块图； 

图4是说明根据本发明的备用熔丝控制器的配置的方块图； 

图5是说明根据本发明的冗余电路的备用熔丝单位的电路图； 

图6是说明根据本发明的选择控制器的详细配置的方块图； 

图7是说明根据本发明的选择控制器的正常选择器的电路图； 

图8是说明根据本发明的选择控制器的测试模式选择器的电路图； 

图9是说明根据本发明的选择控制器的信号耦合器的电路图； 

图10为当连接备用熔丝单位时根据本发明的冗余电路的时序图； 

图11为当断开备用熔丝时根据本发明的冗余电路的时序图； 

图12是说明根据本发明第二优选实施例的冗余电路的方块图；并且 

图13是说明根据本发明第二优选实施例的复用器的详细配置的电路图。 

具体实施方式

现将参照其中示出本发明的示例性实施例的附图来更全面地描述本 发明。 

图3是说明根据本发明第一优选实施例的冗余电路的方块图。 

参看图3，所发明的冗余电路包含熔丝组控制器310、备用熔丝控制器320、冗余选择器330及备用冗余选择器340。 

本发明的熔丝组控制器310具有与现有技术冗余电路相同的构造。熔丝组控制器310根据所施加的地址信号ADDRESS的预定组合来输出逻辑高电平的冗余使能信号REDEN<0:3>。 

备用熔丝控制器320在正常模式中根据熔丝选项来使能冗余选择控制信号RED_SELECT<0:3>或备用冗余选择控制信号SPARERED_SELECT。此外，在测试模式中，备用熔丝控制器320可根据对应于在测试模式被使能的冗余选择信号RED_SEL<0:3>的预定命令信号，例如预定地址信号ADDRESS<0:3>来使能冗余选择控制信号RED_SELECT<0:3>或备用冗余选择控制信号SPARE RED_SELECT。 

冗余选择器330对冗余选择控制信号RED_SELECT<0:3>及选择控制信号SEL_CTRL执行逻辑运算，以输出用于选择对应于它的冗余地址的冗余选择信号RED_SEL<0:3>。 

备用冗余选择器340对备用冗余选择控制信号SPARERED_SELECT及选择控制信号SEL_CTRL执行逻辑运算以输出用于选择对应于它的备用冗余地址的备用冗余选择信号SPARE REDUNDANTSEL。 

图4是说明根据本发明第一实施例的备用熔丝控制器320的配置的方块图。 

参看图4，备用熔丝控制器320包含备用熔丝单位410及选择控制器420。本文中，备用熔丝单位410借助于熔丝控制信号FUSE_CTRL加以初始化且其可输出熔离信号FUSE_OUT<0:3>，该信号具有对应于备用熔丝单位410的连接或断开的预定逻辑电平。 

选择控制器420在正常模式中根据熔离信号FUSE_OUT<0:3>的逻 辑电平来使能冗余选择控制信号RED_SELECT<0:3>或备用冗余选择控制信号SPARE RED_SELECT。此外，选择控制器420可根据对应于在测试模式被使能的冗余选择信号RED_SEL<0:3>的预定命令信号，例如预定地址信号ADDRESS<0:3>来使能冗余选择控制信号RED_SELECT<0:3>或备用冗余选择控制信号SPARE RED_SELECT。 

图5是说明根据本发明第一实施例的冗余电路的备用熔丝单位410的电路图。 

参看图5，备用熔丝单位410包含第一备用熔丝输出单位510、第二备用熔丝输出单位520、解码器使能信号产生器530及解码器540。备用熔丝单位410输出熔离信号FUSE_OUT<0:3>，其具有对应于第一熔丝FUSE1及第二熔丝FUSE2的连接或断开状态的预定逻辑电平。 

更具体而言，第一备用熔丝输出单位510被提供有：第一熔丝511，其设置在电源电压VDD与第一公用节点COM1之间；第一NMOS晶体管512，其受控于熔丝控制信号FUSE_CTRL，其端部(end)连接至第一公用节点COM1和地电压VSS；第一反相器513，用于使第一公用节点COM1的逻辑电平反相；及第二NMOS晶体管514，其受控于第一反相器513的输出，其端部连接至第一公用节点COM1和地电压VSS。当在断开第一熔丝511的条件下施加逻辑高电平的熔丝控制信号FUSE_CTRL时，第一公用节点COM1的逻辑电平变低。相反，当在连接第一熔丝511的条件下施加逻辑高电平的熔丝控制信号FUSE_CTRL时，第一公用节点COM1的逻辑电平再次变高。 

第二备用熔丝输出单位520被提供有：第二熔丝521，其设置在电源电压VDD与第二公用节点COM2之间；第三NMOS晶体管522，其受控于熔丝控制信号FUSE_CTRL，其端部连接至第二公用节点COM2和地电压VSS；第二反相器523，用于使第二公用节点COM2的逻辑电平反相；及第四NMOS晶体管524，其受控于第二反相器523的输出，其端部连接至第二公用节点COM2和地电压VSS。

解码器使能信号产生器530具有与第一备用熔丝输出单位510相同的构造，因此本文中将省略对其构造的进一步描述。在不使用备用熔丝单位的状况下，需要解码器使能信号产生器530来切断解码器540的输出。 

解码器540在受到输出自解码器使能信号产生器530的解码器使能信号DECODER_ENABLE的控制之后被使能。其后，解码器540通过对第一及第二备用熔丝输出单位510及520的输出信号进行解码来输出第一至第四熔离信号FUSE_OUT<0:3>，所述输出信号对应于第一及第二备用熔丝511及512的连接状态。 

同时，尽管未在附图中示出，根据本发明的另一个实施例，第一及第二备用熔丝输出单位510及520及解码器使能信号产生器530中的每个可被提供有：互连于地电压VSS与公用节点之间的熔丝，互连于公用节点与电源电压VDD之间的受控于熔丝控制信号FUSE_CTRL的NMOS晶体管，用于使公用节点的逻辑电平反相的反相器，及互连于公用节点与电源电压VDD之间的受控于反相器输出的另一个NMOS晶体管。 

图6是说明根据本发明第一实施例的选择控制器420的详细配置的方块图。 

尽管选择控制器420不限于本说明书的范畴，但是其可被配置有正常选择器610。 

在此状况下，响应于在冗余测试信号RED_TEST处于逻辑低电平的正常模式期间所施加的冗余使能信号REDEN<0:3>，正常选择器610根据熔离信号FUSE_OUT<0:3>的逻辑电平来使能正常选择控制信号NS<0:3>或备用选择控制信号SS。本文中，有可能分别利用正常选择控制信号NS<0:3>及备用选择控制信号SS来作为冗余选择控制信号RED_SELECT<0:3>及备用冗余选择控制信号SPARE RED_SELECT。 

可替换地，尽管本发明不限于本说明书的范畴，如图6中所述，选择控制器420可被配置有正常选择器610、测试模式选择器620及信号耦 合器630。 

正常选择器610在冗余测试信号RED_TEST处于逻辑低电平的正常模式中使能正常选择控制信号NS<0:3>或备用选择控制信号SS。本文中，根据熔离信号FUSE_OUT<0:3>的逻辑电平来确定在第一至第四冗余选择信号RED_SEL<0:3>中，哪个被替换成备用冗余选择信号SPARERED_SELECT。响应于所施加的冗余使能信号REDEN<0:3>，可使能第一至第四冗余选择控制信号RED_SELECT<0:3>或备用冗余选择信号SPARE RED_SELECT。 

同时，在冗余测试信号RED_TEST处于逻辑高电平的测试模式中，正常选择控制信号NS<0:3>及备用选择控制信号SS变成处于逻辑低电平以使正常选择器610不工作。 

测试模式选择器620使能在冗余测试信号RED_TEST处于逻辑高电平的测试模式中被使能的测试模式选择控制信号TNS<0:3>或测试模式备用选择控制信号TSS。 

信号耦合器630对正常选择控制信号NS<0:3>及测试模式选择控制信号TNS<0:3>执行逻辑OR运算且对备用选择控制信号SS及测试模式备用选择控制信号TSS执行逻辑OR运算。 

图7是说明根据本发明实施例的选择控制器420的正常选择器610的电路图。 

参看图7，正常选择器610被提供有第一至第九反相器711至719及第一至第九NAND门721至729。本文中，第一反相器711用于使第一熔离信号FUSE_OUT<0>反相且第二反相器712用于使第二熔离信号FUSE_OUT<1>反相。同样，第三及第四反相器713及714分别使第三熔离信号FUSE_OUT<2>及第四熔离信号FUSE_OUT<3>反相。第五反相器715使冗余测试信号RED_TEST反相。 

同时，第一NAND门721对第一反相器711的输出、第一冗余使能信号REDEN<0>及第五反相器715的输出执行逻辑NAND运算。第二 NAND门722对第二反相器712的输出、第二冗余使能信号REDEN<1>及第五反相器715的输出执行逻辑NAND运算。以相同的方式，第三NAND门723对第三反相器713的输出、第三冗余使能信号REDEN<2>及第五反相器715的输出执行逻辑NAND运算。第四NAND门724对第四反相器714的输出、第四冗余使能信号REDEN<3>及第五反相器715的输出执行逻辑NAND运算。 

第五NAND门725对第一熔离信号FUSE_OUT<0>、第一冗余使能信号REDEN<0>及第五反相器715的输出执行逻辑NAND运算。同样，第六NAND门726对第二熔离信号FUSE_OUT<1>、第二冗余使能信号REDEN<1>及第五反相器715的输出执行逻辑NAND运算。第七NAND门727对第三熔离信号FUSE_OUT<2>、第三冗余使能信号REDEN<2>及第五反相器715的输出执行逻辑NAND运算。第八NAND门728对第四熔离信号FUSE_OUT<3>、第四冗余使能信号REDEN<3>及第五反相器715的输出执行逻辑NAND运算。 

本文中，第九NAND门729起着对第五至第八NAND门725、726、727及728执行逻辑NAND运算的作用。 

本文中，第六至第九反相器716、717、718及719用于使仅第一至第四NAND门721、722、723及724的输出反相。因此，对本领域技术人员显而易见的是，第一NAND门721及第六反相器716可由一个AND门来替换。在冗余测试信号RED_TEST处于逻辑高电平的测试模式中，正常选择控制信号NS<0:3>及备用选择控制信号SS处于逻辑低电平，从而使正常选择器610不工作。 

图8是说明根据本发明第一实施例的选择控制器420的测试模式选择器620的电路图。 

参看图8，测试模式选择器620对地址信号ADDRESS<0:3>、地址信号ADDRESS<4>及冗余测试信号RED_TEST执行逻辑运算，以由此使能冗余选择控制信号RED_SELECT<0:3>或备用冗余选择控制信号 SPARE RED_SELECT。 

图9是说明根据本发明实施例的选择控制器420的信号耦合器630的电路图。 

参看图9，信号耦合器630被提供有：第一至第四NOR门，用于对第一至第四正常选择控制信号NS<0:3>及第一至第四测试模式选择控制信号TNS<0:3>执行逻辑NOR运算；及第五NOR门915，用于对备用选择控制信号SS及测试模式备用选择控制信号TSS执行逻辑NOR运算。 

本文中，第一至第五反相器921至925用于使仅第一至第五NOR门911至915的输出反相。因此，对本领域技术人员显而易见的是，第一NOR门911及第一反相器921可由一个OR门等来替换。 

图10为当连接备用熔丝单位时根据本发明的冗余电路的时序图，其中熔离信号FUSE_OUT<0:3>处于逻辑低电平。 

1)第一时段(T1-T2) 

第一时段是正常操作时段，其中冗余测试信号RED_TEST处于逻辑低电平，且因此第一及第二熔丝511及512如图5中所示连接到其自己的部分。 

熔丝组控制器310通过组合施加自外部的地址信号ADDRESS来输出冗余使能信号REDEN<0:3>。参看图10，例如，尽管未示出第一冗余使能信号REDEN<0>变成处于逻辑高电平，但第一至第四冗余使能信号<0:3>可分别被使能，即处于逻辑高电平。 

备用熔丝单位410可在第一熔丝511及第二熔丝512连接至其自己的部分的条件下输出逻辑低电平的第一熔离信号FUSE_OUT<0>。此时，选择控制器420的正常选择器610系受控于被使能于逻辑高电平的第一冗余使能信号REDEN<0>。因此，正常选择器610使能第一正常选择控制信号NS<0>以处于逻辑高电平。相反，由于冗余测试信号RED_TEST保持逻辑低电平，故测试模式选择器620维持测试模式选择控制信号 TNS<0:3>及测试模式备用选择控制信号TSS以处于逻辑低电平，从而使测试模式选择器620不工作。此外，因为第一正常选择控制信号NS<0>被使能以处于逻辑高电平，故信号耦合器630使能第一冗余选择控制信号RED_SELECT<0>以处于逻辑高电平，且随后，受控于选择控制信号SEL_CTRL的冗余选择器330使能第一冗余选择信号RED_SEL<0>。 

2)第二时段(T2-T3) 

第二时段为冗余测试信号RED_TEST处于逻辑高电平的测试模式时段。 

测试模式选择器620使能第一测试模式选择控制信号TNS<0>以处于逻辑高电平，且信号耦合器630使能第一冗余选择控制信号RED_SELECT<0>以处于逻辑高电平。此外，受控于选择控制信号SEL_CTRL的冗余选择器330使能第一冗余选择信号RED_SEL<0>。此时，正常选择器610的输出对信号耦合器630不起作用，这是因为逻辑高电平的冗余测试信号RED_TEST使得输出自正常选择器610的备用选择控制信号SS及正常选择控制信号NS<0:3>处于逻辑低电平。 

3)第三时段(T3之后) 

第三时段为冗余测试信号RED_TEST及第二测试模式选择控制信号TNS<1>处于逻辑高电平的测试模式时段。 

第三时段的工作机理与第二时段相同。但是，仅存在一差异，即与第二时段相比，因为第二测试模式选择控制信号TNS<1>而不是第一测试模式选择控制信号TNS<0>被使能以处于逻辑高电平，故第二冗余选择信号RED_SEL<1>而不是第一冗余选择信号RED_SEL<0>被使能以处于逻辑高电平。 

图11为当断开备用熔丝时根据本发明第一实施例的冗余电路的时序图，其中第一熔离信号FUSE_OUT<0>处于逻辑高电平。

1)第一时段(TI-T2) 

第一时段是冗余测试信号RED_TEST处于逻辑低电平且第一熔离信号FUSE_OUT<0>处于逻辑高电平的正常操作时段。 

熔丝组控制器310通过组合自外部施加的地址信号ADDRESS来输出冗余使能信号REDEN<0:3>。举例而言，假定第一冗余使能信号REDEN<0>被使能以处于逻辑高电平，则通过被使能于逻辑高电平的第一冗余使能信号REDEN<0>来控制选择控制器420的正常选择器610，以由此使能备用选择控制信号SS以处于逻辑高电平。另一方面，由于冗余测试信号RED_TEST保持逻辑低电平，故测试模式选择器620维持测试模式选择控制信号TNS<0:3>及测试模式备用选择控制信号TSS以处于逻辑低电平，从而使测试模式选择器620不工作。 

此外，因为备用选择控制信号SS被使能以处于逻辑高电平，故信号耦合器630使能备用冗余选择控制信号SPARE RED_SELECT以处于逻辑高电平。此外，受控于选择控制信号SEL_CTRL的备用冗余选择器340使能备用冗余选择信号SPARE REDUNTANT SEL。 

2)第二时段(T2-T3)及第三时段(T3之后) 

由于这些时段是冗余测试信号RED_TEST处于逻辑高电平的测试模式时段，故工作机理与图10中的描述相同，因此本文中将省略进一步的说明。 

图12是说明根据本发明第二优选实施例的冗余电路的方块图。 

参看图12，第二实施例的冗余控制器包含熔丝组控制器1210、备用熔丝单位1220、冗余选择器1230及复用器1240。 

具有与图1相同的构造的熔丝组控制器1210输出由所施加的地址信号ADDRESS的预定组合来使能的冗余使能信号REDEN<0:3>。 

具有与图5相同的配置的备用熔丝单位1220输出熔离信号 FUSE_OUT<0:3>，其逻辑电平根据第一及第二备用熔丝FUSE1及FUSE2的连接状态来确定。 

由选择控制信号SEL_CTRL控制的冗余选择器1230将所使能的冗余使能信号REDEN<0:3>输出为正常选择控制信号NS<0:3>。 

复用器1240在第一及第二备用熔丝FUSE1及FUSE2连接到其自己的部分的条件下正常地使能第一至第四冗余选择信号RED_SEL<0:3>。然而，假定存在具有与其它信号不同的逻辑电平的预定信号，即在第一至第四熔离信号FUSE_OUT<0:3>中，则复用器1240使能备用冗余选择信号SPARE REDUNDANT SEL及除对应于具有不同逻辑电平的预定信号的冗余选择信号之外的冗余选择信号。举例而言，若第一熔离信号FUSE_OUT<0>具有不同于第二至第四熔离信号FUSE<1:3>的逻辑电平，则复用器1240使能备用冗余选择信号SPARE REDUNDANT_SEL及除对应于第一熔离信号FUSE_OUT<0>的第一冗余选择信号RED_SEL<0>之外的第二至第四冗余选择信号RED_SEL<1:3>。 

图13是说明根据本发明第二实施例的图12的复用器1240的详细配置的电路图。 

由于复用器1240中的输入/输出信号的逻辑关系对于本领域技术人员是显而易见的，故在此将简化详细描述。 

此外，对本领域技术人员显而易见的是，第一NAND门ND1及第二反相器IV2可由一个AND门来替换，且另外，第五至第九NAND门可由一个AND门来替换。 

与现有技术相比，本发明所提供的优点在于：有可能重新使用占用率(occupation ratio)愈来愈增加的熔丝，尽管有缺陷的冗余区域应由其他加以代替。因此，对于半导体存储器装置的电路设计而言较为有利。此外，由于可根据熔丝选项来代替有缺陷的冗余区域，亦有可能提高生产率。 

本发明包含关于在2005年4月29日申请于韩国专利局的韩国专利 申请号2005-36227，其全部内容在此引入作为参考。 

尽管已参照特定的优选实施例描述了本发明，对本领域的技术人员将显而易见的是，可在如以下权利要求所限定的发明精神与范围内做出各种改变与修改。

【主要符号说明】 

110          熔丝组控制器 

120          冗余选择器 

310          熔丝组控制器 

320          备用熔丝控制器 

330          冗余选择器 

340          备用冗余选择器 

410          熔丝单位 

420          选择控制器 

510          第一备用熔丝输出单位 

511          第一熔丝 

512          第一NMOS晶体管 

513          第一反相器 

514          第二NMOS晶体管 

520          第二备用熔丝输出单位 

521          第二熔丝 

522          第三NMOS晶体管 

523          第二反相器 

524          第四NMOS晶体管 

530          解码器使能信号产生器 

540          解码器 

610          正常选择器 

620          测试模式选择器 

630          信号耦合器 

711至719     第一至第九反相器 

721至729     第一至第九NAND门 

911至915     第一至第五NOR门

921至925     第一至第五反相器 

1210         熔丝组控制器 

1220         备用熔丝单位 

1230         冗余选择器 

1240         复用器。

Claims (3)

1.一种半导体存储器装置中的冗余电路，包括：

熔丝组控制器，其用于输出根据施加的地址信号而使能的多个冗余使能信号；

备用熔丝单位，其用于输出对应于内部备用熔丝选项的预定逻辑电平的多个熔离信号；

冗余选择器，其受控于从外部施加的选择控制信号，用于将所述多个冗余使能信号输出为多个正常选择控制信号；及

复用器，其用于根据所述多个熔离信号和所述多个正常选择控制信号来使能多个冗余选择信号或备用冗余选择信号。

2.如权利要求1的半导体存储器装置中的冗余电路，其中所述备用熔丝单位包含：

多个备用熔丝输出单位，其受控于熔丝控制信号，用于输出对应于内部熔丝选项的预定逻辑电平的信号；

解码器，其用于通过对所述多个备用熔丝输出单位的输出信号进行解码来输出所述多个熔离信号；及

解码器使能信号发生器，其受控于所述熔丝控制信号，用于使能所述解码器。

3.如权利要求1的半导体存储器装置中的冗余电路，其中所述复用器包含：

多个反相器，其用于使来自所述备用熔丝单位的所述多个熔离信号中的每个熔离信号反相；

多个第一AND门，其用于对从所述冗余选择器并行输入的所述多个正常选择控制信号与所述多个反相器的输出执行逻辑AND运算；及

多个第二AND门，其用于对所述多个熔离信号与所述多个正常选择控制信号执行逻辑AND运算。

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