JPH09288900A - スペアデコーダ回路及び不良セルアドレスのコーディング方法 - Google Patents
スペアデコーダ回路及び不良セルアドレスのコーディング方法Info
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- JPH09288900A JPH09288900A JP9022512A JP2251297A JPH09288900A JP H09288900 A JPH09288900 A JP H09288900A JP 9022512 A JP9022512 A JP 9022512A JP 2251297 A JP2251297 A JP 2251297A JP H09288900 A JPH09288900 A JP H09288900A
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- H01J29/46—Arrangements of electrodes and associated parts for generating or controlling the ray or beam, e.g. electron-optical arrangement
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- H01J29/51—Arrangements for controlling convergence of a plurality of beams by means of electric field only
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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-
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】切断するヒューズの数を減らすことが可能なス
ペアデコーダ回路及び不良セルアドレスのコーディング
方法を提供する。 【解決手段】リダンダンシ信号を出力する第１信号線２
４、第１信号線２４に所定の電位を供給する第１イネー
ブル手段２５、アドレス線４９、５０に接続され第１信
号線２４の電位を制御する第１プログラミングセル２６
からなる第１プログラミング部２１と、リダンダンシ信
号を出力する第２信号線２８、第２信号線２８に所定の
電位を供給する第２イネーブル手段２９、アドレス線４
９、５０に接続され第２信号線２８の電位を制御する第
２プログラミングセル２０からなる第２プログラミング
部２２とからなるスペアデコーダ回路、並に同回路を使
用して実施する不良セルアドレスのコーディング方法か
らなる。
ペアデコーダ回路及び不良セルアドレスのコーディング
方法を提供する。 【解決手段】リダンダンシ信号を出力する第１信号線２
４、第１信号線２４に所定の電位を供給する第１イネー
ブル手段２５、アドレス線４９、５０に接続され第１信
号線２４の電位を制御する第１プログラミングセル２６
からなる第１プログラミング部２１と、リダンダンシ信
号を出力する第２信号線２８、第２信号線２８に所定の
電位を供給する第２イネーブル手段２９、アドレス線４
９、５０に接続され第２信号線２８の電位を制御する第
２プログラミングセル２０からなる第２プログラミング
部２２とからなるスペアデコーダ回路、並に同回路を使
用して実施する不良セルアドレスのコーディング方法か
らなる。
Description
【０００１】
【発明の属する技術分野】本発明は、リダンダンシセル
を有するメモリ装置のスペアデコーダ回路及び不良セル
アドレスのコーディング方法に関し、特にヒューズを利
用してリダンダンシ信号を発生するスペアデコーダ回路
及び不良セルアドレスのコーディング方法において、切
断するヒューズの数を減らすことが可能なスペアデコー
ダ回路及び不良セルアドレスのコーディング方法に関す
る。
を有するメモリ装置のスペアデコーダ回路及び不良セル
アドレスのコーディング方法に関し、特にヒューズを利
用してリダンダンシ信号を発生するスペアデコーダ回路
及び不良セルアドレスのコーディング方法において、切
断するヒューズの数を減らすことが可能なスペアデコー
ダ回路及び不良セルアドレスのコーディング方法に関す
る。
【０００２】
【従来の技術】半導体素子製造時に完璧な工程を遂行す
ることは難しい。このため、メモリ素子となるＤＲＡＭ
を製造する場合に、少数のメモリセルが不良であるため
にメモリ装置全体を廃棄しなければならなくなる場合が
ある。そこで、このような場合に備えて、主メモリセル
を製造する際に同時にリダンダンシセルと呼ばれる適当
な数のスペアのメモリセルを作っておき、主メモリセル
に不良セルが生じた場合にはリダンダンシセルによって
不良セルを代替させることにより、ＤＲＡＭ全体として
は使用可能とするようにされている。
ることは難しい。このため、メモリ素子となるＤＲＡＭ
を製造する場合に、少数のメモリセルが不良であるため
にメモリ装置全体を廃棄しなければならなくなる場合が
ある。そこで、このような場合に備えて、主メモリセル
を製造する際に同時にリダンダンシセルと呼ばれる適当
な数のスペアのメモリセルを作っておき、主メモリセル
に不良セルが生じた場合にはリダンダンシセルによって
不良セルを代替させることにより、ＤＲＡＭ全体として
は使用可能とするようにされている。
【０００３】すなわち、不良メインメモリセルをアクセ
スするアドレスが現れると、スペアデコーダ回路によっ
てリダンダンシセルがアクセスされ、不良メインメモリ
セルをリダンダンシセルで代替することによりＤＲＡＭ
全体としての機能が修復される。
スするアドレスが現れると、スペアデコーダ回路によっ
てリダンダンシセルがアクセスされ、不良メインメモリ
セルをリダンダンシセルで代替することによりＤＲＡＭ
全体としての機能が修復される。
【０００４】このようなスペアデコーダ回路（リダンダ
ンシ回路）においては、主にＮＭＯＳとヒューズとから
なる回路を使用してリダンダンシ信号（リダンダンシ検
出信号またはリダンダンシコントロール信号）を発生す
る。このリダンダンシ信号によってリダンダンシセルが
アクセスされる。
ンシ回路）においては、主にＮＭＯＳとヒューズとから
なる回路を使用してリダンダンシ信号（リダンダンシ検
出信号またはリダンダンシコントロール信号）を発生す
る。このリダンダンシ信号によってリダンダンシセルが
アクセスされる。
【０００５】図７は、不良セルを修復するための従来の
スペアデコーダ回路の例を示す回路図である。
スペアデコーダ回路の例を示す回路図である。
【０００６】図に示すスペアデコーダ回路においては、
メインメモリセルブロックの不良セルに代わるリダンダ
ンシセルの不良セルのアドレスが印加されるアドレス線
１０のＡＩアドレス線、ＡＩＢ（アドレスＡＩＢはアド
レスＡＩのバーアドレスを示す）アドレス線に、ＰＭＯ
ＳとＮＭＯＳのトランジスタ１２の各ゲートがそれぞれ
接続されている。
メインメモリセルブロックの不良セルに代わるリダンダ
ンシセルの不良セルのアドレスが印加されるアドレス線
１０のＡＩアドレス線、ＡＩＢ（アドレスＡＩＢはアド
レスＡＩのバーアドレスを示す）アドレス線に、ＰＭＯ
ＳとＮＭＯＳのトランジスタ１２の各ゲートがそれぞれ
接続されている。
【０００７】ＮＭＯＳトランジスタのソースは接地さ
れ、ドレーンは不良セルのアドレスをコーディングする
ためのヒューズ１３を介して第１リダンダンシコントロ
ール線１６−１に接続されている。
れ、ドレーンは不良セルのアドレスをコーディングする
ためのヒューズ１３を介して第１リダンダンシコントロ
ール線１６−１に接続されている。
【０００８】ＰＭＯＳトランジスタのソースは不良セル
のアドレスをコーディングするためのヒューズ１３を介
して第２リダンダンシコントロール線１６−２に接続さ
れ、ドレーンは接地されている。
のアドレスをコーディングするためのヒューズ１３を介
して第２リダンダンシコントロール線１６−２に接続さ
れ、ドレーンは接地されている。
【０００９】第１、第２リダンダンシコントロール線１
６−１、１６−２の状態は、リダンダンシセレクタ回路
１４とリダンダンシ検出回路１５を介して出力される。
６−１、１６−２の状態は、リダンダンシセレクタ回路
１４とリダンダンシ検出回路１５を介して出力される。
【００１０】第１、第２リダンダンシコントロール線１
６−１、１６−２には、インバータ素子１１を介して、
一定電圧の電源が印加される。
６−１、１６−２には、インバータ素子１１を介して、
一定電圧の電源が印加される。
【００１１】このような構成のスペアデコーダ回路を用
いて不良セルのアドレスをコーディングするために、不
良セルのアドレスの各ビットがハイ（ＨＩＧＨ）である
アドレス線がゲートに接続されたトランジスタに接続さ
れているヒューズ１３はすべて切断される。従って、ア
ドレス線１０にハイのビットの不良セルのアドレスが現
われると、ＮＭＯＳトランジスタはターンオンされる
が、ヒューズが切断されているので、リダンダンシコン
トロール線は接地されない。
いて不良セルのアドレスをコーディングするために、不
良セルのアドレスの各ビットがハイ（ＨＩＧＨ）である
アドレス線がゲートに接続されたトランジスタに接続さ
れているヒューズ１３はすべて切断される。従って、ア
ドレス線１０にハイのビットの不良セルのアドレスが現
われると、ＮＭＯＳトランジスタはターンオンされる
が、ヒューズが切断されているので、リダンダンシコン
トロール線は接地されない。
【００１２】リダンダンシコントロール線が接地され
ず、一定の電圧に保持されると、リダンダンシセルを選
定するセレクタ信号（ＳＰＳ１ Ｒ、ＳＰＳ２ Ｒ、Ｓ
ＰＳ１ Ｌ、ＳＰＳ２ Ｌ）が出力され、メインデコーダ
をディスエーブルにし、スペアデコーダをイネーブルに
して、リダンダンシセルを選定するＲＤ信号が出力され
る。リダンダンシセルを選定するセレクタ信号（ＳＰＳ
１ Ｒ、ＳＰＳ２ Ｒ、ＳＰＳ１ Ｌ、ＳＰＳ２ Ｌ）
は、ワード線またはビット線を駆動する信号として使用
される。
ず、一定の電圧に保持されると、リダンダンシセルを選
定するセレクタ信号（ＳＰＳ１ Ｒ、ＳＰＳ２ Ｒ、Ｓ
ＰＳ１ Ｌ、ＳＰＳ２ Ｌ）が出力され、メインデコーダ
をディスエーブルにし、スペアデコーダをイネーブルに
して、リダンダンシセルを選定するＲＤ信号が出力され
る。リダンダンシセルを選定するセレクタ信号（ＳＰＳ
１ Ｒ、ＳＰＳ２ Ｒ、ＳＰＳ１ Ｌ、ＳＰＳ２ Ｌ）
は、ワード線またはビット線を駆動する信号として使用
される。
【００１３】例えば、不良セルのアドレスが＜０１１１
１１１１＞のＡ１と、＜１１１０００００＞のＡ２の場
合には、Ａ１をコーディングするためには、ＡＩＢ
［８］とＡＩ［１〜７］がゲートに接続されたトランジ
スタに接続された８個のヒューズ１３を切断し、Ａ２を
コーディングするためには、ＡＩ［６〜８］とＡＩＢ
［１〜５］がゲートに接続されたトランジスタに接続さ
れた８個のヒューズ１３を切断する。すなわち、不良セ
ルのアドレスのビットがハイであるＡ１またはＡＩＢが
ゲートに接続されたトランジスタに接続された全てのヒ
ューズを切断する。
１１１１＞のＡ１と、＜１１１０００００＞のＡ２の場
合には、Ａ１をコーディングするためには、ＡＩＢ
［８］とＡＩ［１〜７］がゲートに接続されたトランジ
スタに接続された８個のヒューズ１３を切断し、Ａ２を
コーディングするためには、ＡＩ［６〜８］とＡＩＢ
［１〜５］がゲートに接続されたトランジスタに接続さ
れた８個のヒューズ１３を切断する。すなわち、不良セ
ルのアドレスのビットがハイであるＡ１またはＡＩＢが
ゲートに接続されたトランジスタに接続された全てのヒ
ューズを切断する。
【００１４】従って、不良セルのアドレスが入力される
と、接地と遮断されているコントロール線の電圧状態
（ハイ）が出力されて、リダンダンシセルが選択され、
リダンダンシセルのデータが出力される。
と、接地と遮断されているコントロール線の電圧状態
（ハイ）が出力されて、リダンダンシセルが選択され、
リダンダンシセルのデータが出力される。
【００１５】一方、第１、第２リダンダンシコントロー
ル線１６−１、１６−２との間のヒューズ１３が切断さ
れていないトランジスタ１２のいずれかにアドレス線１
０を通じてハイのアドレスが印加されると、そのトラン
ジスタがターンオンされる。第１、第２リダンダンシコ
ントロール線１６−１、１６−２が接地されるので、電
圧レベルは接地電位（または基準電位）ＶＳＳとなる。
その結果、リダンダンシセルを選択するセレクタ信号
（ＳＰＳ１ Ｒ、ＳＰＳ２ Ｒ、ＳＰＳ１ Ｌ、ＳＰＳ
２ Ｌ）は出力されず、メインデコーダをディスエーブ
ルにしスペアデコーダをイネーブルにするＲＤ信号は出
力されず、メインデコーダは正常に動作する。
ル線１６−１、１６−２との間のヒューズ１３が切断さ
れていないトランジスタ１２のいずれかにアドレス線１
０を通じてハイのアドレスが印加されると、そのトラン
ジスタがターンオンされる。第１、第２リダンダンシコ
ントロール線１６−１、１６−２が接地されるので、電
圧レベルは接地電位（または基準電位）ＶＳＳとなる。
その結果、リダンダンシセルを選択するセレクタ信号
（ＳＰＳ１ Ｒ、ＳＰＳ２ Ｒ、ＳＰＳ１ Ｌ、ＳＰＳ
２ Ｌ）は出力されず、メインデコーダをディスエーブ
ルにしスペアデコーダをイネーブルにするＲＤ信号は出
力されず、メインデコーダは正常に動作する。
【００１６】
【発明が解決しようとする課題】このような従来のリダ
ンダンシセルを有するメモリ装置のスペアデコーダ回路
及び不良セルアドレスのコーディング方法においては、
不良セルのアドレスのビット値がハイとなる全てのヒュ
ーズを切断するので、多数のヒューズの断片によって隣
接配線に短絡が発生する確率が高くなり、また、多数の
ヒューズの切断によってチップのストレスが増加し、切
断作業が増加して生産性が低下する等の問題があった。
ンダンシセルを有するメモリ装置のスペアデコーダ回路
及び不良セルアドレスのコーディング方法においては、
不良セルのアドレスのビット値がハイとなる全てのヒュ
ーズを切断するので、多数のヒューズの断片によって隣
接配線に短絡が発生する確率が高くなり、また、多数の
ヒューズの切断によってチップのストレスが増加し、切
断作業が増加して生産性が低下する等の問題があった。
【００１７】本発明は、このような従来の技術における
問題点を解決して、切断するヒューズの数を減らすこと
が可能なスペアデコーダ回路及び不良セルアドレスのコ
ーディング方法を提供することにある。
問題点を解決して、切断するヒューズの数を減らすこと
が可能なスペアデコーダ回路及び不良セルアドレスのコ
ーディング方法を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本願発明のスペアデコーダ回路は、リダンダンシセ
ルを有するメモリ装置において不良セルを修復するため
に入力されるアドレスが不良セルをアクセスした場合
に、上記不良セルに代わるリダンダンシセルにアクセス
するリダンダンシ信号を発生するスペアデコーダ回路に
おいて、上記スペアデコーダ回路は第１プログラミング
部と第２プログラミング部とを含んでなり、上記第１プ
ログラミング部は、リダンダンシ信号を出力する第１信
号線と、上記第１信号線に所定の電位を供給する第１イ
ネーブル手段と、アドレス線に接続され上記第１信号線
の電位を制御する第１プログラミングセルとを含んでな
り、上記第２プログラミング部は、リダンダンシ信号を
出力する第２信号線と、上記第２信号線に所定の電位を
供給する第２イネーブル手段と、アドレス線に接続され
上記第２信号線の電位を制御する第２プログラミングセ
ルとを含んでなる。
に、本願発明のスペアデコーダ回路は、リダンダンシセ
ルを有するメモリ装置において不良セルを修復するため
に入力されるアドレスが不良セルをアクセスした場合
に、上記不良セルに代わるリダンダンシセルにアクセス
するリダンダンシ信号を発生するスペアデコーダ回路に
おいて、上記スペアデコーダ回路は第１プログラミング
部と第２プログラミング部とを含んでなり、上記第１プ
ログラミング部は、リダンダンシ信号を出力する第１信
号線と、上記第１信号線に所定の電位を供給する第１イ
ネーブル手段と、アドレス線に接続され上記第１信号線
の電位を制御する第１プログラミングセルとを含んでな
り、上記第２プログラミング部は、リダンダンシ信号を
出力する第２信号線と、上記第２信号線に所定の電位を
供給する第２イネーブル手段と、アドレス線に接続され
上記第２信号線の電位を制御する第２プログラミングセ
ルとを含んでなる。
【００１９】この場合、上記第１及び第２イネーブル手
段は、一端が電源に接続されたヒューズと論理回路とを
含んでなり、上記論理回路は、上記ヒューズの他端とイ
ネーブル信号を伝達するイネーブル信号線とに接続さ
れ、上記ヒューズが非切断状態にあって上記電源に接続
されている場合にはローレベルの出力電位を発生し、上
記ヒューズが切断状態にあって上記イネーブル信号線に
イネーブル信号が印加された場合にはハイレベルの出力
電位を発生する。
段は、一端が電源に接続されたヒューズと論理回路とを
含んでなり、上記論理回路は、上記ヒューズの他端とイ
ネーブル信号を伝達するイネーブル信号線とに接続さ
れ、上記ヒューズが非切断状態にあって上記電源に接続
されている場合にはローレベルの出力電位を発生し、上
記ヒューズが切断状態にあって上記イネーブル信号線に
イネーブル信号が印加された場合にはハイレベルの出力
電位を発生する。
【００２０】またこの場合、上記論理回路は、上記ヒュ
ーズの他端に接続され、上記イネーブル信号が印加され
ると、上記ヒューズの他端を基準電位に接続する抵抗性
スイッチング素子と、上記ヒューズの他端に接続された
第１インバータと、上記第１インバータの出力がゲート
に接続され、上記ヒューズの他端と基準電位との間にド
レーンとソースとが接続された第３ＮＭＯＳトランジス
タと、上記第１インバータの出力が入力に接続された第
２インバータと、上記第２インバータの出力が第１入力
に接続されたノアゲートと、上記イネーブル信号線が入
力に接続され、出力が上記ノアゲートの第２入力に接続
された第３インバータとを含んでなり、上記ヒューズが
非切断状態にある場合には、上記イネーブル信号の状態
に関係なく、上記ノアゲートの出力は常にローとなり、
上記ヒューズが切断状態にある場合には、上記イネーブ
ル信号の状態によって上記ノアゲートの出力が変化す
る。
ーズの他端に接続され、上記イネーブル信号が印加され
ると、上記ヒューズの他端を基準電位に接続する抵抗性
スイッチング素子と、上記ヒューズの他端に接続された
第１インバータと、上記第１インバータの出力がゲート
に接続され、上記ヒューズの他端と基準電位との間にド
レーンとソースとが接続された第３ＮＭＯＳトランジス
タと、上記第１インバータの出力が入力に接続された第
２インバータと、上記第２インバータの出力が第１入力
に接続されたノアゲートと、上記イネーブル信号線が入
力に接続され、出力が上記ノアゲートの第２入力に接続
された第３インバータとを含んでなり、上記ヒューズが
非切断状態にある場合には、上記イネーブル信号の状態
に関係なく、上記ノアゲートの出力は常にローとなり、
上記ヒューズが切断状態にある場合には、上記イネーブ
ル信号の状態によって上記ノアゲートの出力が変化す
る。
【００２１】また、上記第１プログラミングセルは、一
端が電源に接続されたヒューズと論理回路とからなり、
該論理回路は、上記ヒューズの他端とアドレス線とに接
続され、上記ヒューズが非切断状態にあって、アドレス
信号ＡＩがハイで、上記アドレス信号ＡＩのバーアドレ
ス信号ＡＩＢがローであればローの出力を発生し、上記
アドレス信号ＡＩがローで、上記アドレス信号ＡＩのバ
ーアドレス信号ＡＩＢがハイであればハイの出力を発生
し、上記ヒューズが切断状態にあってアドレス信号ＡＩ
がハイで上記アドレス信号ＡＩのバーアドレス信号ＡＩ
Ｂがローであればハイの出力を発生し、上記アドレス信
号ＡＩがローで上記アドレス信号ＡＩのバーアドレス信
号ＡＩＢがハイであればロー出力を発生する。
端が電源に接続されたヒューズと論理回路とからなり、
該論理回路は、上記ヒューズの他端とアドレス線とに接
続され、上記ヒューズが非切断状態にあって、アドレス
信号ＡＩがハイで、上記アドレス信号ＡＩのバーアドレ
ス信号ＡＩＢがローであればローの出力を発生し、上記
アドレス信号ＡＩがローで、上記アドレス信号ＡＩのバ
ーアドレス信号ＡＩＢがハイであればハイの出力を発生
し、上記ヒューズが切断状態にあってアドレス信号ＡＩ
がハイで上記アドレス信号ＡＩのバーアドレス信号ＡＩ
Ｂがローであればハイの出力を発生し、上記アドレス信
号ＡＩがローで上記アドレス信号ＡＩのバーアドレス信
号ＡＩＢがハイであればロー出力を発生する。
【００２２】この場合、上記論理回路は、上記ヒューズ
の他端にドレーンが接続され、イネーブル信号を伝達す
るイネーブル信号線がゲートに接続された抵抗性トラン
ジスタと、上記ヒューズの他端に接続された第６インバ
ータと、上記第６インバータの出力がドレーンに接続さ
れ、ゲートが上記アドレス線に接続された第６ＮＭＯＳ
トランジスタと、上記第６インバータの出力が入力に接
続された第７インバータと、上記第７インバータの出力
がドレーンに接続され、ゲートは上記アドレス線に接続
された第７ＮＭＯＳトランジスタと、上記第６ＮＭＯＳ
トランジスタのソースと上記第７ＮＭＯＳトランジスタ
のソースとが共に接続された第８インバータとを含んで
なる。
の他端にドレーンが接続され、イネーブル信号を伝達す
るイネーブル信号線がゲートに接続された抵抗性トラン
ジスタと、上記ヒューズの他端に接続された第６インバ
ータと、上記第６インバータの出力がドレーンに接続さ
れ、ゲートが上記アドレス線に接続された第６ＮＭＯＳ
トランジスタと、上記第６インバータの出力が入力に接
続された第７インバータと、上記第７インバータの出力
がドレーンに接続され、ゲートは上記アドレス線に接続
された第７ＮＭＯＳトランジスタと、上記第６ＮＭＯＳ
トランジスタのソースと上記第７ＮＭＯＳトランジスタ
のソースとが共に接続された第８インバータとを含んで
なる。
【００２３】またこの場合、上記抵抗性トランジスタ
は、上記ヒューズの他端がドレーンに接続され、上記イ
ネーブル信号がゲートに接続された第４ＮＭＯＳトラン
ジスタと、上記電源にゲートが接続され、ドレーン及び
ソースが上記第４ＮＭＯＳトランジスタのソースと基準
電位との間に接続された第５ＮＭＯＳトランジスタとか
らなり、上記イネーブル信号が活性化された場合にはロ
ーインピーダンスとなり、上記イネーブル信号が非活性
化された場合にはハイインピーダンスとなる。
は、上記ヒューズの他端がドレーンに接続され、上記イ
ネーブル信号がゲートに接続された第４ＮＭＯＳトラン
ジスタと、上記電源にゲートが接続され、ドレーン及び
ソースが上記第４ＮＭＯＳトランジスタのソースと基準
電位との間に接続された第５ＮＭＯＳトランジスタとか
らなり、上記イネーブル信号が活性化された場合にはロ
ーインピーダンスとなり、上記イネーブル信号が非活性
化された場合にはハイインピーダンスとなる。
【００２４】また、上記第２プログラミングセルは一端
が電源に接続されたヒューズと論理回路とからなり、上
記論理回路は上記ヒューズの他端とアドレス線とに接続
され、上記ヒューズが非切断状態にあってアドレス信号
ＡＩがハイで上記アドレス信号ＡＩのバーアドレス信号
ＡＩＢがローであればハイの出力を発生し、アドレス信
号ＡＩがローで上記アドレス信号ＡＩのバーアドレス信
号ＡＩＢがハイであればローの出力を発生し、上記ヒュ
ーズが切断状態にあってアドレス信号ＡＩがハイで上記
アドレス信号ＡＩのバーアドレス信号ＡＩＢがローであ
ればローの出力を発生し、アドレス信号ＡＩがローで上
記アドレス信号ＡＩのバーアドレス信号ＡＩＢがハイで
あればハイの出力を発生する。
が電源に接続されたヒューズと論理回路とからなり、上
記論理回路は上記ヒューズの他端とアドレス線とに接続
され、上記ヒューズが非切断状態にあってアドレス信号
ＡＩがハイで上記アドレス信号ＡＩのバーアドレス信号
ＡＩＢがローであればハイの出力を発生し、アドレス信
号ＡＩがローで上記アドレス信号ＡＩのバーアドレス信
号ＡＩＢがハイであればローの出力を発生し、上記ヒュ
ーズが切断状態にあってアドレス信号ＡＩがハイで上記
アドレス信号ＡＩのバーアドレス信号ＡＩＢがローであ
ればローの出力を発生し、アドレス信号ＡＩがローで上
記アドレス信号ＡＩのバーアドレス信号ＡＩＢがハイで
あればハイの出力を発生する。
【００２５】この場合、上記論理回路は上記ヒューズの
他端がドレーンに接続されイネーブル信号を伝達するイ
ネーブル信号線がゲートに接続された抵抗性トランジス
タと、上記ヒューズの他端に接続された第６インバータ
と、上記第６インバータの出力がドレーンに接続され、
ゲートが上記アドレス線に接続された第６ＰＭＯＳトラ
ンジスタと、上記第６インバータの出力が入力に接続さ
れた第７インバータと、上記第７インバータの出力がド
レーンに接続され、ゲートは上記アドレス線に接続され
た第７ＰＭＯＳトランジスタと、上記第６ＰＭＯＳトラ
ンジスタのソースと上記第７ＰＭＯＳトランジスタのソ
ースとが共に入力に接続された第８インバータと含んで
なる。
他端がドレーンに接続されイネーブル信号を伝達するイ
ネーブル信号線がゲートに接続された抵抗性トランジス
タと、上記ヒューズの他端に接続された第６インバータ
と、上記第６インバータの出力がドレーンに接続され、
ゲートが上記アドレス線に接続された第６ＰＭＯＳトラ
ンジスタと、上記第６インバータの出力が入力に接続さ
れた第７インバータと、上記第７インバータの出力がド
レーンに接続され、ゲートは上記アドレス線に接続され
た第７ＰＭＯＳトランジスタと、上記第６ＰＭＯＳトラ
ンジスタのソースと上記第７ＰＭＯＳトランジスタのソ
ースとが共に入力に接続された第８インバータと含んで
なる。
【００２６】またこの場合、上記抵抗性トランジスタ
は、上記ヒューズの他端がドレーンに接続され、上記イ
ネーブル信号がゲートに接続された第４ＮＭＯＳトラン
ジスタと、上記電源にゲートが接続され、ドレーン及び
ソースが上記第４ＮＭＯＳトランジスタのソースと基準
電位との間に接続された第５ＮＭＯＳトランジスタとか
らなり、上記イネーブル信号が活性化された場合にはロ
ーインピーダンスとなり、上記イネーブル信号が非活性
化された場合にはハイインピーダンスとなる。
は、上記ヒューズの他端がドレーンに接続され、上記イ
ネーブル信号がゲートに接続された第４ＮＭＯＳトラン
ジスタと、上記電源にゲートが接続され、ドレーン及び
ソースが上記第４ＮＭＯＳトランジスタのソースと基準
電位との間に接続された第５ＮＭＯＳトランジスタとか
らなり、上記イネーブル信号が活性化された場合にはロ
ーインピーダンスとなり、上記イネーブル信号が非活性
化された場合にはハイインピーダンスとなる。
【００２７】また、上記第１プログラミングセルは、一
端が電源に接続されたヒューズと、上記ヒューズの他端
がドレーンに接続され、イネーブル信号を伝達するイネ
ーブル信号線がゲートに接続された第４ＮＭＯＳトラン
ジスタと、電源にゲートが接続され、上記第４ＮＭＯＳ
トランジスタのソースと基準電位との間にドレーンとソ
ースとが接続された第５ＮＭＯＳトランジスタと、不良
セルのアドレスのＡＩＢアドレス線がゲートに接続され
た第６ＮＭＯＳトランジスタと、上記不良セルのアドレ
スのＡＩアドレス線がゲートに接続された第７ＮＭＯＳ
トランジスタと、上記ヒューズの他端に接続された第６
インバータと、上記第６インバータの出力がゲートに接
続され、上記ヒューズの他端と基準電位との間にソース
とドレーンとが接続された第８ＮＭＯＳトランジスタ
と、上記第６インバータの出力が入力に接続された第７
インバータと、上記第７インバータの出力がゲートに接
続され、ソースが電源に接続された第９ＰＭＯＳトラン
ジスタと、上記第７インバータの出力が入力に接続され
た第８インバータと、上記第８インバータの出力がゲー
トに接続され、ソースが上記電源に接続された第１０Ｐ
ＭＯＳトランジスタと、上記第１０ＰＭＯＳトランジス
タのドレーンがゲートに接続され、上記第９ＰＭＯＳト
ランジスタのドレーンと上記第６ＮＭＯＳトランジスタ
のドレーンとがドレーンに接続された第１１ＮＭＯＳト
ランジスタと、上記第９ＰＭＯＳトランジスタのドレー
ンがゲートに接続され、上記第１０ＰＭＯＳトランジス
タのドレーンと上記第７ＮＭＯＳトランジスタのドレー
ンとがドレーンに接続された第１２ＮＭＯＳトランジス
タと、上記第６ＮＭＯＳトランジスタのソースと上記第
７ＮＭＯＳトランジスタのソースとが入力に接続された
第９インバータとを含んで構成することもできる。
端が電源に接続されたヒューズと、上記ヒューズの他端
がドレーンに接続され、イネーブル信号を伝達するイネ
ーブル信号線がゲートに接続された第４ＮＭＯＳトラン
ジスタと、電源にゲートが接続され、上記第４ＮＭＯＳ
トランジスタのソースと基準電位との間にドレーンとソ
ースとが接続された第５ＮＭＯＳトランジスタと、不良
セルのアドレスのＡＩＢアドレス線がゲートに接続され
た第６ＮＭＯＳトランジスタと、上記不良セルのアドレ
スのＡＩアドレス線がゲートに接続された第７ＮＭＯＳ
トランジスタと、上記ヒューズの他端に接続された第６
インバータと、上記第６インバータの出力がゲートに接
続され、上記ヒューズの他端と基準電位との間にソース
とドレーンとが接続された第８ＮＭＯＳトランジスタ
と、上記第６インバータの出力が入力に接続された第７
インバータと、上記第７インバータの出力がゲートに接
続され、ソースが電源に接続された第９ＰＭＯＳトラン
ジスタと、上記第７インバータの出力が入力に接続され
た第８インバータと、上記第８インバータの出力がゲー
トに接続され、ソースが上記電源に接続された第１０Ｐ
ＭＯＳトランジスタと、上記第１０ＰＭＯＳトランジス
タのドレーンがゲートに接続され、上記第９ＰＭＯＳト
ランジスタのドレーンと上記第６ＮＭＯＳトランジスタ
のドレーンとがドレーンに接続された第１１ＮＭＯＳト
ランジスタと、上記第９ＰＭＯＳトランジスタのドレー
ンがゲートに接続され、上記第１０ＰＭＯＳトランジス
タのドレーンと上記第７ＮＭＯＳトランジスタのドレー
ンとがドレーンに接続された第１２ＮＭＯＳトランジス
タと、上記第６ＮＭＯＳトランジスタのソースと上記第
７ＮＭＯＳトランジスタのソースとが入力に接続された
第９インバータとを含んで構成することもできる。
【００２８】また、上記目的を達成するための本願発明
の不良セルアドレスのコーディング方法は、リダンダン
シセルを有するメモリ装置において不良セルを修復する
ために入力されるアドレスが不良セルをアクセスした場
合に、上記不良セルに代わるリダンダンシセルにアクセ
スするリダンダンシ信号を発生するスペアデコーダ回路
であって、上記スペアデコーダ回路は第１プログラミン
グ部と第２プログラミング部とを含んでなり、上記第１
プログラミング部は、リダンダンシ信号を出力する第１
信号線と、上記第１信号線に所定の電位を供給する第１
イネーブル手段と、アドレス線に接続され、上記第１信
号線の電位を制御する第１プログラミングセルとを含ん
でなり、上記第２プログラミング部は、リダンダンシ信
号を出力する第２信号線と、上記第２信号線に所定の電
位を供給する第２イネーブル手段と、アドレス線に接続
され、上記第２信号線の電位を制御する第２プログラミ
ングセルとを含んでなるスペアデコーダ回路を用いて実
施する不良セルアドレスのコーディング方法において、
コーディングする不良セルのアドレスにハイビットの数
が多い場合には、上記第２プログラミング部の上記第２
イネーブル手段のヒューズと、上記不良セルのアドレス
のロービットが接続された上記第２プログラミングセル
の該当ヒューズとを切断し、コーディングする不良セル
のアドレスにハイビットの数が少ない場合には、上記第
１プログラミング部の上記第１イネーブル手段のヒュー
ズと、上記不良セルのアドレスのハイビットが接続され
た第１プログラミングセルの該当ヒューズとを切断して
不良セルのアドレスをコーディングする。
の不良セルアドレスのコーディング方法は、リダンダン
シセルを有するメモリ装置において不良セルを修復する
ために入力されるアドレスが不良セルをアクセスした場
合に、上記不良セルに代わるリダンダンシセルにアクセ
スするリダンダンシ信号を発生するスペアデコーダ回路
であって、上記スペアデコーダ回路は第１プログラミン
グ部と第２プログラミング部とを含んでなり、上記第１
プログラミング部は、リダンダンシ信号を出力する第１
信号線と、上記第１信号線に所定の電位を供給する第１
イネーブル手段と、アドレス線に接続され、上記第１信
号線の電位を制御する第１プログラミングセルとを含ん
でなり、上記第２プログラミング部は、リダンダンシ信
号を出力する第２信号線と、上記第２信号線に所定の電
位を供給する第２イネーブル手段と、アドレス線に接続
され、上記第２信号線の電位を制御する第２プログラミ
ングセルとを含んでなるスペアデコーダ回路を用いて実
施する不良セルアドレスのコーディング方法において、
コーディングする不良セルのアドレスにハイビットの数
が多い場合には、上記第２プログラミング部の上記第２
イネーブル手段のヒューズと、上記不良セルのアドレス
のロービットが接続された上記第２プログラミングセル
の該当ヒューズとを切断し、コーディングする不良セル
のアドレスにハイビットの数が少ない場合には、上記第
１プログラミング部の上記第１イネーブル手段のヒュー
ズと、上記不良セルのアドレスのハイビットが接続され
た第１プログラミングセルの該当ヒューズとを切断して
不良セルのアドレスをコーディングする。
【００２９】
【発明の実施の形態】図１は、不良セルのアドレスをコ
ーディングし、不良セルに代わるリダンダンシセルにア
クセスするリダンダンシ信号を発生する、本発明のスペ
アデコーダ回路を示すブロック図である。
ーディングし、不良セルに代わるリダンダンシセルにア
クセスするリダンダンシ信号を発生する、本発明のスペ
アデコーダ回路を示すブロック図である。
【００３０】図に示すように、本発明のスペアデコーダ
回路は、ＮＭＯＳトランジスタからなる第１プログラミ
ング部２１（ＮＭＯＳブロック）と、ＰＭＯＳトランジ
スタからなる第２プログラミング部２２（ＰＭＯＳブロ
ック）と、修復検出回路１８とを含んでなる。
回路は、ＮＭＯＳトランジスタからなる第１プログラミ
ング部２１（ＮＭＯＳブロック）と、ＰＭＯＳトランジ
スタからなる第２プログラミング部２２（ＰＭＯＳブロ
ック）と、修復検出回路１８とを含んでなる。
【００３１】第１プログラミング部２１は、リダンダン
シ信号を出力する第１信号線２４と、イネーブル信号線
３２からイネーブル信号Ｘ／Ｙを入力として受け、第１
信号線２４に一定の電位を供給する第１イネーブル手段
２５と、第１信号線２４に接続された複数の第１プログ
ラミングセル２６−１〜８とを含んでなる。
シ信号を出力する第１信号線２４と、イネーブル信号線
３２からイネーブル信号Ｘ／Ｙを入力として受け、第１
信号線２４に一定の電位を供給する第１イネーブル手段
２５と、第１信号線２４に接続された複数の第１プログ
ラミングセル２６−１〜８とを含んでなる。
【００３２】第２プログラミング部２２は、リダンダン
シ信号を出力する第２信号線２８と、イネーブル信号線
３２からイネーブル信号Ｘ／Ｙを入力として受け、第２
信号線２８に一定の電位を供給する第２イネーブル手段
２９と、第２信号線２８に接続された複数の第２プログ
ラミングセル２０−１〜８とを含んでなる。
シ信号を出力する第２信号線２８と、イネーブル信号線
３２からイネーブル信号Ｘ／Ｙを入力として受け、第２
信号線２８に一定の電位を供給する第２イネーブル手段
２９と、第２信号線２８に接続された複数の第２プログ
ラミングセル２０−１〜８とを含んでなる。
【００３３】第１、第２プログラミングセル２６−１〜
８、２０−１〜８は、それぞれ２つの入力端子と１つの
出力端子とを有している。２つの入力端子は、それぞれ
不良セルのアドレスＡＩが印加されるＡＩアドレス線５
０と、ＡＩＢが印加されるＡＩＢアドレス線４９に接続
されている。第１プログラミングセル２６−１〜８の出
力端子は第１信号線２４に接続されている。第２プログ
ラミングセル２０−１〜８の出力端子は第２信号線２８
に接続されている。
８、２０−１〜８は、それぞれ２つの入力端子と１つの
出力端子とを有している。２つの入力端子は、それぞれ
不良セルのアドレスＡＩが印加されるＡＩアドレス線５
０と、ＡＩＢが印加されるＡＩＢアドレス線４９に接続
されている。第１プログラミングセル２６−１〜８の出
力端子は第１信号線２４に接続されている。第２プログ
ラミングセル２０−１〜８の出力端子は第２信号線２８
に接続されている。
【００３４】ここに、イネーブル信号Ｘ／ＹのＸは、本
発明のスペアデコーダ回路をロー（行）アドレスの修復
に使用する場合に、ローアドレスストローブ信号／ＲＡ
Ｓのコントロールによって発生される信号である。ま
た、Ｙは、本発明のスペアデコーダ回路をコラム（列）
アドレスの修復に使用する場合に、コラムアドレスのス
トローブ信号／ＣＡＳのコントロールによって発生され
る信号である。
発明のスペアデコーダ回路をロー（行）アドレスの修復
に使用する場合に、ローアドレスストローブ信号／ＲＡ
Ｓのコントロールによって発生される信号である。ま
た、Ｙは、本発明のスペアデコーダ回路をコラム（列）
アドレスの修復に使用する場合に、コラムアドレスのス
トローブ信号／ＣＡＳのコントロールによって発生され
る信号である。
【００３５】修復検出回路１８は、第１信号線２４と第
２信号線２８とに接続されており、第１信号線２４と第
２信号線２８の電圧レベルに応じて、リダンダンシ検出
信号を発生するところの論理ゲートから構成されてい
る。
２信号線２８とに接続されており、第１信号線２４と第
２信号線２８の電圧レベルに応じて、リダンダンシ検出
信号を発生するところの論理ゲートから構成されてい
る。
【００３６】更に、第１信号線２４の電圧レベルに応じ
てリダンダンシセルを選択するセレクタ信号ＳＰＳ１
Ｒ、ＳＰＳ１ Ｌを出力する第１出力部１９が第１信号
線２４に接続されている。また、第２信号線２８の電圧
レベルに応じてリダンダンシセルを選択する第２セレク
タ信号ＳＰＳ２ Ｒ、ＳＰＳ２ Ｌを出力する第２出力
部１７が第２信号線２８に接続されている。
てリダンダンシセルを選択するセレクタ信号ＳＰＳ１
Ｒ、ＳＰＳ１ Ｌを出力する第１出力部１９が第１信号
線２４に接続されている。また、第２信号線２８の電圧
レベルに応じてリダンダンシセルを選択する第２セレク
タ信号ＳＰＳ２ Ｒ、ＳＰＳ２ Ｌを出力する第２出力
部１７が第２信号線２８に接続されている。
【００３７】図２は、イネーブル手段の回路図である。
【００３８】図に示すように、第１イネーブル手段２５
は、一端が電源電圧ＶＣＣに接続されたヒューズ３１
と、ヒューズ３１の他端にドレーンが接続され、ゲート
がイネーブル信号線３２に接続された第１ＮＭＯＳトラ
ンジスタ３３と、ゲートは電源電圧ＶＣＣに接続され、
ドレーンとソースとが第１ＮＭＯＳトランジスタ３３の
ソースと基準電位ＶＳＳとの間に接続された第２ＮＭＯ
Ｓトランジスタ３４と、ヒューズ３１の他端に接続され
た第１インバータ３５と、第１インバータ３５の出力に
ゲートが接続され、ドレーンとソースがヒューズ３１の
他端と基準電位ＶＳＳとの間に接続された第３ＮＭＯＳ
トランジスタ４０と、第１インバータ３５の出力に接続
された第２インバータ３６と、第２インバータ３６の出
力を第１入力端子に受けるノアゲート３７と、入力端子
はイネーブル信号線３２に接続され、出力端子をノアゲ
ート３７の第２入力端子に接続する第３インバータ４１
と、ノアゲート３７の出力を第１信号線２４に順次接続
する第４インバータ３８及び第５インバータ３９と、か
ら構成されている。
は、一端が電源電圧ＶＣＣに接続されたヒューズ３１
と、ヒューズ３１の他端にドレーンが接続され、ゲート
がイネーブル信号線３２に接続された第１ＮＭＯＳトラ
ンジスタ３３と、ゲートは電源電圧ＶＣＣに接続され、
ドレーンとソースとが第１ＮＭＯＳトランジスタ３３の
ソースと基準電位ＶＳＳとの間に接続された第２ＮＭＯ
Ｓトランジスタ３４と、ヒューズ３１の他端に接続され
た第１インバータ３５と、第１インバータ３５の出力に
ゲートが接続され、ドレーンとソースがヒューズ３１の
他端と基準電位ＶＳＳとの間に接続された第３ＮＭＯＳ
トランジスタ４０と、第１インバータ３５の出力に接続
された第２インバータ３６と、第２インバータ３６の出
力を第１入力端子に受けるノアゲート３７と、入力端子
はイネーブル信号線３２に接続され、出力端子をノアゲ
ート３７の第２入力端子に接続する第３インバータ４１
と、ノアゲート３７の出力を第１信号線２４に順次接続
する第４インバータ３８及び第５インバータ３９と、か
ら構成されている。
【００３９】第２イネーブル手段２９は、図２に示した
第１イネーブル手段２５に類似している。但し、第２イ
ネーブル手段２９においては、第５インバータ３９の出
力を第２信号線２８に接続する。
第１イネーブル手段２５に類似している。但し、第２イ
ネーブル手段２９においては、第５インバータ３９の出
力を第２信号線２８に接続する。
【００４０】ヒューズ３１が切断されていない場合に
は、第１、第２イネーブル手段２５、２９の出力信号Ｒ
Ｅは、節点“Ａ”が電源電圧ＶＣＣによって常にハイと
なっているので、イネーブル信号線３２のＸ／Ｙ信号に
関係なく常にローとなる。
は、第１、第２イネーブル手段２５、２９の出力信号Ｒ
Ｅは、節点“Ａ”が電源電圧ＶＣＣによって常にハイと
なっているので、イネーブル信号線３２のＸ／Ｙ信号に
関係なく常にローとなる。
【００４１】ヒューズ３１が切断されている場合には、
第１、第２イネーブル手段２５、２９の出力信号ＲＥ
は、イネーブル信号線３２のＸ／Ｙ信号の状態によって
変化する。すなわち、Ｘ／Ｙ信号がハイの場合には、節
点“Ａ”がローとなる。イネーブル信号Ｘ／Ｙがローの
場合は、ノード“Ａ”とは関係なく、第３インバータ４
１の出力がハイとなるので、ノアゲート３７の出力はロ
ーとなってインバータ３８、３９を通じて出力される。
第１、第２イネーブル手段２５、２９の出力信号ＲＥ
は、イネーブル信号線３２のＸ／Ｙ信号の状態によって
変化する。すなわち、Ｘ／Ｙ信号がハイの場合には、節
点“Ａ”がローとなる。イネーブル信号Ｘ／Ｙがローの
場合は、ノード“Ａ”とは関係なく、第３インバータ４
１の出力がハイとなるので、ノアゲート３７の出力はロ
ーとなってインバータ３８、３９を通じて出力される。
【００４２】従って、ヒューズ３１が切断されている場
合にイネーブル信号線３２のＸ／Ｙ信号がハイとなる
と、イネーブル手段２５、２９はイネーブル状態となっ
て、イネーブル手段の出力はハイとなる。
合にイネーブル信号線３２のＸ／Ｙ信号がハイとなる
と、イネーブル手段２５、２９はイネーブル状態となっ
て、イネーブル手段の出力はハイとなる。
【００４３】第１、第２イネーブル手段２５、２９と修
復検出回路１８は、本実施の形態とは異なる種々の回路
要素から構成することも可能である。また、第１、第２
出力部１９、１７も他の回路要素を用いて構成すること
が可能である。
復検出回路１８は、本実施の形態とは異なる種々の回路
要素から構成することも可能である。また、第１、第２
出力部１９、１７も他の回路要素を用いて構成すること
が可能である。
【００４４】修復検出回路１８は、ノアゲート、ナンド
ゲート等の論理回路から構成する。修復検出回路１８
は、第１プログラミング部２１（ＮＭＯＳブロック）ま
たは第２プログラミング部２２（ＰＭＯＳブロック）の
いずれか１つだけでも修復が実行される場合には、修復
検出回路信号ＲＤが出力されるように設計されている。
ゲート等の論理回路から構成する。修復検出回路１８
は、第１プログラミング部２１（ＮＭＯＳブロック）ま
たは第２プログラミング部２２（ＰＭＯＳブロック）の
いずれか１つだけでも修復が実行される場合には、修復
検出回路信号ＲＤが出力されるように設計されている。
【００４５】図３は、第１プログラミング部２１（ＮＭ
ＯＳブロック）の第１プログラミングセル２６（−１〜
８）の第１の実施の形態を示す回路図である。
ＯＳブロック）の第１プログラミングセル２６（−１〜
８）の第１の実施の形態を示す回路図である。
【００４６】第１の実施の形態の第１プログラミングセ
ル２６は、一端が電源電圧ＶＣＣに接続されたヒューズ
６１と、ヒューズ６１の他端にドレーンが接続され、ゲ
ートがイネーブル信号線３２に接続された、第４ＮＭＯ
Ｓトランジスタ６３と、ゲートは電源電圧ＶＣＣに接続
され、ドレーンとソースは第４ＮＭＯＳトランジスタ６
３のソースと基準電位ＶＳＳとの間に接続された第５Ｎ
ＭＯＳトランジスタ６４と、ヒューズ６１の他端に接続
された第６インバータ６５と、第６インバータ６５の出
力にドレーンが接続され、ゲートは不良セルのアドレス
ＡＩＢが印加されるＡＩＢアドレス線４９に接続された
第６ＮＭＯＳトランジスタ６７と、第６インバータ６５
の出力を入力として受ける第７インバータ６６と、第７
インバータ６６の出力にドレーンが接続され、ゲートが
不良セルのアドレスＡＩが印加されるＡＩアドレス線５
０に接続され、ソースは第６ＮＭＯＳトランジスタ６７
のソースと接続された第７ＮＭＯＳトランジスタ６８
と、第６ＮＭＯＳトランジスタ６７のソースと第７ＮＭ
ＯＳトランジスタ６８のソースとが入力に接続され、出
力が第１信号線２４に接続された第８インバータ６９
と、を含んでなる。
ル２６は、一端が電源電圧ＶＣＣに接続されたヒューズ
６１と、ヒューズ６１の他端にドレーンが接続され、ゲ
ートがイネーブル信号線３２に接続された、第４ＮＭＯ
Ｓトランジスタ６３と、ゲートは電源電圧ＶＣＣに接続
され、ドレーンとソースは第４ＮＭＯＳトランジスタ６
３のソースと基準電位ＶＳＳとの間に接続された第５Ｎ
ＭＯＳトランジスタ６４と、ヒューズ６１の他端に接続
された第６インバータ６５と、第６インバータ６５の出
力にドレーンが接続され、ゲートは不良セルのアドレス
ＡＩＢが印加されるＡＩＢアドレス線４９に接続された
第６ＮＭＯＳトランジスタ６７と、第６インバータ６５
の出力を入力として受ける第７インバータ６６と、第７
インバータ６６の出力にドレーンが接続され、ゲートが
不良セルのアドレスＡＩが印加されるＡＩアドレス線５
０に接続され、ソースは第６ＮＭＯＳトランジスタ６７
のソースと接続された第７ＮＭＯＳトランジスタ６８
と、第６ＮＭＯＳトランジスタ６７のソースと第７ＮＭ
ＯＳトランジスタ６８のソースとが入力に接続され、出
力が第１信号線２４に接続された第８インバータ６９
と、を含んでなる。
【００４７】図４は、第２プログラミング部２２（ＰＭ
ＯＳブロック）の第２プログラミングセル２０（−１〜
８）の第１の実施の形態を示す回路図である。
ＯＳブロック）の第２プログラミングセル２０（−１〜
８）の第１の実施の形態を示す回路図である。
【００４８】この第２プログラミングセル２０において
は、ＮＭＯＳブロックにおける第６、第７ＮＭＯＳトラ
ンジスタ６７、６８をそれぞれＰＭＯＳトランジスタに
置き換える。
は、ＮＭＯＳブロックにおける第６、第７ＮＭＯＳトラ
ンジスタ６７、６８をそれぞれＰＭＯＳトランジスタに
置き換える。
【００４９】すなわち、第２プログラミングセル２０
は、一端が電源電圧ＶＣＣに接続されたヒューズ５１
と、ヒューズ５１の他端にドレーンが接続され、ゲート
がイネーブル信号線３２に接続された、第４ＮＭＯＳト
ランジスタ５３と、ゲートは電源電圧ＶＣＣに接続さ
れ、ドレーンとソースは第４ＮＭＯＳトランジスタ５３
のソースと基準電位ＶＳＳとの間に接続された第５ＮＭ
ＯＳトランジスタ５４と、ヒューズ５１の他端に接続さ
れた第６インバータ５５と、第６インバータ５５の出力
にドレーンが接続され、ゲートは不良セルのアドレスＡ
ＩＢが印加されるＡＩＢ線４９に接続された第６ＰＭＯ
Ｓトランジスタ５７と、第６インバータ５５の出力を入
力として受ける第７インバータ５６と、第７インバータ
５６の出力にドレーンが接続され、ゲートは不良セルの
アドレスＡＩが印加されるＡＩアドレス線５０に接続さ
れ、ソースは第６ＰＭＯＳトランジスタ５７のソースと
接続された第７ＰＭＯＳトランジスタ５８と、第６ＰＭ
ＯＳトランジスタ５７のソースと第７ＰＭＯＳトランジ
スタ５８のソースとが入力に接続され、出力が第２信号
線２８に接続された第８インバータ５９と、を含んでな
る。
は、一端が電源電圧ＶＣＣに接続されたヒューズ５１
と、ヒューズ５１の他端にドレーンが接続され、ゲート
がイネーブル信号線３２に接続された、第４ＮＭＯＳト
ランジスタ５３と、ゲートは電源電圧ＶＣＣに接続さ
れ、ドレーンとソースは第４ＮＭＯＳトランジスタ５３
のソースと基準電位ＶＳＳとの間に接続された第５ＮＭ
ＯＳトランジスタ５４と、ヒューズ５１の他端に接続さ
れた第６インバータ５５と、第６インバータ５５の出力
にドレーンが接続され、ゲートは不良セルのアドレスＡ
ＩＢが印加されるＡＩＢ線４９に接続された第６ＰＭＯ
Ｓトランジスタ５７と、第６インバータ５５の出力を入
力として受ける第７インバータ５６と、第７インバータ
５６の出力にドレーンが接続され、ゲートは不良セルの
アドレスＡＩが印加されるＡＩアドレス線５０に接続さ
れ、ソースは第６ＰＭＯＳトランジスタ５７のソースと
接続された第７ＰＭＯＳトランジスタ５８と、第６ＰＭ
ＯＳトランジスタ５７のソースと第７ＰＭＯＳトランジ
スタ５８のソースとが入力に接続され、出力が第２信号
線２８に接続された第８インバータ５９と、を含んでな
る。
【００５０】［表１］及び［表２］は、イネーブル信号
Ｘ／Ｙ信号がハイである場合における第１プログラミン
グセル２６（−１〜−８）と第２プログラミングセル２
０（−１〜−８）の動作を示す真理表である。
Ｘ／Ｙ信号がハイである場合における第１プログラミン
グセル２６（−１〜−８）と第２プログラミングセル２
０（−１〜−８）の動作を示す真理表である。
【００５１】
【表１】
【００５２】
【表２】
【００５３】第１プログラミングセル２６の動作は［表
１］に示すとおりである。すなわち、ヒューズ６１が切
断されていない場合には、イネーブル信号線３２のＸ／
Ｙ信号がハイであるので第４ＮＭＯＳトランジスタ６３
はターンオンされ、ゲートが電源電圧ＶＣＣに接続され
ている第５ＮＭＯＳトランジスタ６４もターンオンされ
る。しかし、第４ＮＭＯＳトランジスタ６３、第５ＮＭ
ＯＳトランジスタ６４がターンオンされても、一種の抵
抗の役割をするので、電源電圧ＶＣＣの電圧がヒューズ
６１を介して第６インバータ６５の入力に印加され、該
第６インバータ６５の出力はローとなる。
１］に示すとおりである。すなわち、ヒューズ６１が切
断されていない場合には、イネーブル信号線３２のＸ／
Ｙ信号がハイであるので第４ＮＭＯＳトランジスタ６３
はターンオンされ、ゲートが電源電圧ＶＣＣに接続され
ている第５ＮＭＯＳトランジスタ６４もターンオンされ
る。しかし、第４ＮＭＯＳトランジスタ６３、第５ＮＭ
ＯＳトランジスタ６４がターンオンされても、一種の抵
抗の役割をするので、電源電圧ＶＣＣの電圧がヒューズ
６１を介して第６インバータ６５の入力に印加され、該
第６インバータ６５の出力はローとなる。
【００５４】第６ＮＭＯＳトランジスタ６７のゲートは
不良セルのアドレスＡＩＢが印加されるＡＩＢアドレス
線４９に接続されており、第７ＮＭＯＳトランジスタ６
８ゲートは不良セルのアドレスＡＩが印加されるＡＩア
ドレス線５０に接続されている。ＡＩＢアドレス線４９
がハイの場合には、ＡＩアドレス線５０はローとなる。
反対に、ＡＩＢアドレス線４９がローの場合には、ＡＩ
アドレス線５０はハイとなる。従って、ＡＩＢ線４９と
ＡＩ線５０とは交互にターンオンされ、両者が同時にタ
ーンオンされることはない。
不良セルのアドレスＡＩＢが印加されるＡＩＢアドレス
線４９に接続されており、第７ＮＭＯＳトランジスタ６
８ゲートは不良セルのアドレスＡＩが印加されるＡＩア
ドレス線５０に接続されている。ＡＩＢアドレス線４９
がハイの場合には、ＡＩアドレス線５０はローとなる。
反対に、ＡＩＢアドレス線４９がローの場合には、ＡＩ
アドレス線５０はハイとなる。従って、ＡＩＢ線４９と
ＡＩ線５０とは交互にターンオンされ、両者が同時にタ
ーンオンされることはない。
【００５５】ＡＩＢアドレス線４９がハイの場合には、
第６ＮＭＯＳトランジスタ６７はターンオンされ、第７
ＮＭＯＳトランジスタ６８はターンオフされる。従っ
て、第８インバータ６９の入力はローとなり、第８イン
バータ６９の出力に接続された第１信号線２４にハイの
信号が出力される。
第６ＮＭＯＳトランジスタ６７はターンオンされ、第７
ＮＭＯＳトランジスタ６８はターンオフされる。従っ
て、第８インバータ６９の入力はローとなり、第８イン
バータ６９の出力に接続された第１信号線２４にハイの
信号が出力される。
【００５６】反対に、ＡＩアドレス線５０がハイの場合
には、第６ＮＭＯＳトランジスタ６７がターンオフさ
れ、第７ＮＭＯＳトランジスタ６８はターンオンされ
る。ローである第６インバータ６５の出力は第７インバ
ータ６６によってハイに反転されるので、第８インバー
タ６９の入力がハイとなり、第８インバータ６９の出力
に接続された第１信号線２４にはローが出力される。
には、第６ＮＭＯＳトランジスタ６７がターンオフさ
れ、第７ＮＭＯＳトランジスタ６８はターンオンされ
る。ローである第６インバータ６５の出力は第７インバ
ータ６６によってハイに反転されるので、第８インバー
タ６９の入力がハイとなり、第８インバータ６９の出力
に接続された第１信号線２４にはローが出力される。
【００５７】ヒューズ６１が切断されている場合には、
イネーブル信号線３２のイネーブル信号Ｘ／Ｙがハイで
あるので、第４ＮＭＯＳトランジスタ６３がターンオン
され、ゲートが電源電圧ＶＣＣに接続されている第５Ｎ
ＭＯＳトランジスタ６４もターンオンされる。ヒューズ
６１は切断されているので、第６インバータ６５の入力
はローになり、第６インバータ６５の出力はハイにな
る。
イネーブル信号線３２のイネーブル信号Ｘ／Ｙがハイで
あるので、第４ＮＭＯＳトランジスタ６３がターンオン
され、ゲートが電源電圧ＶＣＣに接続されている第５Ｎ
ＭＯＳトランジスタ６４もターンオンされる。ヒューズ
６１は切断されているので、第６インバータ６５の入力
はローになり、第６インバータ６５の出力はハイにな
る。
【００５８】不良セルのアドレスＡＩＢが印加されるＡ
ＩＢアドレス線４９がハイの場合には、第６ＮＭＯＳト
ランジスタ６７がターンオンされ、第７ＮＭＯＳトラン
ジスタ６８はターンオフされる。従って、第８インバー
タ６９の入力はハイになり、第８インバータ６９の出力
に接続された第１信号線２４にはローが出力される。
ＩＢアドレス線４９がハイの場合には、第６ＮＭＯＳト
ランジスタ６７がターンオンされ、第７ＮＭＯＳトラン
ジスタ６８はターンオフされる。従って、第８インバー
タ６９の入力はハイになり、第８インバータ６９の出力
に接続された第１信号線２４にはローが出力される。
【００５９】反対に、不良セルのアドレスＡＩが印加さ
れるＡＩアドレス線５０がハイの場合には、第６ＮＭＯ
Ｓトランジスタ６７がターンオフされ、第７ＮＭＯＳト
ランジスタ６８はターンオンされる。従って、第８イン
バータ６９の入力はローとなり、第８インバータの出力
に接続された第１信号線２４にはハイが出力される。
れるＡＩアドレス線５０がハイの場合には、第６ＮＭＯ
Ｓトランジスタ６７がターンオフされ、第７ＮＭＯＳト
ランジスタ６８はターンオンされる。従って、第８イン
バータ６９の入力はローとなり、第８インバータの出力
に接続された第１信号線２４にはハイが出力される。
【００６０】第２プログラミングセル２０の動作は［表
２］に示すとおりである。すなわち、ヒューズが切断さ
れていない場合には、イネーブル信号線３２のイネーブ
ル信号Ｘ／Ｙはハイであるので、第４ＮＭＯＳトランジ
スタ５３はターンオンされ、ゲートが電源電圧ＶＣＣに
接続された第５ＮＭＯＳトランジスタ５４もターンオン
される。しかし、第４ＮＭＯＳトランジスタ５３と第５
ＮＭＯＳトランジスタ５４がターンオンされても、これ
らは一種の抵抗として作用するので、電源電圧ＶＣＣの
電圧がヒューズ５１を通じて第６インバータ５５の入力
に印加され、第６インバータ５５の出力はローとなる。
２］に示すとおりである。すなわち、ヒューズが切断さ
れていない場合には、イネーブル信号線３２のイネーブ
ル信号Ｘ／Ｙはハイであるので、第４ＮＭＯＳトランジ
スタ５３はターンオンされ、ゲートが電源電圧ＶＣＣに
接続された第５ＮＭＯＳトランジスタ５４もターンオン
される。しかし、第４ＮＭＯＳトランジスタ５３と第５
ＮＭＯＳトランジスタ５４がターンオンされても、これ
らは一種の抵抗として作用するので、電源電圧ＶＣＣの
電圧がヒューズ５１を通じて第６インバータ５５の入力
に印加され、第６インバータ５５の出力はローとなる。
【００６１】第６ＰＭＯＳトランジスタ５７のゲートは
不良セルのアドレスＡＩＢが印加されるＡＩＢアドレス
線４９に接続され、第７ＰＭＯＳトランジスタ５８のゲ
ートは不良セルのアドレスＡＩが印加されるＡＩアドレ
ス線５０に接続されている。ＡＩＢアドレス線４９がハ
イとなると、ＡＩアドレス線５０はローとなり、またそ
の反対に、ＡＩＢアドレス線４９がローとなると、ＡＩ
アドレス線５０はハイとなるので、第６ＰＭＯＳトラン
ジスタ５７と第７ＰＭＯＳトランジスタ５８は交互にタ
ーンオンされ、両者が同時にターンオンされることはな
い。
不良セルのアドレスＡＩＢが印加されるＡＩＢアドレス
線４９に接続され、第７ＰＭＯＳトランジスタ５８のゲ
ートは不良セルのアドレスＡＩが印加されるＡＩアドレ
ス線５０に接続されている。ＡＩＢアドレス線４９がハ
イとなると、ＡＩアドレス線５０はローとなり、またそ
の反対に、ＡＩＢアドレス線４９がローとなると、ＡＩ
アドレス線５０はハイとなるので、第６ＰＭＯＳトラン
ジスタ５７と第７ＰＭＯＳトランジスタ５８は交互にタ
ーンオンされ、両者が同時にターンオンされることはな
い。
【００６２】さて、ＡＩＢアドレス線４９がハイとなる
と、第６ＰＭＯＳトランジスタ５７がターンオフされ、
第７ＰＭＯＳトランジスタ５８はターンオンされる。従
って、第８インバータ５９の入力がハイとなり、第８イ
ンバータ５９の出力はローとなる。すなわち、第２信号
線２８にはローが出力される。
と、第６ＰＭＯＳトランジスタ５７がターンオフされ、
第７ＰＭＯＳトランジスタ５８はターンオンされる。従
って、第８インバータ５９の入力がハイとなり、第８イ
ンバータ５９の出力はローとなる。すなわち、第２信号
線２８にはローが出力される。
【００６３】反対に、不良セルのアドレスＡＩが印加さ
れるＡＩアドレス線５０がハイとなると、第６ＮＭＯＳ
トランジスタ５７がターンオンされ、第７ＮＭＯＳトラ
ンジスタ５８はターンオフされる。従って、第８インバ
ータ５９の入力がローとなり、第８インバータ５９の出
力はハイになる。すなわち、第２信号線２８にはハイが
出力される。
れるＡＩアドレス線５０がハイとなると、第６ＮＭＯＳ
トランジスタ５７がターンオンされ、第７ＮＭＯＳトラ
ンジスタ５８はターンオフされる。従って、第８インバ
ータ５９の入力がローとなり、第８インバータ５９の出
力はハイになる。すなわち、第２信号線２８にはハイが
出力される。
【００６４】次に、ヒューズが切断されている場合に
は、イネーブル信号線５２のイネーブル信号Ｘ／Ｙはハ
イであるので、第４ＮＭＯＳトランジスタ５３がターン
オンされ、ゲートが電源電圧ＶＣＣに接続された第５Ｎ
ＭＯＳトランジスタ５４もターンオンされる。ヒューズ
５１は切断されているので、第６インバータ５５の入力
はローとなり、第６インバータ５５の出力はハイとな
る。
は、イネーブル信号線５２のイネーブル信号Ｘ／Ｙはハ
イであるので、第４ＮＭＯＳトランジスタ５３がターン
オンされ、ゲートが電源電圧ＶＣＣに接続された第５Ｎ
ＭＯＳトランジスタ５４もターンオンされる。ヒューズ
５１は切断されているので、第６インバータ５５の入力
はローとなり、第６インバータ５５の出力はハイとな
る。
【００６５】不良セルのアドレスＡＩが印加されるＡＩ
アドレス線５０がハイの場合には、第６ＰＭＯＳトラン
ジスタ５７はターンオンされ、第７ＰＭＯＳトランジス
タ５８はターンオフされ、第８インバータ５９の入力が
ハイになる。従って、第８インバータ５９の出力はロー
となる。すなわち、第２信号線２８にはローが出力され
る。
アドレス線５０がハイの場合には、第６ＰＭＯＳトラン
ジスタ５７はターンオンされ、第７ＰＭＯＳトランジス
タ５８はターンオフされ、第８インバータ５９の入力が
ハイになる。従って、第８インバータ５９の出力はロー
となる。すなわち、第２信号線２８にはローが出力され
る。
【００６６】反対に、不良セルのアドレスＡＩＢが印加
されるＡＩＢアドレス線４９がハイとなると、第６ＮＭ
ＯＳトランジスタ５７はターンオフされ、第７ＮＭＯＳ
トランジスタ５８はターンオンされ、第８インバータ５
９の入力がローになる。従って、第８インバータ５９の
出力はハイとなる。すなわち、第２信号線２８にはハイ
が出力される。
されるＡＩＢアドレス線４９がハイとなると、第６ＮＭ
ＯＳトランジスタ５７はターンオフされ、第７ＮＭＯＳ
トランジスタ５８はターンオンされ、第８インバータ５
９の入力がローになる。従って、第８インバータ５９の
出力はハイとなる。すなわち、第２信号線２８にはハイ
が出力される。
【００６７】図５は、第１プログラミングセル２６の第
２の実施の形態を示す回路図である。
２の実施の形態を示す回路図である。
【００６８】図に示すように、第２の実施の形態の第１
プログラミングセル２６は、一端が電源電圧ＶＣＣに接
続されたヒューズ７１と、ヒューズ７１の他端にドレー
ンが接続され、ゲートはイネーブル信号線３２のイネー
ブル信号Ｘ／Ｙに接続された第４ＮＭＯＳトランジスタ
７３と、ゲートは電源電圧ＶＣＣに接続され、ドレーン
とソースは第４ＮＭＯＳトランジスタ７３のソースと基
準電位ＶＳＳとの間に接続された第５ＮＭＯＳトランジ
スタ７４と、不良セルのアドレスＡＩＢが印加されるＡ
ＩＢアドレス線４９にゲートが接続された第６ＮＭＯＳ
トランジスタ８３と、不良セルのアドレスＡＩが印加さ
れるＡＩアドレス線５０にゲートが接続された第７ＮＭ
ＯＳトランジスタ８４と、ヒューズ７１の他端に接続さ
れた第６インバータ７５と、第６インバータ７５の出力
にゲートが接続され、ソースとドレーンはヒューズ７１
の他端と基準電位ＶＳＳとの間に接続された第８ＮＭＯ
Ｓトランジスタ７７と、第６インバータ７５の出力を入
力として受ける第７インバータ７６と、第７インバータ
７６の出力にゲートが接続され、ソースは電源電圧ＶＣ
Ｃに接続された第９ＰＭＯＳトランジスタ７９と、第７
インバータ７６の出力が入力に接続された第８インバー
タ７８と、第８インバータ７８の出力にゲートが接続さ
れ、ソースは電源電圧ＶＣＣに接続された第１０ＰＭＯ
Ｓトランジスタ８０と、第１０ＰＭＯＳトランジスタ８
０のドレーンにゲートが接続され、ドレーンは第９ＰＭ
ＯＳトランジスタ７９のドレーンと第６ＮＭＯＳトラン
ジスタ８３のドレーンとに接続された第１１ＮＭＯＳト
ランジスタ８１と、第９ＰＭＯＳトランジスタ７９のド
レーンにゲートが接続され、ドレーンは第１０ＰＭＯＳ
トランジスタ８０のドレーンと第７ＮＭＯＳトランジス
タ８４のドレーンとに接続された第１２ＮＭＯＳトラン
ジスタ８２と、第６ＮＭＯＳトランジスタ８３のソース
と、第７ＮＭＯＳトランジスタ８４のソースとをまとめ
て入力として受ける第９インバータ８５と、を含んで構
成される。
プログラミングセル２６は、一端が電源電圧ＶＣＣに接
続されたヒューズ７１と、ヒューズ７１の他端にドレー
ンが接続され、ゲートはイネーブル信号線３２のイネー
ブル信号Ｘ／Ｙに接続された第４ＮＭＯＳトランジスタ
７３と、ゲートは電源電圧ＶＣＣに接続され、ドレーン
とソースは第４ＮＭＯＳトランジスタ７３のソースと基
準電位ＶＳＳとの間に接続された第５ＮＭＯＳトランジ
スタ７４と、不良セルのアドレスＡＩＢが印加されるＡ
ＩＢアドレス線４９にゲートが接続された第６ＮＭＯＳ
トランジスタ８３と、不良セルのアドレスＡＩが印加さ
れるＡＩアドレス線５０にゲートが接続された第７ＮＭ
ＯＳトランジスタ８４と、ヒューズ７１の他端に接続さ
れた第６インバータ７５と、第６インバータ７５の出力
にゲートが接続され、ソースとドレーンはヒューズ７１
の他端と基準電位ＶＳＳとの間に接続された第８ＮＭＯ
Ｓトランジスタ７７と、第６インバータ７５の出力を入
力として受ける第７インバータ７６と、第７インバータ
７６の出力にゲートが接続され、ソースは電源電圧ＶＣ
Ｃに接続された第９ＰＭＯＳトランジスタ７９と、第７
インバータ７６の出力が入力に接続された第８インバー
タ７８と、第８インバータ７８の出力にゲートが接続さ
れ、ソースは電源電圧ＶＣＣに接続された第１０ＰＭＯ
Ｓトランジスタ８０と、第１０ＰＭＯＳトランジスタ８
０のドレーンにゲートが接続され、ドレーンは第９ＰＭ
ＯＳトランジスタ７９のドレーンと第６ＮＭＯＳトラン
ジスタ８３のドレーンとに接続された第１１ＮＭＯＳト
ランジスタ８１と、第９ＰＭＯＳトランジスタ７９のド
レーンにゲートが接続され、ドレーンは第１０ＰＭＯＳ
トランジスタ８０のドレーンと第７ＮＭＯＳトランジス
タ８４のドレーンとに接続された第１２ＮＭＯＳトラン
ジスタ８２と、第６ＮＭＯＳトランジスタ８３のソース
と、第７ＮＭＯＳトランジスタ８４のソースとをまとめ
て入力として受ける第９インバータ８５と、を含んで構
成される。
【００６９】また、第２プログラミングセル２０の第２
の実施の形態は、図５の第１プログラミングセルにおい
て、第６ＮＭＯＳトランジスタと第７ＮＭＯＳトランジ
スタとを、それぞれＰＭＯＳトランジスタに置き換えた
ものであり、図示を省略する。
の実施の形態は、図５の第１プログラミングセルにおい
て、第６ＮＭＯＳトランジスタと第７ＮＭＯＳトランジ
スタとを、それぞれＰＭＯＳトランジスタに置き換えた
ものであり、図示を省略する。
【００７０】このように構成された第２の実施の形態の
第１プログラミングセル及び第２プログラミングセル
は、［表１］及び［表２］に表示された真理表に従って
動作する。
第１プログラミングセル及び第２プログラミングセル
は、［表１］及び［表２］に表示された真理表に従って
動作する。
【００７１】この第２の実施の形態においては、第６Ｎ
ＭＯＳトランジスタ８３のドレーンと第７ＮＭＯＳトラ
ンジスタ８４のドレーンとに供給される電源がハイまた
はローであることを確実に決定するために、第９ＰＭＯ
Ｓトランジスタ７９と第１０ＰＭＯＳトランジスタ８
０、並に第１１ＮＭＯＳトランジスタ８１と第１２ＮＭ
ＯＳトランジスタ８２とが追加されている。
ＭＯＳトランジスタ８３のドレーンと第７ＮＭＯＳトラ
ンジスタ８４のドレーンとに供給される電源がハイまた
はローであることを確実に決定するために、第９ＰＭＯ
Ｓトランジスタ７９と第１０ＰＭＯＳトランジスタ８
０、並に第１１ＮＭＯＳトランジスタ８１と第１２ＮＭ
ＯＳトランジスタ８２とが追加されている。
【００７２】従って、第９ＰＭＯＳトランジスタ７９と
第１０ＰＭＯＳトランジスタ８０、並に第１１ＮＭＯＳ
トランジスタ８１と第１２ＮＭＯＳトランジスタ８２と
を省略した場合には、第２の実施の形態の第１、第２プ
ログラミングセルの動作は、図３及び図４に示した第１
の実施の形態の第１、第２プログラミングセルの動作と
同様になる。
第１０ＰＭＯＳトランジスタ８０、並に第１１ＮＭＯＳ
トランジスタ８１と第１２ＮＭＯＳトランジスタ８２と
を省略した場合には、第２の実施の形態の第１、第２プ
ログラミングセルの動作は、図３及び図４に示した第１
の実施の形態の第１、第２プログラミングセルの動作と
同様になる。
【００７３】本発明のスペアデコーダ回路を使用して不
良セルのアドレスをコーディングする方法は、不良セル
のアドレスにおけるハイ（ＨＩＧＨ）ビットの数が少な
い場合には、第１プログラミング部２１（ＮＭＯＳブロ
ック）のイネーブル手段である第１イネーブル手段２５
のヒューズを切断してイネーブル（ＥＮＡＢＬＥ）にす
る。更に、不良セルのアドレスは、第１プログラミング
部２１のアドレスのハイビットに該当するアドレス線４
９、５０に接続された第１プログラミングセル２６−１
〜８のヒューズを切断してコーディングする。
良セルのアドレスをコーディングする方法は、不良セル
のアドレスにおけるハイ（ＨＩＧＨ）ビットの数が少な
い場合には、第１プログラミング部２１（ＮＭＯＳブロ
ック）のイネーブル手段である第１イネーブル手段２５
のヒューズを切断してイネーブル（ＥＮＡＢＬＥ）にす
る。更に、不良セルのアドレスは、第１プログラミング
部２１のアドレスのハイビットに該当するアドレス線４
９、５０に接続された第１プログラミングセル２６−１
〜８のヒューズを切断してコーディングする。
【００７４】不良セルのアドレスにおけるロー（ＬＯ
Ｗ）ビットの数が少ない場合には、第２プログラミング
部２２（ＰＭＯＳブロック）の第２イネーブル手段２９
のヒューズを切断してイネーブルにする。更に、第２プ
ログラミング部２２の不良セルのアドレスのロービット
に該当するアドレス線に接続された第２プログラミング
セル２０−１〜８のヒューズを切断してコーディングす
る。
Ｗ）ビットの数が少ない場合には、第２プログラミング
部２２（ＰＭＯＳブロック）の第２イネーブル手段２９
のヒューズを切断してイネーブルにする。更に、第２プ
ログラミング部２２の不良セルのアドレスのロービット
に該当するアドレス線に接続された第２プログラミング
セル２０−１〜８のヒューズを切断してコーディングす
る。
【００７５】このように、不良セルのアドレスのビット
の状態によって、スペアデコーダ回路の第１プログラミ
ング部２１または第２プログラミング部２２を選択して
プログラミングすることができるので、切断するヒュー
ズの数を減らすことができる。
の状態によって、スペアデコーダ回路の第１プログラミ
ング部２１または第２プログラミング部２２を選択して
プログラミングすることができるので、切断するヒュー
ズの数を減らすことができる。
【００７６】例えば、不良セルのアドレスが、＜０１１
１１１１１＞のＡ１と、＜１１１０００００＞のＡ２と
をコーディングする場合、図７に示した従来の方法で
は、Ａ１をコーディングするために、ＡＩＢ［８］、Ａ
Ｉ［１〜７］に関係する８個のヒューズを切断し、Ａ２
をコーディングするためには、ＡＩ［６〜８］とＡＩＢ
［１〜５］に関係する８個のヒューズを切断しなければ
ならなかった。
１１１１１＞のＡ１と、＜１１１０００００＞のＡ２と
をコーディングする場合、図７に示した従来の方法で
は、Ａ１をコーディングするために、ＡＩＢ［８］、Ａ
Ｉ［１〜７］に関係する８個のヒューズを切断し、Ａ２
をコーディングするためには、ＡＩ［６〜８］とＡＩＢ
［１〜５］に関係する８個のヒューズを切断しなければ
ならなかった。
【００７７】しかし、図１に示した本発明によれば、Ａ
１をコーディングするためには第２プログラミング部２
２の第２イネーブル手段２９のヒューズ１個と、第２プ
ログラミング部２２のＡＩ［８］のアドレス線に接続さ
れた第２プログラミングセル２２−８のヒューズ１個だ
けを切断すればコーディングが完了する。
１をコーディングするためには第２プログラミング部２
２の第２イネーブル手段２９のヒューズ１個と、第２プ
ログラミング部２２のＡＩ［８］のアドレス線に接続さ
れた第２プログラミングセル２２−８のヒューズ１個だ
けを切断すればコーディングが完了する。
【００７８】また、Ａ２をコーディングするためには、
第１プログラミング部２１の第１イネーブル手段２５の
ヒューズ１個と、第１プログラミング部２１のＡＩ［６
〜８］のアドレス線に接続された第１プログラミングセ
ル２６−６〜８のヒューズ３個だけを切断すればコーデ
ィングが完了する。
第１プログラミング部２１の第１イネーブル手段２５の
ヒューズ１個と、第１プログラミング部２１のＡＩ［６
〜８］のアドレス線に接続された第１プログラミングセ
ル２６−６〜８のヒューズ３個だけを切断すればコーデ
ィングが完了する。
【００７９】従って、本発明によれば、従来の方法に比
して切断するヒューズの数を大幅に減少することがで
き、しかも、従来の方法と同様な修復動作が達成され
る。
して切断するヒューズの数を大幅に減少することがで
き、しかも、従来の方法と同様な修復動作が達成され
る。
【００８０】本発明のスペアデコーダ回路を使用して不
良セルのアドレスをコーディングする場合の動作を次ぎ
の２つのケースについて説明する。第１のケースは、ロ
ーアドレスを修復する場合であり、第２のケースはコラ
ムアドレスを修復する場合である。
良セルのアドレスをコーディングする場合の動作を次ぎ
の２つのケースについて説明する。第１のケースは、ロ
ーアドレスを修復する場合であり、第２のケースはコラ
ムアドレスを修復する場合である。
【００８１】図６は、本発明のスペアデコーダ回路の動
作タイミング図である。
作タイミング図である。
【００８２】まず、ローアドレスを修復するためには、
図６の（Ａ）に示すように、ローアドレスストローブ信
号／ＲＡＳがローとなる。そこで、イネーブル信号Ｘが
ハイとなる。従って、イネーブル手段の出力信号ＲＥが
ハイとなり、信号線２４または２８にハイ電圧が印加さ
れる。
図６の（Ａ）に示すように、ローアドレスストローブ信
号／ＲＡＳがローとなる。そこで、イネーブル信号Ｘが
ハイとなる。従って、イネーブル手段の出力信号ＲＥが
ハイとなり、信号線２４または２８にハイ電圧が印加さ
れる。
【００８３】この時、不良セルのアドレスのハイビット
の数がロービットの数より少ない場合には、第１プログ
ラミング部２１がコーディングされているので、ローア
ドレスが第１プログラミングセル２６−１〜２６−８に
接続される。ハイの状態のＡＩに接続されたプログラミ
ングセルは、ヒューズが切断されており、ＡＩがハイで
ＡＩＢがローであるので、その出力がハイとなる。ま
た、ハイでないＡＩに接続されたプログラミングセル
は、ヒューズが切断されておらず、ＡＩがローでＡＩＢ
がハイであるので、出力がハイとなる。すなわち、すべ
てのプログラミングセルの出力がハイであるので、第１
信号線２４の電位はハイの状態に保持される。従って、
修復検出回路１８からハイのＲＤ信号が出力される。こ
のＲＤ信号がハイとなると、メインアドレスデコーダは
ディスエーブルにされ、不良セルのアドレスに該当する
リダンダンシセルにアクセスするように動作する。
の数がロービットの数より少ない場合には、第１プログ
ラミング部２１がコーディングされているので、ローア
ドレスが第１プログラミングセル２６−１〜２６−８に
接続される。ハイの状態のＡＩに接続されたプログラミ
ングセルは、ヒューズが切断されており、ＡＩがハイで
ＡＩＢがローであるので、その出力がハイとなる。ま
た、ハイでないＡＩに接続されたプログラミングセル
は、ヒューズが切断されておらず、ＡＩがローでＡＩＢ
がハイであるので、出力がハイとなる。すなわち、すべ
てのプログラミングセルの出力がハイであるので、第１
信号線２４の電位はハイの状態に保持される。従って、
修復検出回路１８からハイのＲＤ信号が出力される。こ
のＲＤ信号がハイとなると、メインアドレスデコーダは
ディスエーブルにされ、不良セルのアドレスに該当する
リダンダンシセルにアクセスするように動作する。
【００８４】また、不良セルのアドレスのハイビットの
数が、ロービットの数より多い場合、すなわち、ロービ
ットの数が少ない場合には、第２プログラミング部２２
がイネーブルにされるので、ローアドレスが第２プログ
ラミングセル２０−１〜８に接続される。ハイの状態の
ＡＩに接続されたプログラミングセルは、ヒューズが切
断されておらず、ＡＩがハイでＡＩＢがローであるの
で、その出力がハイとなる。また、ハイでないＡＩに接
続されたプログラミングセルは、ヒューズが切断されて
いるので、ＡＩがローでＡＩＢがハイであるので、出力
がハイとなる。すなわち、すべての第２プログラミング
セル２０−１〜２０−８の出力がハイとなって、第２信
号線２８の電位はハイの状態に保持される。従って、修
復検出回路１８からハイのＲＤ信号が出力される。
数が、ロービットの数より多い場合、すなわち、ロービ
ットの数が少ない場合には、第２プログラミング部２２
がイネーブルにされるので、ローアドレスが第２プログ
ラミングセル２０−１〜８に接続される。ハイの状態の
ＡＩに接続されたプログラミングセルは、ヒューズが切
断されておらず、ＡＩがハイでＡＩＢがローであるの
で、その出力がハイとなる。また、ハイでないＡＩに接
続されたプログラミングセルは、ヒューズが切断されて
いるので、ＡＩがローでＡＩＢがハイであるので、出力
がハイとなる。すなわち、すべての第２プログラミング
セル２０−１〜２０−８の出力がハイとなって、第２信
号線２８の電位はハイの状態に保持される。従って、修
復検出回路１８からハイのＲＤ信号が出力される。
【００８５】次ぎに、コラムアドレスを修復するために
は、図６の（Ｂ）に示すように、第１、第２イネーブル
手段２５、２９のイネーブル信号である信号Ｙが、コラ
ムアドレスストローブ信号／ＣＡＳをコントロールする
ことによって加えられ、イネーブルされる。この動作以
外は、コラムアドレスの修復の動作は、ローアドレスの
修復動作と同一である。
は、図６の（Ｂ）に示すように、第１、第２イネーブル
手段２５、２９のイネーブル信号である信号Ｙが、コラ
ムアドレスストローブ信号／ＣＡＳをコントロールする
ことによって加えられ、イネーブルされる。この動作以
外は、コラムアドレスの修復の動作は、ローアドレスの
修復動作と同一である。
【００８６】ＲＤ信号を発生する修復検出回路１８は、
従来の方法における修復検出回路と同一の機能を有す
る。すなわち、ＮＭＯＳブロック（第１プログラミング
部２１）またはＰＭＯＳブロック（第２プログラミング
部２２）のいずれか１つだけでも修復が実行される場合
には、修復検出信号ＲＤを出力する。
従来の方法における修復検出回路と同一の機能を有す
る。すなわち、ＮＭＯＳブロック（第１プログラミング
部２１）またはＰＭＯＳブロック（第２プログラミング
部２２）のいずれか１つだけでも修復が実行される場合
には、修復検出信号ＲＤを出力する。
【００８７】本発明において、第１、第２イネーブル手
段２５、２９にヒューズ３１を必要とする理由は次ぎの
とおりである。不良セルが２個の場合、それぞれのアド
レスを、第１、第２プログラミング部２１、２２にコー
ディングして使用すれば良いので問題はない。しかし、
不良セルのアドレスが１個のみ存在する場合、すなわち
１個のセルのみが不良の場合には、その不良セルのアド
レスのハイビットの数を判断して、第１、第２プログラ
ミング部２１、２２のうちのいずれか一方のプログラミ
ング部のみが使用される。従って、残りのプログラミン
グ部は動作しないようにさせる回路が必要となる。そう
でなければ、コーディングされないプログラミング部で
誤動作が生じる。
段２５、２９にヒューズ３１を必要とする理由は次ぎの
とおりである。不良セルが２個の場合、それぞれのアド
レスを、第１、第２プログラミング部２１、２２にコー
ディングして使用すれば良いので問題はない。しかし、
不良セルのアドレスが１個のみ存在する場合、すなわち
１個のセルのみが不良の場合には、その不良セルのアド
レスのハイビットの数を判断して、第１、第２プログラ
ミング部２１、２２のうちのいずれか一方のプログラミ
ング部のみが使用される。従って、残りのプログラミン
グ部は動作しないようにさせる回路が必要となる。そう
でなければ、コーディングされないプログラミング部で
誤動作が生じる。
【００８８】イネーブル手段がないと仮定した場合、不
良セルのアドレスのすべてがハイビットの場合には、第
２プログラミング部２２を利用すれば、ヒューズを切断
することなくプログラミングすることが可能なように思
われるかもしれない。しかし、すべてがロービットであ
るアドレスが第１プログラミング部２１を通過するので
誤動作が生じる。このような場合にも、誤動作せず、正
常な機能が実行されるようにするためにはイネーブル手
段が必要となる。
良セルのアドレスのすべてがハイビットの場合には、第
２プログラミング部２２を利用すれば、ヒューズを切断
することなくプログラミングすることが可能なように思
われるかもしれない。しかし、すべてがロービットであ
るアドレスが第１プログラミング部２１を通過するので
誤動作が生じる。このような場合にも、誤動作せず、正
常な機能が実行されるようにするためにはイネーブル手
段が必要となる。
【００８９】本発明による２つのアドレスパスを有する
スペアデコーダを使用することにより、不良セルのアド
レスをコーディングする場合に、不良セルのアドレスの
状態に応じてアドレスパスを選択して使用することがで
き、これによって切断するヒューズの数を減らすことが
できるようになる。
スペアデコーダを使用することにより、不良セルのアド
レスをコーディングする場合に、不良セルのアドレスの
状態に応じてアドレスパスを選択して使用することがで
き、これによって切断するヒューズの数を減らすことが
できるようになる。
【００９０】
【発明の効果】以上説明したように、本発明のスペアデ
コーダ回路及び不良セルアドレスのコーディング方法に
よれば、切断するヒューズの数を減らすことができるの
で、ヒューズ切断時にチップに加えられるストレスを減
少することが可能となり、また、切断されたヒューズの
断片によって隣接配線に短絡が発生する確率を減らすこ
とが可能となり、更に、ヒューズ切断作業が減少するこ
とによって修復作業の工数が減少し、チップの生産性を
向上することが可能となるという効果がある。
コーダ回路及び不良セルアドレスのコーディング方法に
よれば、切断するヒューズの数を減らすことができるの
で、ヒューズ切断時にチップに加えられるストレスを減
少することが可能となり、また、切断されたヒューズの
断片によって隣接配線に短絡が発生する確率を減らすこ
とが可能となり、更に、ヒューズ切断作業が減少するこ
とによって修復作業の工数が減少し、チップの生産性を
向上することが可能となるという効果がある。
【図１】本発明のスペアデコーダ回路のブロック図であ
る。
る。
【図２】本発明のイネーブル手段の回路図である。
【図３】本発明の第１プログラミングセルの第１の実施
の形態を示す回路図である。
の形態を示す回路図である。
【図４】本発明の第２プログラミングセルの第１の実施
の形態を示す回路図である。
の形態を示す回路図である。
【図５】本発明の第１プログラミングセルの第２の実施
の形態を示す回路図である。
の形態を示す回路図である。
【図６】本発明のスペアデコーダ回路の動作タイミング
図である。
図である。
【図７】従来のスペアデコーダ回路の例を示す回路図で
ある。
ある。
１７…第２出力部 １８…修復検出回路 １９…第１出力部 ２０−１〜８…第２プログラミングセル ２１…第１プログラミング部 ２２…第２プログラミング部 ２４…第１信号線 ２５…第１イネーブル手段 ２６−１〜８…第１プログラミングセル ２８…第２信号線 ２９…第２イネーブル手段 ３１、５１、６１、７１…ヒューズ ３２…イネーブル信号線 ３３…第１ＮＭＯＳトランジスタ ３４…第２ＮＭＯＳトランジスタ ３５…第１インバータ ３６…第２インバータ ３７…ノアゲート ３８…第４インバータ ３９…第５インバータ ４０…第３ＮＭＯＳトランジスタ ４１…第３インバータ ４９…ＡＩＢアドレス線 ５０…ＡＩアドレス線 ５３、６３、７３…第４ＮＭＯＳトランジスタ ５４、６４、７４…第５ＮＭＯＳトランジスタ ５５、６５、７５…第６インバータ ５６、６６、７６…第７インバータ ５７…第６ＰＭＯＳトランジスタ ５８…第７ＰＭＯＳトランジスタ ５９、６９、７８…第８インバータ ６７、８３…第６ＮＭＯＳトランジスタ ６８、８４…第７ＮＭＯＳトランジスタ ７７…第８ＮＭＯＳトランジスタ ７９…第９ＰＭＯＳトランジスタ ８０…第１０ＰＭＯＳトランジスタ ８１…第１１ＮＭＯＳトランジスタ ８２…第１２ＮＭＯＳトランジスタ ８５…第９インバータ
Claims (13)
- 【請求項１】リダンダンシセルを有するメモリ装置にお
いて不良セルを修復するために入力されるアドレスが不
良セルをアクセスした場合に、上記不良セルに代わるリ
ダンダンシセルにアクセスするリダンダンシ信号を発生
するスペアデコーダ回路において、 上記スペアデコーダ回路は第１プログラミング部と第２
プログラミング部とを含んでなり、 上記第１プログラミング部は、 リダンダンシ信号を出力する第１信号線と、 上記第１信号線に所定の電位を供給する第１イネーブル
手段と、 アドレス線に接続され、上記第１信号線の電位を制御す
る第１プログラミングセルと、 を含んでなり、 上記第２プログラミング部は、 リダンダンシ信号を出力する第２信号線と、 上記第２信号線に所定の電位を供給する第２イネーブル
手段と、 アドレス線に接続され、上記第２信号線の電位を制御す
る第２プログラミングセルと、 を含んでなる、ことを特徴とするスペアデコーダ回路。 - 【請求項２】請求項１に記載するスペアデコーダ回路に
おいて、 上記第１及び第２イネーブル手段は、 一端が電源に接続されたヒューズと論理回路とを含んで
なり、 上記論理回路は、 上記ヒューズの他端とイネーブル信号を伝達するイネー
ブル信号線とに接続され、 上記ヒューズが非切断状態にあって上記電源に接続され
ている場合にはローレベルの出力電位を発生し、 上記ヒューズが切断状態にあって、上記イネーブル信号
線にイネーブル信号が印加された場合には、ハイレベル
の出力電位を発生する、ことを特徴とするスペアデコー
ダ回路。 - 【請求項３】請求項２に記載するスペアデコーダ回路に
おいて、 上記論理回路は、 上記ヒューズの他端に接続され、上記イネーブル信号が
印加されると、上記ヒューズの他端を基準電位に接続す
る抵抗性スイッチング素子と、 上記ヒューズの他端に接続された第１インバータと、 上記第１インバータの出力がゲートに接続され、上記ヒ
ューズの他端と基準電位との間にドレーンとソースとが
接続された第３ＮＭＯＳトランジスタと、 上記第１インバータの出力が入力に接続された第２イン
バータと、 上記第２インバータの出力が第１入力に接続されたノア
ゲートと、 上記イネーブル信号線が入力に接続され、出力が上記ノ
アゲートの第２入力に接続された第３インバータと、を
含んでなり、 上記ヒューズが非切断状態にある場合には、上記イネー
ブル信号の状態に関係なく、上記ノアゲートの出力は常
にローとなり、 上記ヒューズが切断状態にある場合には、上記イネーブ
ル信号の状態によって上記ノアゲートの出力が変化す
る、ことを特徴とするスペアデコーダ回路。 - 【請求項４】請求項１に記載するスペアデコーダ回路に
おいて、 上記第１プログラミングセルは、 一端が電源に接続されたヒューズと論理回路とからな
り、 上記論理回路は、 上記ヒューズの他端とアドレス線とに接続され、 上記ヒューズが非切断状態にあって、アドレス信号ＡＩ
がハイで、上記アドレス信号ＡＩのバーアドレス信号Ａ
ＩＢがローであればローの出力を発生し、上記アドレス
信号ＡＩがローで、上記アドレス信号ＡＩのバーアドレ
ス信号ＡＩＢがハイであればハイの出力を発生し、 上記ヒューズが切断状態にあって、アドレス信号ＡＩが
ハイで、上記アドレス信号ＡＩのバーアドレス信号ＡＩ
Ｂがローであればハイの出力を発生し、上記アドレス信
号ＡＩがローで、上記アドレス信号ＡＩのバーアドレス
信号ＡＩＢがハイであればロー出力を発生する、 ことを特徴とするスペアデコーダ回路。 - 【請求項５】請求項４に記載するスペアデコーダ回路に
おいて、 上記論理回路は、 上記ヒューズの他端にドレーンが接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
抵抗性トランジスタと、 上記ヒューズの他端に接続された第６インバータと、 上記第６インバータの出力がドレーンに接続され、ゲー
トが上記アドレス線に接続された第６ＮＭＯＳトランジ
スタと、 上記第６インバータの出力が入力に接続された第７イン
バータと、 上記第７インバータの出力がドレーンに接続され、ゲー
トは上記アドレス線に接続された第７ＮＭＯＳトランジ
スタと、 上記第６ＮＭＯＳトランジスタのソースと上記第７ＮＭ
ＯＳトランジスタのソースとが共に接続された第８イン
バータと、を含んでなることを特徴とするスペアデコー
ダ回路。 - 【請求項６】請求項５に記載するスペアデコーダ回路に
おいて、 上記抵抗性トランジスタは、 上記ヒューズの他端がドレーンに接続され、上記イネー
ブル信号がゲートに接続された第４ＮＭＯＳトランジス
タと、 上記電源にゲートが接続され、ドレーン及びソースが上
記第４ＮＭＯＳトランジスタのソースと基準電位との間
に接続された第５ＮＭＯＳトランジスタと、からなり、 上記イネーブル信号が活性化された場合にはローインピ
ーダンスとなり、上記イネーブル信号が非活性化された
場合にはハイインピーダンスとなる、ことを特徴とする
スペアデコーダ回路。 - 【請求項７】請求項１に記載するスペアデコーダ回路に
おいて、 上記第２プログラミングセルは、 一端が電源に接続されたヒューズと論理回路とからな
り、 上記論理回路は、 上記ヒューズの他端とアドレス線とに接続され、 上記ヒューズが非切断状態にあって、アドレス信号ＡＩ
がハイで、上記アドレス信号ＡＩのバーアドレス信号Ａ
ＩＢがローであればハイの出力を発生し、アドレス信号
ＡＩがローで、上記アドレス信号ＡＩのバーアドレス信
号ＡＩＢがハイであればローの出力を発生し、 上記ヒューズが切断状態にあって、アドレス信号ＡＩが
ハイで、上記アドレス信号ＡＩのバーアドレス信号ＡＩ
Ｂがローであればローの出力を発生し、アドレス信号Ａ
Ｉがローで、上記アドレス信号ＡＩのバーアドレス信号
ＡＩＢがハイであればハイの出力を発生する、 ことを特徴とするスペアデコーダ回路。 - 【請求項８】請求項７に記載するスペアデコーダ回路に
おいて、 上記論理回路は、 上記ヒューズの他端がドレーンに接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
抵抗性トランジスタと、 上記ヒューズの他端に接続された第６インバータと、 上記第６インバータの出力がドレーンに接続され、ゲー
トが上記アドレス線に接続された第６ＰＭＯＳトランジ
スタと、 上記第６インバータの出力が入力に接続された第７イン
バータと、 上記第７インバータの出力がドレーンに接続され、ゲー
トは上記アドレス線に接続された第７ＰＭＯＳトランジ
スタと、 上記第６ＰＭＯＳトランジスタのソースと上記第７ＰＭ
ＯＳトランジスタのソースとが共に入力に接続された第
８インバータと、を含んでなることを特徴とするスペア
デコーダ回路。 - 【請求項９】請求項８に記載するスペアデコーダ回路に
おいて、 上記抵抗性トランジスタは、 上記ヒューズの他端がドレーンに接続され、上記イネー
ブル信号がゲートに接続された第４ＮＭＯＳトランジス
タと、 上記電源にゲートが接続され、ドレーン及びソースが上
記第４ＮＭＯＳトランジスタのソースと基準電位との間
に接続された第５ＮＭＯＳトランジスタと、からなり、 上記イネーブル信号が活性化された場合にはローインピ
ーダンスとなり、上記イネーブル信号が非活性化された
場合にはハイインピーダンスとなる、ことを特徴とする
スペアデコーダ回路。 - 【請求項１０】請求項１に記載するスペアデコーダ回路
において、 上記第１プログラミングセルは、 一端が電源に接続されたヒューズと、 上記ヒューズの他端がドレーンに接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
第４ＮＭＯＳトランジスタと、 上記電源にゲートが接続され、上記第４ＮＭＯＳトラン
ジスタのソースと基準電位との間にドレーンとソースと
が接続された第５ＮＭＯＳトランジスタと、 上記ヒューズの他端に接続された第６インバータと、 上記第６インバータの出力がドレーンに接続され、ゲー
トにアドレス線が接続された第６ＮＭＯＳトランジスタ
と、 上記第６インバータの出力が入力に接続された第７イン
バータと、 上記第７インバータの出力がドレーンに接続され、ゲー
トにアドレス線が接続された第７ＮＭＯＳトランジスタ
と、 上記第６ＮＭＯＳトランジスタのソースと上記第７ＮＭ
ＯＳトランジスタのソースとが入力される第８インバー
タと、を含んでなることを特徴とするスペアデコーダ回
路。 - 【請求項１１】請求項１に記載するスペアデコーダ回路
において、 上記第２プログラミングセルは、 一端が電源に接続されたヒューズと、 上記ヒューズの他端がドレーンに接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
第４ＮＭＯＳトランジスタと、 電源にゲートが接続され、上記第４ＮＭＯＳトランジス
タのソースと基準電位との間にドレーンとびソースが接
続された第５ＮＭＯＳトランジスタと、 上記ヒューズの他端に接続された第６インバータと、 上記第６インバータの出力がドレーンに接続され、アド
レス線がゲートに接続された第６ＰＭＯＳトランジスタ
と、 上記第６インバータの出力が入力に接続された第７イン
バータと、 上記第７インバータの出力がドレーンに接続され、アド
レス線がゲートに接続された第７ＰＭＯＳトランジスタ
と、 上記第６ＰＭＯＳトランジスタのソースと上記第７ＰＭ
ＯＳトランジスタのソースとが入力される第８インバー
タと、を含んでなることを特徴とするスペアデコーダ回
路。 - 【請求項１２】請求項１に記載のスペアデコーダ回路に
おいて、 上記第１プログラミングセルは、 一端が電源に接続されたヒューズと、 上記ヒューズの他端がドレーンに接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
第４ＮＭＯＳトランジスタと、 電源にゲートが接続され、上記第４ＮＭＯＳトランジス
タのソースと基準電位との間にドレーンとソースとが接
続された第５ＮＭＯＳトランジスタと、 不良セルのアドレスのＡＩＢアドレス線がゲートに接続
された第６ＮＭＯＳトランジスタと、 上記不良セルのアドレスのＡＩアドレス線がゲートに接
続された第７ＮＭＯＳトランジスタと、 上記ヒューズの他端に接続された第６インバータと、 上記第６インバータの出力がゲートに接続され、上記ヒ
ューズの他端と基準電位との間にソースとドレーンとが
接続された第８ＮＭＯＳトランジスタと、 上記第６インバータの出力が入力に接続された第７イン
バータと、 上記第７インバータの出力がゲートに接続され、ソース
が電源に接続された第９ＰＭＯＳトランジスタと、 上記第７インバータの出力が入力に接続された第８イン
バータと、 上記第８インバータの出力がゲートに接続され、ソース
が上記電源に接続された第１０ＰＭＯＳトランジスタ
と、 上記第１０ＰＭＯＳトランジスタのドレーンがゲートに
接続され、上記第９ＰＭＯＳトランジスタのドレーンと
上記第６ＮＭＯＳトランジスタのドレーンとがドレーン
に接続された第１１ＮＭＯＳトランジスタと、 上記第９ＰＭＯＳトランジスタのドレーンがゲートに接
続され、上記第１０ＰＭＯＳトランジスタのドレーンと
上記第７ＮＭＯＳトランジスタのドレーンとがドレーン
に接続された第１２ＮＭＯＳトランジスタと、 上記第６ＮＭＯＳトランジスタのソースと上記第７ＮＭ
ＯＳトランジスタのソースとが入力に接続された第９イ
ンバータと、を含んでなることを特徴とするスペアデコ
ーダ回路。 - 【請求項１３】リダンダンシセルを有するメモリ装置に
おいて不良セルを修復するために入力されるアドレスが
不良セルをアクセスした場合に、上記不良セルに代わる
リダンダンシセルにアクセスするリダンダンシ信号を発
生するスペアデコーダ回路において、 上記スペアデコーダ回路は第１プログラミング部と第２
プログラミング部とを含んでなり、 上記第１プログラミング部は、 リダンダンシ信号を出力する第１信号線と、 上記第１信号線に所定の電位を供給する第１イネーブル
手段と、 アドレス線に接続され、上記第１信号線の電位を制御す
る第１プログラミングセルと、 を含んでなり、 上記第２プログラミング部は、 リダンダンシ信号を出力する第２信号線と、 上記第２信号線に所定の電位を供給する第２イネーブル
手段と、 アドレス線に接続され、上記第２信号線の電位を制御す
る第２プログラミングセルと、 を含んでなる、スペアデコーダ回路を用いて実施する不
良セルアドレスのコーディング方法において、 コーディングする不良セルのアドレスにハイビットの数
が多い場合には、上記第２プログラミング部の上記第２
イネーブル手段のヒューズと、上記不良セルのアドレス
のロービットが接続された上記第２プログラミングセル
の該当ヒューズとを切断し、 コーディングする不良セルのアドレスにハイビットの数
が少ない場合には、上記第１プログラミング部の上記第
１イネーブル手段のヒューズと、上記不良セルのアドレ
スのハイビットが接続された第１プログラミングセルの
該当ヒューズとを切断して、 不良セルのアドレスをコーディングする、ことを特徴と
する不良セルアドレスのコーディング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960011012A KR0177406B1 (ko) | 1996-04-12 | 1996-04-12 | 스페어 디코더 회로 |
| KR1996-11012 | 1996-04-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09288900A true JPH09288900A (ja) | 1997-11-04 |
| JP2875992B2 JP2875992B2 (ja) | 1999-03-31 |
Family
ID=19455584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9022512A Expired - Fee Related JP2875992B2 (ja) | 1996-04-12 | 1997-02-05 | スペアデコーダ回路及び不良セルアドレスのコーディング方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5838621A (ja) |
| JP (1) | JP2875992B2 (ja) |
| KR (1) | KR0177406B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040018450A1 (en) * | 2002-07-25 | 2004-01-29 | United Microlectronics Corp. | Method for transferring patterns |
| JP4376161B2 (ja) * | 2004-02-05 | 2009-12-02 | Ｏｋｉセミコンダクタ株式会社 | 冗長救済回路 |
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| JPH03198298A (ja) * | 1989-12-25 | 1991-08-29 | Nec Corp | 半導体記憶装置 |
| JPH04238199A (ja) * | 1991-01-22 | 1992-08-26 | Nec Ic Microcomput Syst Ltd | 冗長アドレス選択回路 |
| JPH05307898A (ja) * | 1991-06-27 | 1993-11-19 | Nec Corp | 半導体メモリ装置 |
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| US4701884A (en) * | 1985-08-16 | 1987-10-20 | Hitachi, Ltd. | Semiconductor memory for serial data access |
| US5471427A (en) * | 1989-06-05 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Circuit for repairing defective bit in semiconductor memory device and repairing method |
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| JP2600018B2 (ja) * | 1990-09-29 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2980472B2 (ja) * | 1992-12-21 | 1999-11-22 | 株式会社東芝 | 半導体記憶装置 |
| JP3774500B2 (ja) * | 1995-05-12 | 2006-05-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1996
- 1996-04-12 KR KR1019960011012A patent/KR0177406B1/ko not_active IP Right Cessation
-
1997
- 1997-02-05 JP JP9022512A patent/JP2875992B2/ja not_active Expired - Fee Related
- 1997-04-14 US US08/832,732 patent/US5838621A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03198298A (ja) * | 1989-12-25 | 1991-08-29 | Nec Corp | 半導体記憶装置 |
| JPH04238199A (ja) * | 1991-01-22 | 1992-08-26 | Nec Ic Microcomput Syst Ltd | 冗長アドレス選択回路 |
| JPH05307898A (ja) * | 1991-06-27 | 1993-11-19 | Nec Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2875992B2 (ja) | 1999-03-31 |
| KR0177406B1 (ko) | 1999-04-15 |
| US5838621A (en) | 1998-11-17 |
| KR970071966A (ko) | 1997-11-07 |
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