JPH03198298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03198298A JPH03198298A JP1337436A JP33743689A JPH03198298A JP H03198298 A JPH03198298 A JP H03198298A JP 1337436 A JP1337436 A JP 1337436A JP 33743689 A JP33743689 A JP 33743689A JP H03198298 A JPH03198298 A JP H03198298A
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- JP
- Japan
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- control signal
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- circuit
- logic level
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000872 buffer Substances 0.000 claims abstract description 10
- 230000002950 deficient Effects 0.000 abstract description 16
- 230000015654 memory Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は冗長構成を含む半導体記憶装置に関する。
半導体メモリーの集積度の増加に対し冗長構成を採用す
ることにより大巾な歩留りが計れる。特に集積度の大き
いＭＯＳメモリーでは６４ＫＳＲＡＭの時代から採用さ
れている。ＥＣＬＲＡＭでも集積度の向上は年々計られ
れており、特に近年Ｂ ｉ ｃＭｏ Ｓ技術により飛躍
的に増大した。冗長構成を採用することにより不良ビッ
トを含む行又は列を予備の行又は列を置換し、数ビツト
程度の不良ビットを含むチップを良品チップにすること
ができる。冗長構成で必要な回路は前述の予備の行又は
列と、不良ビットのアドレスと選択アドレスを比較し不
良ビットを含む行又は列を非選択状態にし、予備の行又
は列を選択状態にする信号を発生させるアドレス比較回
路、そして不良ビットのアドレスを検出するロールコー
ル回路である。
ることにより大巾な歩留りが計れる。特に集積度の大き
いＭＯＳメモリーでは６４ＫＳＲＡＭの時代から採用さ
れている。ＥＣＬＲＡＭでも集積度の向上は年々計られ
れており、特に近年Ｂ ｉ ｃＭｏ Ｓ技術により飛躍
的に増大した。冗長構成を採用することにより不良ビッ
トを含む行又は列を予備の行又は列を置換し、数ビツト
程度の不良ビットを含むチップを良品チップにすること
ができる。冗長構成で必要な回路は前述の予備の行又は
列と、不良ビットのアドレスと選択アドレスを比較し不
良ビットを含む行又は列を非選択状態にし、予備の行又
は列を選択状態にする信号を発生させるアドレス比較回
路、そして不良ビットのアドレスを検出するロールコー
ル回路である。
ＭＯＳメモリーのロールコール回路は、その電源電流の
小さいことを利用して、電源電流の微小な増加により検
出する。すなわち、アドレスを０から最終アドレスまで
１つずつ増加させ、各アドレスにおける電源電流を測定
する。不良ビットのアドレスの時アドレス比較回路が働
きその信号を受けて電源電流が１ｍＡ程度増加する。Ｅ
ＣＬＲＡＭの場合は電源電流が１００ｍＡ程度なので、
電源電流の増加により不良ビットのアドレスを検出する
ロールコール回路は使用できない。このため従来は第５
図に示す様に、入力端子の電流により検出する方法をと
っている。すなわち入力端子としてＣ３（テップセレク
ト）を選びＣ８のレベルを通常のＥＣＬレベル（“’Ｈ
”＝−０，９Ｖ、”Ｌ” ＝−１，７ｖ） よｌ）下げ
、例えば−３ｖとし、アドレス比較回路より発生する信
号ＲＥのＥＣＬレベルのＨ／Ｌによりバイポーラトラン
ジスタＱ９がオン／オフする。Ｑ、がオンすることによ
って■端子からチップに向かって数μＡの電流が流れ不
良ビットを含むアドレスを検出する。
小さいことを利用して、電源電流の微小な増加により検
出する。すなわち、アドレスを０から最終アドレスまで
１つずつ増加させ、各アドレスにおける電源電流を測定
する。不良ビットのアドレスの時アドレス比較回路が働
きその信号を受けて電源電流が１ｍＡ程度増加する。Ｅ
ＣＬＲＡＭの場合は電源電流が１００ｍＡ程度なので、
電源電流の増加により不良ビットのアドレスを検出する
ロールコール回路は使用できない。このため従来は第５
図に示す様に、入力端子の電流により検出する方法をと
っている。すなわち入力端子としてＣ３（テップセレク
ト）を選びＣ８のレベルを通常のＥＣＬレベル（“’Ｈ
”＝−０，９Ｖ、”Ｌ” ＝−１，７ｖ） よｌ）下げ
、例えば−３ｖとし、アドレス比較回路より発生する信
号ＲＥのＥＣＬレベルのＨ／Ｌによりバイポーラトラン
ジスタＱ９がオン／オフする。Ｑ、がオンすることによ
って■端子からチップに向かって数μＡの電流が流れ不
良ビットを含むアドレスを検出する。
上述した従来の半導体記憶装置は、予備のメモリがアク
セスされた際に、増加する電源電流量が少ないために、
τ茗の端子とその端子電流を測定する測定器との接触抵
抗の影響を受け、測定誤差が大きく、また、多出力のメ
モリーの場合各出力毎の不良ビットを含むアドレスの検
出ができないという欠点がある。
セスされた際に、増加する電源電流量が少ないために、
τ茗の端子とその端子電流を測定する測定器との接触抵
抗の影響を受け、測定誤差が大きく、また、多出力のメ
モリーの場合各出力毎の不良ビットを含むアドレスの検
出ができないという欠点がある。
本発明は上記欠点のない半導体記憶装置を提供すること
を目的とする。
を目的とする。
本発明の半導体記憶装置は、
リード命令およびライト命令が規格内のレベルで与えら
れている時は、第１の制御信号を第１の論理レベルにし
、ライト命令が規格外のレベルで与えられた時は、第１
の制御信号を第２の論理レベルにし、前記冗長構成とな
っている部分がアクセスされた時は、センスアンプの出
力を強制的に第１の論理レベルにするロールコール回路
と、第１の制御信号が第１の論理レベルの時にはリード
命令、ライト命令を受けると、第２の制御信号をそれぞ
れ第１の論理レベル、第２の論理レベルにし、第１の制
御信号が第２の論理レベルの時には第２の制御信号を第
１の論理レベルにする出力コントロール回路と、 第２の制御信号と前記センスアンプの出力とのノアをと
り、その結果を読み出しデータ出力端に出力する出力バ
ッファ回路とを有する。
れている時は、第１の制御信号を第１の論理レベルにし
、ライト命令が規格外のレベルで与えられた時は、第１
の制御信号を第２の論理レベルにし、前記冗長構成とな
っている部分がアクセスされた時は、センスアンプの出
力を強制的に第１の論理レベルにするロールコール回路
と、第１の制御信号が第１の論理レベルの時にはリード
命令、ライト命令を受けると、第２の制御信号をそれぞ
れ第１の論理レベル、第２の論理レベルにし、第１の制
御信号が第２の論理レベルの時には第２の制御信号を第
１の論理レベルにする出力コントロール回路と、 第２の制御信号と前記センスアンプの出力とのノアをと
り、その結果を読み出しデータ出力端に出力する出力バ
ッファ回路とを有する。
ロールコール回路が通常の電圧レベルでライト命令を受
けると出力端を第１の論理レベルにし、ライト命令を規
格外のレベルで受は不良ビットを含むメモリのアドレス
と選択されたアドレスとが一致すると出力端を第２の論
理レベルにさせる。
けると出力端を第１の論理レベルにし、ライト命令を規
格外のレベルで受は不良ビットを含むメモリのアドレス
と選択されたアドレスとが一致すると出力端を第２の論
理レベルにさせる。
［実 施 例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体記憶装置の第１の実施例を示す
ブロック図、第２図は第１図の実施例のロールコール回
路およびその関連回路を詳細に示す回路図、第３図は第
２図の第２センスアンプを詳細に示す回路図である。
ブロック図、第２図は第１図の実施例のロールコール回
路およびその関連回路を詳細に示す回路図、第３図は第
２図の第２センスアンプを詳細に示す回路図である。
セルアレイ１は正規セル以外にワード線ｓｗ、、ＳＷ２
で選択される予備のメモリセルを具備している。アドレ
スバッファ２３，２□はアドレス信号を入力し、それぞ
れＸデコーダ３、センスアンプ４を介してセルアレイ１
から読出したデータを出力バッファ５を介して出力端り
。Ｌ＋７に出力させている。
で選択される予備のメモリセルを具備している。アドレ
スバッファ２３，２□はアドレス信号を入力し、それぞ
れＸデコーダ３、センスアンプ４を介してセルアレイ１
から読出したデータを出力バッファ５を介して出力端り
。Ｌ＋７に出力させている。
アドレス比較回路６は不良ビットを含むアドレスを保持
し、保持したアドレスとアドレスバッファ２．が入力し
たアドレスとが同一であると、信号ＲＥと、信号ＲＥ、
または信号ＲＥ２とをアクティブにし、ワード線ＳＷ１
またはワード線ＳＷ２により予備のメモリセルを選択す
る。
し、保持したアドレスとアドレスバッファ２．が入力し
たアドレスとが同一であると、信号ＲＥと、信号ＲＥ、
または信号ＲＥ２とをアクティブにし、ワード線ＳＷ１
またはワード線ＳＷ２により予備のメモリセルを選択す
る。
Ｒ／Ｗコントロール回路７はリードおよびライトの制御
タイミングをコントロールする。出力コントロール回路
８は、制御信号で〕”、ＷＥ、ＲＣＥに基づき、制御信
号ＯＥの論理レベルを決定する。ロールコール回路９は
、制御信号ＷＥがＥＣＬレベルのＨ”または“Ｌ”の時
は制御信号ＲｃＥを”Ｌ” にし、制ｔＨ信号Ｗ Ｅ
カＥ ＣＬ Ｌ／ベベル“Ｌ”より低レベルの’Ｖｔｔ
”レベルの時は制御信号ＲＣＥをＨ”とする。さらにロ
ールコール回路９は、信号ＲＥ、または信号ＲＥ ２が
アクティブになると、制御信号ＲＣＡを“Ｈｏｏにし、
信号ＲＥＩ 、ＥＥ２ともインアクティブである時は、
制御信号ＲＣＡをハイインピーダンス状態にする。セン
スアンプ４は、第１センスアンプと第２センスアンプと
を内蔵し、制御信号ＲＣＡが“Ｈ”になると出力を“Ｌ
”にする。出力バッファ回路５はセンスアンプ４の出力
と制御−信号ＯＥのノアをとり、出力端子り。Ｌ１丁に
出力する。
タイミングをコントロールする。出力コントロール回路
８は、制御信号で〕”、ＷＥ、ＲＣＥに基づき、制御信
号ＯＥの論理レベルを決定する。ロールコール回路９は
、制御信号ＷＥがＥＣＬレベルのＨ”または“Ｌ”の時
は制御信号ＲｃＥを”Ｌ” にし、制ｔＨ信号Ｗ Ｅ
カＥ ＣＬ Ｌ／ベベル“Ｌ”より低レベルの’Ｖｔｔ
”レベルの時は制御信号ＲＣＥをＨ”とする。さらにロ
ールコール回路９は、信号ＲＥ、または信号ＲＥ ２が
アクティブになると、制御信号ＲＣＡを“Ｈｏｏにし、
信号ＲＥＩ 、ＥＥ２ともインアクティブである時は、
制御信号ＲＣＡをハイインピーダンス状態にする。セン
スアンプ４は、第１センスアンプと第２センスアンプと
を内蔵し、制御信号ＲＣＡが“Ｈ”になると出力を“Ｌ
”にする。出力バッファ回路５はセンスアンプ４の出力
と制御−信号ＯＥのノアをとり、出力端子り。Ｌ１丁に
出力する。
次に本実施例の動作について説明する。
先ず、信号Ｃ３，ＷＥ、Ｄｏｓ、Ｄｏｕｒの論理レベル
に対応して決定されるモードは表１に示す通りである。
に対応して決定されるモードは表１に示す通りである。
表
電源電圧ｖ■を−５，２Ｖとし、信号σ３−１ＤＩＮ、
ＷＥのレベルをそれぞれ“Ｌ”Ｌ””ＶＥＥ” トする
。コノ状態は、” Ｖ ＥＥ” Ｇ’ｉ ” Ｌ ”よ
りレベルが低いので表１で示されるように、データ０を
書き込む動作状態である。したがって、信号ＷＥがＥＣ
Ｌレベルの°Ｌ”であれば出力端は“Ｌ“となる。しか
し、信号ＷＥは“ＶＥＥ どなっているので、信号Ｒ
ＣＥが“Ｈ“、信号ＯＥが°“Ｌ”となり、アドレス比
較回路６が保持するアドレスとアドレス信号Ａが一致す
ると、信号ＲＣＡが°°Ｈ”となり出力端Ｄｏｕアのレ
ベルも“Ｌ”でなく“Ｈ”となり、予備のメモリセルが
アクセスされたことが検出される。
ＷＥのレベルをそれぞれ“Ｌ”Ｌ””ＶＥＥ” トする
。コノ状態は、” Ｖ ＥＥ” Ｇ’ｉ ” Ｌ ”よ
りレベルが低いので表１で示されるように、データ０を
書き込む動作状態である。したがって、信号ＷＥがＥＣ
Ｌレベルの°Ｌ”であれば出力端は“Ｌ“となる。しか
し、信号ＷＥは“ＶＥＥ どなっているので、信号Ｒ
ＣＥが“Ｈ“、信号ＯＥが°“Ｌ”となり、アドレス比
較回路６が保持するアドレスとアドレス信号Ａが一致す
ると、信号ＲＣＡが°°Ｈ”となり出力端Ｄｏｕアのレ
ベルも“Ｌ”でなく“Ｈ”となり、予備のメモリセルが
アクセスされたことが検出される。
第２図に基づいてロールコール回路９の動作をさらに詳
しく説明する。
しく説明する。
信号Ｗ１がＥＣＬレベルのＨ／Ｌならばバイポーラトラ
ンジスタＱ＋ 、ｎＭＯｓ トランジスタＭ２は、とも
にオンし信号ＲＣＥは−１，６Ｖ信号ＲＣＡは第４セン
スアンプの出力ＲＢのレベルにより決められる。
ンジスタＱ＋ 、ｎＭＯｓ トランジスタＭ２は、とも
にオンし信号ＲＣＥは−１，６Ｖ信号ＲＣＡは第４セン
スアンプの出力ＲＢのレベルにより決められる。
出力コントロール回路はＥＣＬゲートであり信号ＲＣＥ
は−１，６ｖだから出力コントロール回路はτＥ、ＣＳ
により決まる。つまりＷＥがＥＬＣレベルのＨ／Ｌの時
は通常の動作を行なう。
は−１，６ｖだから出力コントロール回路はτＥ、ＣＳ
により決まる。つまりＷＥがＥＬＣレベルのＨ／Ｌの時
は通常の動作を行なう。
次に、データＯを書き込む動作状態でさらにＷＥを■、
まで下げた時のロールコール回路の動作について説明す
る。第２図においてバイポーラトランジスタＱ１とｎＭ
ＯｓトランジスタＭ２ハオフシ、信号ＲＣＥは−０，８
ｖ 、信号ＲＣＡは、はぼ−〇、９ｖとなる。この結果
出力コントロール回路はその出力百１°が−１，７ｖと
なり出力レベルは、センスアンプにより決まる。
まで下げた時のロールコール回路の動作について説明す
る。第２図においてバイポーラトランジスタＱ１とｎＭ
ＯｓトランジスタＭ２ハオフシ、信号ＲＣＥは−０，８
ｖ 、信号ＲＣＡは、はぼ−〇、９ｖとなる。この結果
出力コントロール回路はその出力百１°が−１，７ｖと
なり出力レベルは、センスアンプにより決まる。
一方センスアンプの信号は第３図に示す様に、第２セン
スアンプ内の３点は約−０，５ｖ、信号ＲＣＡを出力す
るバイポーラトランジスタＱ３のベース電位は約−〇、
１ｖであるからバイポーラトランジスタＱ４はオフし、
出力バッファのカレントスイッチを形成するバイポーラ
トランジスタＱも、ＱａのうちＱ、がオンするため出力
Ｄｏυｔ””Ｈ”となる。第１図にもどりアドレス比較
回路からの信号ＲＥ、ＲＥ２は、例えば予備行ＳＷ、を
使用するとＲＥ Ｉ＝ ” Ｖ ｃｃ”となる。
スアンプ内の３点は約−０，５ｖ、信号ＲＣＡを出力す
るバイポーラトランジスタＱ３のベース電位は約−〇、
１ｖであるからバイポーラトランジスタＱ４はオフし、
出力バッファのカレントスイッチを形成するバイポーラ
トランジスタＱも、ＱａのうちＱ、がオンするため出力
Ｄｏυｔ””Ｈ”となる。第１図にもどりアドレス比較
回路からの信号ＲＥ、ＲＥ２は、例えば予備行ＳＷ、を
使用するとＲＥ Ｉ＝ ” Ｖ ｃｃ”となる。
ＷＥ＝“Ｖ（１”だから信号ＲＣＣ＝ ” Ｖ ｃｃ”
でロールコール回路のＲ点はＲＥｔ ＋ＲＥ２を出力す
る。よって前述した通り不良ビットを含むアドレスを選
択アドレスが一致した時は信号ＲＣＡは−０，９ｖとな
る。ＷＥ＝“°■ミ。”でロールコール回路が動作し、
かつ不良ビットを含むアドレスと選択アドレスが一致し
ない時はＲＥ、、ＲＥ２ともＶＥＥとなりバイポーラト
ランジスタＱ３はオフし信号ＲＣＡは第１センスアンプ
の出力ＲＢにより決まる。そして今の状態はデータＯを
書き込むモードなので第１センスアンプはデータ０を読
む時と同じレベルを出力しＤｏｔ＋Ｔ””Ｌ”となる。
でロールコール回路のＲ点はＲＥｔ ＋ＲＥ２を出力す
る。よって前述した通り不良ビットを含むアドレスを選
択アドレスが一致した時は信号ＲＣＡは−０，９ｖとな
る。ＷＥ＝“°■ミ。”でロールコール回路が動作し、
かつ不良ビットを含むアドレスと選択アドレスが一致し
ない時はＲＥ、、ＲＥ２ともＶＥＥとなりバイポーラト
ランジスタＱ３はオフし信号ＲＣＡは第１センスアンプ
の出力ＲＢにより決まる。そして今の状態はデータＯを
書き込むモードなので第１センスアンプはデータ０を読
む時と同じレベルを出力しＤｏｔ＋Ｔ””Ｌ”となる。
上述した様に本発明のロールコール回路は、不良ビット
を含むアドレスと選択されたアドレスが一致した時に出
力にＥＣＬのハイレベルを出し検出時の測定誤差がない
、。また各出力毎にチエツクできるので冗長構成の動作
が確実にできる。
を含むアドレスと選択されたアドレスが一致した時に出
力にＥＣＬのハイレベルを出し検出時の測定誤差がない
、。また各出力毎にチエツクできるので冗長構成の動作
が確実にできる。
第４図は本発明の第２の実施例のロールコール回路を示
す回路図である。ロールコール回路を動作させるための
条件および判定方法は第１の実施例の場合と同一である
が、回路構成が第１図の実施例より簡単であるという利
点がある。
す回路図である。ロールコール回路を動作させるための
条件および判定方法は第１の実施例の場合と同一である
が、回路構成が第１図の実施例より簡単であるという利
点がある。
【発明の効果］
以上説明したように本発明は、ロールコール回路が出力
端子を第１の論理レベルに制御するライト命令を規格外
のレベルで印加することにより、不良ビットを含むアド
レスと選択したアドレスが一致した時出力端子を第２の
論理レベルさせることにより予備のメモリセルがアクセ
スされたことを安定に、各出力毎にチエツクできる効果
がある。
端子を第１の論理レベルに制御するライト命令を規格外
のレベルで印加することにより、不良ビットを含むアド
レスと選択したアドレスが一致した時出力端子を第２の
論理レベルさせることにより予備のメモリセルがアクセ
スされたことを安定に、各出力毎にチエツクできる効果
がある。
第１図は本発明の半導体記憶装置の第１の実施例を示す
ブロック図、第２図は第１図の実施例のロールコール回
路図およびその関連回路を詳細に示す回路図、第３図は
第２図の第２センスアンプを詳細に示す回路図、第４図
は本発明の第２の実施例のロールコール回路を示す回路
図、第５図は従来例を示す回路図である。 １・・・セルアレイ、 ２Ｉ、２□ ・・・アドレスバッファ、３・・・Ｘデコ
ーダ、４・・・センスアンプ、出力バッファ、 アドレス比較回路、 Ｒ／Ｗコントロール回路、 出力コントロール回路、 ロールコール回路。
ブロック図、第２図は第１図の実施例のロールコール回
路図およびその関連回路を詳細に示す回路図、第３図は
第２図の第２センスアンプを詳細に示す回路図、第４図
は本発明の第２の実施例のロールコール回路を示す回路
図、第５図は従来例を示す回路図である。 １・・・セルアレイ、 ２Ｉ、２□ ・・・アドレスバッファ、３・・・Ｘデコ
ーダ、４・・・センスアンプ、出力バッファ、 アドレス比較回路、 Ｒ／Ｗコントロール回路、 出力コントロール回路、 ロールコール回路。
Claims (1)
- 【特許請求の範囲】 １、冗長構成を含む半導体記憶装置において、リード命
令およびライト命令が規格内のレベルで与えられている
時は、第１の制御信号を第１の論理レベルにし、ライト
命令が規格外のレベルで与えられた時は、第１の制御信
号を第２の論理レベルにし、前記冗長構成となっている
部分がアクセスされた時は、センスアンプの出力を強制
的に第１の論理レベルにするロールコール回路と、第１
の制御信号が第１の論理レベルの時にはリード命令、ラ
イト命令を受けると、第２の制御信号をそれぞれ第１の
論理レベル、第２の論理レベルにし、第１の制御信号が
第２の論理レベルの時には第２の制御信号を第１の論理
レベルにする出力コントロール回路と、 第２の制御信号と前記センスアンプの出力とのノアをと
り、その結果を読み出しデータ出力端に出力する出力バ
ッファ回路とを有することを特徴とする半導体記憶装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337436A JP2734705B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体記憶装置 |
| US07/633,845 US5267205A (en) | 1989-12-25 | 1990-12-26 | Semiconductor memory device |
| EP90125580A EP0435287B1 (en) | 1989-12-25 | 1990-12-27 | Semiconductor memory device |
| DE69023468T DE69023468T2 (de) | 1989-12-25 | 1990-12-27 | Halbleiter-Speichereinrichtung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337436A JP2734705B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198298A true JPH03198298A (ja) | 1991-08-29 |
| JP2734705B2 JP2734705B2 (ja) | 1998-04-02 |
Family
ID=18308614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337436A Expired - Lifetime JP2734705B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5267205A (ja) |
| EP (1) | EP0435287B1 (ja) |
| JP (1) | JP2734705B2 (ja) |
| DE (1) | DE69023468T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111100A (ja) * | 1993-10-08 | 1995-04-25 | Nec Corp | テスト回路 |
| JPH09288900A (ja) * | 1996-04-12 | 1997-11-04 | Lg Semicon Co Ltd | スペアデコーダ回路及び不良セルアドレスのコーディング方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2687785B2 (ja) * | 1991-09-27 | 1997-12-08 | 日本電気株式会社 | 半導体記憶装置 |
| US5381370A (en) * | 1993-08-24 | 1995-01-10 | Cypress Semiconductor Corporation | Memory with minimized redundancy access delay |
| US5493241A (en) * | 1994-11-16 | 1996-02-20 | Cypress Semiconductor, Inc. | Memory having a decoder with improved address hold time |
| JP3281203B2 (ja) * | 1994-12-07 | 2002-05-13 | 株式会社東芝 | 半導体記憶装置 |
| US5764878A (en) * | 1996-02-07 | 1998-06-09 | Lsi Logic Corporation | Built-in self repair system for embedded memories |
| JPH09306198A (ja) * | 1996-02-07 | 1997-11-28 | Lsi Logic Corp | 冗長列及び入／出力線を備えたａｓｉｃメモリを修復するための方法 |
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