JPH0235697A - メモリ回路 - Google Patents

メモリ回路

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JPH0235697A
JPH0235697A JP63186010A JP18601088A JPH0235697A JP H0235697 A JPH0235697 A JP H0235697A JP 63186010 A JP63186010 A JP 63186010A JP 18601088 A JP18601088 A JP 18601088A JP H0235697 A JPH0235697 A JP H0235697A
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JP
Japan
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circuit
memory
spare
pulse signal
memory cells
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JP63186010A
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English (en)
Inventor
Akane Mizoguchi
溝口　あかね
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NEC Corp
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NEC Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体記憶装置に関し、特に冗長回路を有する
メモリ回路に間する。
［従来の技術］ 近年、半導体メモリの大容量化に伴い冗長回路技術が導
入されるようになった。冗長回路とは、正規のメモリセ
ルアレイに対し、予備の列あるいは行のメモリセルを付
加し、これを遍択するための予備デコーダを設けておく
ものである。正規メモリセルアレイ内に不良列あるいは
不良行あるいは不良ビットが存在する場合、適当な手段
により前記予備デコーダに不良列あるいは不良行あるい
は不良ビットに対応するアドレスをプログラムすること
により不良列あるいは不良行あるいは不良ビットを予備
列あるいは予備行に置換し、不良チップを救済すること
が可能である。
この冗長回路を有するメモリでは、メモリの評価や試験
の際メモリの救済情報つまり冗長回路使用の有無や、正
規メモリセルアレイ内の予備列あるいは予備行への置換
アドレスを知る必要が出てくる。従来の方法としてメモ
リチップ内に特別な回路を設けておき、その回路により
救済情報を得るロールコール回路がある。
ロールコール回路について第４図を参照して説明する。
ＥＮは冗長回路を使用するか否かにより高レベルまたは
低レベルに設定される信号で、冗長回路使用の場合はプ
ログラム回路のヒユーズＦをレーザー光線の照射等の方
法で切断し高レベルに設定する。予備デコーダには適当
な手段で置換アドレスをプログラムする。冗長回路を使
用しているメモリの場合、ＥＮは高レベルであるのでＱ
ｌがオンしロールコール回路ｌには電源から接地（ＧＮ
Ｄ）への電流が常に流れるため冗長回路を使用していな
いメモリに比べて、この電流分だけ消費電流が大きい。
また冗長回路を使用しているメモリでは、置換アドレス
選択時、予備デコーダ出力ＲＤが高レベルとなりＲＷが
高レベルとなる。Ｑ２がオンしロールコール回路２には
電源から接地へ電流が流れる。他のアドレスを選択した
時はＲＤは低レベル、ＲＷは低レベルとなるためＱ２は
オフし、ロールコール回路２に電流は流れない。置換ア
ドレス選択時、他のアドレス選択時に比べて消費電流が
大きくなる。メモリの消費電流及び各アドレス選択時の
消費電流を調べろことにより冗長回路使用の有無及び置
換アドレスの情報を得ることができる。
［発明が解決しようとする問題点］ 上述した従来の技術は冗長回路使用のメモリの消費電流
の増大及び全アドレスについて各々のアドレス選択時の
消費電流を調べるため時間がかかるという欠点がある。
〔発明の従来技術に対する相違点］ 上述した従来例に対し、本発明は電源イニシャライズ回
路と前記回路のパルス信号に同期して正規メモリセル全
てに”０′″　予備メモリセル全てに′１″を書き込む
ことができる回路を有することにより、メモリの救済情
報を容易なテスト方法で短いテスト時間で得ることがで
きるという相違点を有する。
［問題点を解決するための手段］ 本発明のメモリ回路は冗長回路を有し、電源投入を検知
してパル′ス信号を発生する電源イニシャライズ回路と
、前記パルス信号に同期して正規メモリセル全てに０′
′の情報、予備メモリセル全てに”１”の情報を書き込
むことができる回路を有し、冗長回路によるメモリの救
済情報を容易に得ることができることを特徴とする。
［実施例］ 次に第１実施例について第１図を参照して説明する。図
中、Ｐチャンネル電界効果トランジスタ（Ｐチャンネル
ＭＯＳ　Ｆ　Ｅ　Ｔ）は○印にて囲まれており、Ｎチャ
ンネルＭＯ５ＦＥＴはＯ印に囲まれていない。第２図は
第１実施例の電源イニシャライズ回路の動作波形図であ
る。まず電源イニシャライズ回路の動作説明を第２図を
用いて行う。
ＰチャンネルＭＯ３ＦＥＴのスレッショルド電圧の絶対
値ＩＶＴＰＩよりもＮチャンネルＭＯ５ＦＥＴのスレッ
ショルド電圧ＶＴＮの方が大きい、すなわちＩ　ＶＴＰ
　ｌ　＜ＶＴＮの関係に設定されている。電源ＶＣＣが
ＯＶより穏やかに上昇しＶＣＣがＩ　ＶＴＰ　ｌと等し
くなる時刻１０になるとＱｌ５がオンするため節点Ｎ】
はＶＣＣと等しい電位まで上昇する。次にＶＣＣが２Ｖ
ＴＮ＋ΔＶに等しくなる時刻ｔｌになるとＱｌ５＜こ加
えＱｌ６゜Ｑｌ７もオンする。ここて△ＶはＯ，］　６
の基板バイアス効果によるＮチャンネルＭ　ＯＳ　Ｆ　
Ｅ　Ｔのスレッショルド電圧の増加分である。またＱｌ
５に比べて直列接続されているＱ６．Ｑ７の方が極めて
大きな電流能力を持つ関係にあるならば時刻ｔ１におい
てＮ１の電位は第２図に示すように下がる。以上説明し
たように電源ＶＣＣがＯＶより穏やかに上昇する過程に
おいて節点Ｎ１は第２図に示すようなパルス信号となる
。従ってＦＣ’はＮ１と同相のパルス信号　ｎ＋はＮ１
と逆層のパルス信号となる。次に電源投入を検知して発
生するクロック信号ＦＣ”、ｒて′に同期して正規メモ
リセルに２“０”、予備メモリセルに”　１″が書き込
まれるまでの回路動作について説明する。
第１図は予備列を持つメモリでＷＬはワード線、ＢＬ、
Ｎπは正規メモリセルアレイのビット線ＢＬ’、ｎ’　
は予備メモリセルアレイのヒツト線、ＭＣは正規メモリ
セル、Ｍ　Ｃ’は予備メモリセルである。電Ｒ段人を検
知して一゛か高しベルから低レベルに変化するとＱ３が
オン、Ｑ６かオフするため、アドレス入力、■πのレベ
ルにかかわらず、’ｖＶＬは強制的に高レベルになる６
　またＦＣ′が低レベルから高し・ベルに変化するとＱ
７．Ｑ８はオフ、Ｑ９．Ｑ１０はオンする。従ってＢＬ
はＧＮＤレノ＼ルベルＬはｖＣＣし・ベルとなり正規メ
モリセルＭＣに０゛１が書き込まれる。同様にＱｌｌ、
Ｑ１２にはオフ、Ｑ１３．Ｑｌ４はオンするためＢＬ’
はＶＣＣレヘレベ■π゛はＧＮＤレベルとなり予備メモ
リセルＭＣ’に′”　１″が書き込まれる。次に７で′
が低レベルから高レベルへ、ＦＣ”が高レベルから低レ
ベルへ変化すると、Ｑ３，０．９．ＱＩＯ，Ｑ１３．Ｑ
１４はオフ、Ｑ６〜Ｑ８．Ｑｌｌ、Ｑ１２はオンするた
めロウデコーダやメモリセル周辺回路は通常のメモリと
同等となり、読み出い書き込み動作が可能となる。
以上のように電源投入後に正規メモリセル全てに“°０
゛′　予備メモリセル全てに”１”情報が書き込まれ、
その後通常の読み出し、書き込みモードに移る二とが可
能である。
以上の動作により、電；原役人後書き込み動作を行わず
にメモリの情報をアドレス順に読出す装置ｊ９アドレス
からは１“置換されていないアドレスからは“０″が出
力されるので、アドレス順に読み出し情報を調へろこと
により、置換アドレス７冗長回路使用の有無つまりメモ
リの救済情報を得ることができる。
第３図は本発明の第２実施例を示す回路図である。第２
実施例において予備行を持つメモリについて説明する。
第２実施例において、電源イニシャライズ回路及び前記
回路のパルス信号に同期して発生するＦＣ’、［’　と
正規ロウデコーダは第１実施例と同様である。
電源投入を検知して「で−′が高レベルから低レベル、
ＦＣ’が低レベルから高レベルζこ変化すると、予備ロ
ウデコーダのＱ３がオフ、Ｑ６がオンするため予備メモ
リセルアレイのワード線ＷＬ’はアトルス人力、ＸＥの
レベルにかがわらず強制的に低レベルになる。また〜Ｖ
Ｌ”と対のもう１つのワード線ＷＬ”：ま高レベルとな
る。正規メモリセルアレイのワード線〜ＶＬ；よ第１実
施例と同様にして強制的に高し・ベルになる。Ｑ７．Ｑ
８！よオフ、Ｑ９．ＱＩＯはオンするためＢＬはＧＮＤ
しｌベル、丁πはＶｃｃレベルとなり正規メモリセルに
”０°゛が書き込ま？ｔろ。Ｑｌｌ、Ｑ１２はオフ、Ｑ
１３、Ｑ１４はオンするため、予備メモリセルのもう１
対のヒツト線ＢＬ’はＶｃｃレベル、π′はＧＮＤレヘ
レベなり予備メモリセルにパビが書き込まれる。Ｆ？’
が低し・′＼ルから高レベル、ＦＣ’が高レベルから低
レベルへ変化すると、Ｑ６、Ｑ９．ＱＩＯ，Ｑ１３．Ｑ
１４はオフ、Ｑ３゜Ｑ７．Ｑ８．Ｑｌ　１．Ｑ１２はオ
ンするため、第１実施例同様、正規、予備ロウデコーダ
やメモリセル周辺回路は通常のメモリと同等となり、読
み出し、書き込み動作が可能となる。
このメモリでのメモリ救済情報を得る方法は第１実施例
と同様であり、この実施例の予備行を持つメモリでも第
１実施例の予備列を持つメモリ同様の効果がある。
［発明の効果コ 以上説明−したように本発明は冗長回路を有するメモリ
回路ζこおいて、電源投入を検知してパルス１言号を発
生する電源イニシャライズ回路と前記パルス信号に同期
して正規メモリセル全てに”０”予備メモリセル全てに
１″を書き込むことができる回路を有することにより、
メモリの救済情報を電源投入後アドレス順にメモリセル
の情報を読出すという容易な方法で短時間に得ることが
でき、かつ従来の救済情報を得るための回路により消費
電流の増大という問題もないという効果がある。
【図面の簡単な説明】
第１図は本発明の第１実施例の回路図、第２図は第１実
施例の電源イニシャライズ回路の動作波形図、第３図は
第２実施例の回路図、第４図は従来例の回路図である。 Ｑ８ Ｑ２゜ Ｑｌｌ）。 Ｑ３゜ Ｑｌ。 １゜ Ｑｌ　２゜ Ｑｌ　３゜ Ｑｌ　５　・ ＰチャンネルＭＯ ９ＦＥＴ、 Ｑ４゜ Ｑ５゜ Ｑ６゜ Ｑ９゜ Ｑｌ４゜ ０１６゜ Ｑｌ７　・ ＮチャンネルＭＯ ５Ｆ　Ｅ　Ｔ。

Claims (1)

    【特許請求の範囲】
  1. 冗長回路を有するメモリ回路において、電源投入を検知
    してパルス信号を発生する電源イニシャライズ回路と、
    前記パルス信号に同期して正規メモリセル全てに”０”
    の情報を、予備メモリセル全てに”１”の情報を書き込
    むことが可能な書込み回路とを有し、冗長回路によるメ
    モリの救済情報を容易に得ることができることを特徴と
    するメモリ回路。
JP63186010A 1988-07-26 1988-07-26 メモリ回路 Pending JPH0235697A (ja)

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JP63186010A JPH0235697A (ja) 1988-07-26 1988-07-26 メモリ回路
DE68919386T DE68919386T2 (de) 1988-07-26 1989-07-25 Halbleiterspeichergerät, versehen mit einem verbesserten System zur Erkennung von Positionen, die eine redundante Struktur verwenden.
EP89113687A EP0352730B1 (en) 1988-07-26 1989-07-25 Semiconductor memory device provided with an improved system for detecting the positions using a redundant structure
US07/563,890 US5008857A (en) 1988-07-26 1990-08-08 Semiconductor memory device provided with an improved system for detecting the positions using a redundant structure

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