JPH05250896A - 半導体記憶装置及びそれに用いる検知回路 - Google Patents

半導体記憶装置及びそれに用いる検知回路

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JPH05250896A
JPH05250896A JP4213505A JP21350592A JPH05250896A JP H05250896 A JPH05250896 A JP H05250896A JP 4213505 A JP4213505 A JP 4213505A JP 21350592 A JP21350592 A JP 21350592A JP H05250896 A JPH05250896 A JP H05250896A
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memory device
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memory cell
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木 洋 一 鈴
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川 真 瀬
Toshiaki Ono
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    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30Accessing single arrays
    • G11C29/34Accessing multiple bits simultaneously

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  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】 バーインテスト等のテストを容易に行うこと
のできる半導体記憶装置及びそれに用いる検知回路を提
供する。 【構成】 ある入力端子にテストモード信号が加えられ
ると、テストモードになる。又は、電源電圧が所定値よ
りも大きくなると、テストモードになる。テストモード
においては、全セルが同時に選択される。又は、タイマ
ー手段はメモリセルを継続的に活性化する。検知回路に
おいては、電源電圧がある値まで上昇すれば入力端と低
圧側電源との間におけるスイッチング素子がオンする。
この状態において入力端に加えられた信号の電圧がある
値まで上昇すれば、これが検知される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
れに用いる検知回路に関し、スタティックRAMに適用
して好適な半導体記憶装置及びそれに用いる検知回路に
関する。
【0002】
【従来の技術】スタティックRAMは、セルの中からあ
るアドレスで決まる1つのセルにリードまたはライトを
するものである。このようなメモリを使って、例えば、
バーインテストを行うとき、つまり、高温ですべてのフ
リップフロップセルに“0”,“1”のストレスを一定
時間加えるとき、アドレスを順次変えていって各々のセ
ルを選択し、各セルに“0”,“1”データに応じた電
界ストレスを印加する。しかし、最近のシステムには、
パワー低減のため、パワーダウン機能、つまり、セルが
選択されてから一定時間たつとワード線が閉じてしまう
機能が付いている。このため、あるセルをアドレスで選
択したままにしていても、実際にワード線が開いている
時間は、きわめて短いものとなる。これは、図18に示
す、簡易的なセル選択タイムチャートからもわかる。つ
まり、アドレスが変化すると(A)、それがATDによ
り検出され(B)、タイマーが動作を開始し(C)、選
択ワード線が活性化される(D)。この後、タイマーが
停止し(C)、選択ワード線が非活性化される。これに
より、すべてのセルに一定時間ストレスをかけようとす
ると、長時間を要することになる。
【0003】これをさらに詳しく説明する。タイマー回
路を有する半導体メモリ(スタティックRAM)では、
タイマー回路で決定される、ある一定期間だけメモリセ
ルを活性化して、データの書き込み、読み出しを行う。
このとき、メモリセルは、上記一定期間だけしか活性化
されない。このため、メモリセルへのストレス印加テス
ト時(バーンインテスト時等)に、タイマー回路を具備
しないメモリセルへのストレス印加に比し、十分なスト
レスが印加されない。このため、最適なテストの行える
テスト方法の選択や不良メモリセルの除去等が問題とな
る。
【0004】図19に、簡略化した半導体メモリ(スタ
ティックRAM)のシステム図を示す。このシステムに
おいては、消費電流を低減するため、メモリセルアレイ
MCA中のメモリセルのデータをセンスアンプSAを介
して出力データラッチ回路DLCに格納した後、タイマ
ー回路TCを使用して、ワード線センスアンプSAを非
活性化している。このとき、メモリセルが活性化されて
いる期間は、上記タイマー回路TCにより決定される。
タイマー回路TCが上記システムを活性化する期間が短
い程、消費電力は低減される。しかし、ストレステスト
において、十分なストレスを印加して不良メモリセルを
除去する為には、延べのテスト時間が膨大となる。この
ためテスト方法の工夫が必要となる。
【0005】図20に、スタティックRAMのリードサ
イクル時の動作を示す。図19中のノードa〜fは、図
20の(a)〜(f)に対応している。アドレス(a)
の確定により、パルス(b)が立ち上がると共にデコー
ダ(d)が動作し始める。パルス(b)の立ち上がりに
よりタイマー(c)が動作する。デコーダ(d)からの
出力に応じて選ばれたメモリセルのデータが出力データ
ラッチ回路(e)でラッチされ、ラッチされたデータが
出力(f)される。この後、タイマー(c)はデコーダ
及びセンスアンプの動作を停止させる。
【0006】図20からわかるように、アドレス(a)
が確定してからデコーダ(d)が出力するまでがメモリ
セル非活性化期間T1であり、この後デコーダ(d)が
出力を停止するまでがメモリセル活性化時間T2であ
り、その後次のアドレス(a)が確定するまでがメモリ
セル非活性化期間T3である。
【0007】なお、ライトサイクルにおいても、タイマ
ー回路TCを使用して、ある一定期間のみメモリセルを
活性化することは可能であり、タイマー回路TC及びデ
コーダDCの出力の動作は、リードサイクルと同じであ
る。
【0008】図21にタイマー回路TCの従来例を示
す。タイマー回路TCは、φATD (アドレストランジッ
ションディテクタ出力)、φWE(WE出力信号)及びφ
DTD (データトランジッションディテクタ出力)等を入
力とし、必要な遅延回路により所望のタイマー時間を設
定している。
【0009】即ち、上記の入力のNOR論理をとった
後、インバータやNAND回路による遅延回路DLYで
遅延して出力φP 、つまり、ワード線コントロール及び
センスアンプコントロールを得るようにしている。
【0010】上記した、テスト時間の膨大化という問題
は、メモリの記憶容量が大きくなるに従っても大きなも
のとなる。即ち、半導体メモリにおいて、メモリセルへ
のストレス印加テスト(バーンインテスト時)時に、各
々のセルを選択してテストする。このため、全セルへの
十分なストレス印加のためには、メモリの容量が大きく
なるに従い、非常に長い時間を要する。
【0011】より詳しくは、半導体メモリ(スタティッ
クRAM)では、アドレス入力信号に応じて複数あるメ
モリセルのうち1つを選択し、書き込み/読み出しを行
う。メモリの容量が大きくなり、メモリセルの数が増え
るにつれ、メモリへのストレス印加テストを行って不良
セルを除去する際、全てのセルに十分なストレスを印加
する為には、膨大なテスト時間がかかり、問題である。
【0012】
【発明が解決しようとする課題】上記のように、従来の
ものには次のような難点があった。即ち、1つのメモリ
セルを選択するようにしていたので、バーインテスト時
等において、全てのメモリセルにストレスをかけようと
すると極めて長い時間を要する。また、タイマー回路に
よってメモリセルの活性化の時間を決定してパワーダウ
ン機能をもたせたものにあっては、あるメモリセルを選
択しても、選択時間が短いため十分なストレスをかける
テストが困難であった。
【0013】本発明は、上記に鑑みてなされたもので、
その目的は、テストを容易に行うことのできる半導体記
憶装置を提供することにある。さらに、本発明の他の目
的は、上記テストに用いて好適な検知回路を提供するこ
とにある。
【0014】
【課題を解決するための手段】本発明の第1の半導体記
憶装置は、メモリセルアレイ中のメモリセルを選択して
データの書き込み及び読み出しを行う通常モードを有す
る半導体記憶装置において、ある入力端子にテストモー
ド信号が加えられたときに動作して、動作モードをテス
トモードに切り換え、前記メモリセルアレイ中の前記メ
モリセルのうちの対象とする全メモリセルを同時に選択
状態として、データ入力端子に加えられたデータを、選
択した前記全メモリセルに同時に書き込み可能とする、
制御手段を備えるものとして構成される。
【0015】本発明の第2の半導体記憶装置は、メモリ
セルアレイ中のメモリセルをタイマー手段で定めた時間
だけ選択活性化してデータの書き込み及び読み出しを行
う通常モードを有する半導体記憶装置において、ある入
力端子にテストモード信号が加えられたときに動作して
動作モードをテストモードに切り換え、前記タイマー手
段からの出力を、前記テストモード信号が加えられてい
る間、前記メモリセルを継続的に活性化する活性化信号
として出力させる、制御手段を備えるものとして構成さ
れる。
【0016】本発明の第3の半導体記憶装置は、入力さ
れたアドレスをデコーダでデコードし、それによって得
られるデコード信号によってメモリセルアレイ中の特定
のメモリセルを選択し、選択した特定のメモリセルに対
してデータの書き込み及び読み出しを行う通常モードを
有する半導体記憶装置において、電源電圧が所定値より
大きいときに動作して動作モードをテストモードに切り
換え、前記デコーダからの出力を、前記電源電圧が所定
値よりも大きい期間中、前記入力されたアドレスと無関
係に、前記メモリセルのうちの対象とする複数のものを
選択する選択信号とする、制御手段を備えるものとして
構成される。
【0017】本発明の第4の半導体記憶装置は、メモリ
セルアレイ中のメモリセルをタイマー手段で定めた時間
だけ選択活性化してデータの書き込み及び読み出しを行
う通常モードを有する半導体記憶装置において、電源電
圧が所定値よりも大きいときに動作して動作モードをテ
ストモードに切り換え、前記タイマー手段からの出力
を、前記電源電圧が所定値よりも大きい期間中、前記メ
モリセルを継続的に活性化する活性化信号として出力さ
せる、制御手段を備えるものとして構成される。
【0018】本発明の検知回路は、高圧側電源と低圧側
電源との間に直列に接続された低抵抗形の第1抵抗素子
及び第2抵抗素子と、入力端と低圧側電源との間に直列
に接続された低抵抗形第3抵抗素子、スイッチング素子
及び低抵抗形第4抵抗素子と、前記第1及び第2抵抗素
子の接続点と前記スイッチング素子の制御端子とを接続
する接続回路と、前記スイッチング素子と前記第4抵抗
素子との接続点から導出された出力回路と、を備えるも
のとして構成される。
【0019】
【作用】第1の発明においては、ある入力端子にテスト
モード信号が加えられるとテストモードとなる。これに
より、メモリセルアレイ中のメモリセルのうちの対象と
するもの、例えば全メモリセルが選択される。選択され
たメモリセルにデータ入力端子に加えられたデータが同
時に書き込まれる。
【0020】第2の発明においては、通常モード時に
は、タイマー手段がある時間だけメモリセルを活性化す
る。ある入力端子にテストモード信号が加えられている
間、テストモードとなる。テストモードにおいては、タ
イマー手段はテストモード信号が加えられている間メモ
リセルを継続的に活性化する。
【0021】第3の発明においては、通常モード時に
は、デコーダは入力アドレスに応じたメモリセルを選択
する。電源電圧が所定値よりも大きいときには、テスト
モードに入る。テストモード時には、入力アドレスと無
関係に、対象とする複数のメモリセル、例えば全てのメ
モリセルを選択する。
【0022】第4の発明においては、通常モード時に
は、タイマー手段がある時間だけメモリセルを活性化す
る。電源電圧が所定値よりも大きいときには、テストモ
ードに入る。テストモードにおいては、タイマー手段は
テストモード信号が加えられている間メモリセルを継続
的に活性化する。
【0023】第5の発明においては、電源電圧がある値
まで上昇すれば、それが低抵抗の第1、第2抵抗素子に
よって検知されてスイッチング素子がオンする。これに
より、入力端と低圧側電源との間に低抵抗の第3、第4
抵抗素子を有する電流流路が形成される。この状態にお
いて入力端に加えられた電圧の電位がある値まで上昇す
れば、それが第3、第4抵抗素子によって検知されて出
力端に出力される。
【0024】
【実施例】本発明の第1実施例を説明する。
【0025】第1実施例は、あるパッド、例えばあるア
ドレスピンを所定電位にバイアスすることにより、全メ
モリセルが同時に常時選択され、かつライト可能な状態
になるようにしたものである。これにより、I/Oピン
を“Lo”または“Hi”に設定すれば、全セルに同時
にそれぞれ“Lo”または“Hi”が書き込まれる。
【0026】つまり、あるピンを所定電位にすると、通
常動作とは異なるモードとなり、全メモリセルは同時に
常に選択され、かつ、I/Oピンより“Lo”または
“Hi”の書き込みが可能となる。これにより、バーイ
ンテストでは、メモリセルに同時に電界ストレスが印加
できるようにしたものである。
【0027】以下、本発明の第1実施例を図1、図2及
び図3を参照して説明する。図1はテストモードを備え
たSRAMのシステム図、図2はテストモードに入るタ
イムチャート、図3は全セルライト回路の詳細図であ
る。
【0028】図1のアドレスピンAPのうちの1つに、
通常のアドレスバッファ12が接続されると共に、これ
のほかに、ある電圧レベルV(図2のレベルV)に達す
ると出力11aがLo(通常モード)からHi(テスト
モード)に変化する検知回路11を追加接続する。この
電圧レベルHiは、通常の動作範囲外にあり、このため
通常の動作には影響を及ぼすことはない。このアドレス
ピンAPを電圧レベルV以上に上げると、検知回路11
の出力11aがLoからHiになり、このシステムはテ
ストモードに入る。つまり、全セルが常時選択状態とな
り、かつライト状態となる。出力11aがHiになる
と、コントロール回路5はライト状態になり、クロック
ジェネレータ6はセンスアンプ7にイコライズパルスを
出さずかつ書き込みバッファ8にイネーブル信号13を
出力する。行デコーダ2、列デコーダ3をすべてイネー
ブルにし、全セルのワード線を活性化する。また、セル
電流が流れるのを防止するために、ビット線BLのノー
マリオンロード16をディセーブルにすることも行う
(図3)。以上の手続きを経て、システムはテストモー
ドに入る。このとき、I/Oピン17がLoならば、全
てのセル15に“0”が書き込まれる。また、I/Oピ
ン17をHiにすると、全セル15に“1”が書き込ま
れ、これで全セル15に“0”,“1”両方のストレス
が加えられる。
【0029】なお、図1及び図3中、4はセルアレイ、
7はセンスアンプ、9はデータ出力回路、10はデータ
入力回路、13は書き込みバッファイネーブル、14は
カラムスイッチである。
【0030】なお、電源電圧のレベルを検知し、そのレ
ベルがあるレベルにあることを検知した場合にテストモ
ードに入るようにすることも可能である。また、専用パ
ッドを設けて、そのパッドにある電圧レベルを与えて、
このときにテストモードに入るようにすることも可能で
ある。
【0031】以上説明したように、上記実施例のシステ
ムを使えば、あるバイアス状態により、全セルが常にラ
イト可能な状態になり、全セルに同時に“0”または
“1”データを書くことができる。また、これにより、
バーインなどのテスト時間を大幅に短縮することができ
る。
【0032】次に、第2実施例について説明する。
【0033】第2実施例は、タイマー回路を有する半導
体メモリにおいて、ある種の制御信号の大小によって、
タイマー回路を、通常の制御信号による通常の動作可能
な第1の状態とし、あるいは通常に制御信号如何に拘ら
ず活性化信号を出力し続ける第2の状態とするようにし
たものである。例えば、上記制御信号は入力印加電圧V
INである。この電圧VINがVA より大きいか小さいかに
よって、タイマー回路の状態を第1の状態と第2の状態
とで切り換える。VIN>VA のときのVA は、通常の入
力電圧保証外の高い電圧である。つまり、通常の使用範
囲(入力電圧保証範囲)では、前記タイマー回路を従来
と同様に作用させて低消費電力化が可能である。そし
て、ストレス印加テストのためのストレス印加電圧の入
力時には、テスト期間中常時選択メモリセルは活性化さ
れ、十分ストレスが印加できるようにしたものである。
【0034】次に、図面を参照しつつ、本発明の第2実
施例について説明する。
【0035】図4は、リードサイクル時におけるシステ
ムを示す。図4において、図19と同等の要素には、図
19と同一の符号を付している。図4が図19と異なる
ところは、電圧検知回路VDCを有する点にある。この
回路VDCには信号NOE又はCE2 はの入力印加電圧
A が加えられる。この信号VINが所定値(VA )より
も低いときには、タイマー回路TCは通常の動作を行
う。所定値よりも高いときには、タイマー回路TCから
は常に活性化信号が出力され、メモリセルアレイMCA
やセンスアンプSAが活性化される。
【0036】図5は、電圧検知回路VDCの詳細をタイ
マー回路TCとの関係で示す。図5において、図21と
同等の要素には、図21と同一の符号を付している。信
号NOE又はCE2 の入力電圧VINは、電圧検知回路V
DCで分圧され、V1 が得られる。つまり、入力電圧V
INが抵抗R1 ,R2 で分圧され、電圧V1 が決定され
る。電圧V1 は2段のインバータIV1,IV2を介し
て出力VOUT として出力される。
【0037】図6からわかるように、VIN<VA のとき
OUT =0V、VIN>VA のときVOUT =VCCとなる。
出力VOUT は、タイマー回路TCの出力φP と、ノア回
路NOR2で論理がとられる。そして、VIN<VA のと
き出力φP は、タイマー回路TCの入力φATD ,φWE
に応じて動作する。VIN>VA のとき、出力φP は、φ
ATD ,φWEに拘らず、常に定電位となる。このため、φ
P の変化によるメモリセルアレイMCAやセンスアンプ
SAの非活性化は、行われず、これらはサイクル中常に
活性化状態となる。電圧検知回路VDCの出力特性は図
6に示される。また、VIN>VA 時のリードサイクル動
作は図7に示される。VIN<VA 時の動作は従来と同じ
である。
【0038】上記電圧検知回路VDCはアウトプットイ
ネーブル(NOE)または、チップイネーブル(C
2 )に接続される。NOEピンに接続したとき、出力
OUTはディセーブル状態であるが、メモリセルアレイ
MCAは通常の活性化状態となっている。
【0039】高抵抗負荷素子を用いたE/R型スタティ
ックRAMでは、この抵抗分割検知回路に上記高抵抗素
子を用いてもよい。高抵抗負荷素子を使用することによ
り、入力‐GND間のリーク電流を十分小さくすること
ができる。
【0040】電圧V1 の設定を、トランジスタを用いて
行うこともできる。また、電圧検知回路の出力とタイマ
ー回路の論理を、タイマー回路の入力側でとってもよ
い。また、論理としては、論理和のほか、論理積でも同
様の動作をさせることができる。 上記したように、本
発明の第2実施例によれば、通常動作保証範囲において
は、従来どおり、タイマー回路によって、低消費電力化
が可能である。ストレス印加テスト時には、タイマー回
路によってサイクル期間中の一定期間だけが活性化され
るということがなくなり、選択メモリセルに、タイマー
回路を備えない装置と同等な時間ストレスを印加するこ
とができる。これにより、テスト時間の短縮、テスト方
法の簡略化が可能となり、不良メモリセルの除去が容易
である。
【0041】次に、第3実施例について説明する。前記
問題について、第3実施例は、通常の使用範囲(電源電
圧保証範囲)では通常の動作を行わせ、ストレス印加テ
ストを行う電源電圧を用いた場合には通常のモードとは
異なるテストモードに入るようにして、テスト期間中に
メモリセルに効果的に十分なストレス印加ができるよう
にしたものである。
【0042】即ち、半導体メモリにおいて、電源電圧検
知回路を備えさせ、電源電圧VCC<VB のときは通常の
動作をさせ、VCC>VB のときはメモリセル選択線の全
てが同時に選択される、通常の動作とは異なる、テスト
モードに入るようにしたものである。VB はテストモー
ド設定電位であり、通常の動作保証電圧外である。
【0043】次に、図面を参照しつつ、第3実施例を説
明する。
【0044】図8は、スタティックRAMのリードサイ
クル時における簡略化したシステムを示す。図8におい
て、図4と同等の要素には、図4と同一の符号を付して
いる。電源電圧検知回路PVDCは、電源電圧VCCが所
定値VB よりも大きいのを検知すると、デコーダDCに
全てのワード線を活性化させる。また、VB よりも小さ
いときには、デコーダDCには通常の動作をさせる。
【0045】即ち、電位V11は抵抗R11,R12の分圧に
より決定される。電源電圧検知回路PVDCの出力V
OUT2は、図9からわかるように、VCC<VB のときV
OUT2=0Vとなり、VCC>VB のときVOUT2=VCCとな
る。出力VOUT2=0Vのときは、デコーダDCは通常の
動作をする。出力VOUT2=VCCのときは、アドレス
0 ,NA0 ,A1 ,NA1 に拘らず、全てのワード線
WL0,WL1,…が活性化される。これにより、メモ
リセルに十分なストレスを印加することができる。
【0046】より詳しくは、デコーダ回路DCは、図1
0からわかるように、通常アドレス入力信号に応じてあ
る1つのデコード線(ワード線)WL0,WL1,…の
みを選択する回路である。前記検知回路出力VOUT2は、
デコーダDCに入力される。この出力VOUT2は、デコー
ダDC内でアドレスA0 ,NA0 ,…等と論理がとられ
る。つまり、出力VOUT2とデコーダ回路DCとの論理積
がとられる。VCC<VB のときは、前記デコーダ回路D
Cはアドレス入力信号に応じて通常の動作をし、VCC
B のときは、アドレス入力信号に拘らず、前記デコー
ダ回路の全ての出力が常に定電位となり、全てのワード
線WL0,WL1,…が活性化される。
【0047】また、デコーダ回路DC内での上記論理と
しては、検知回路出力VOUT2とデコーダ回路との論理和
でもよい。
【0048】なお、高抵抗負荷素子を用いたE/R型ス
タティックRAMでは、これらの抵抗R11,R12に上記
高抵抗素子を用いてもよい。高抵抗負荷素子を使用する
ことにより、電源‐GND間の定常電流を十分小さく押
えることができる。
【0049】また、電位V11の設定のためには、抵抗R
11,R12に代えてトランジスタを用いてもよい。
【0050】叙上のように、本発明の第3実施例によれ
ば、電源電圧が通常動作保証範囲にある場合においては
メモリは通常の動作をし、所定電源電圧以上では、全セ
ルの選択ワード線を同時に選択することが可能となる。
これにより、メモリセルに効果的にストレスを印加する
ことができ、テスト時間の短縮、テスト方法の簡略化が
可能である。これにより、不良メモリセルを的確に除去
して、歩留の向上、デバイス信頼性の向上を図ることが
できる。
【0051】次に、第4実施例について説明する。
【0052】即ち、電源電圧の大小によって、タイマー
回路を、通常の制御信号による通常の動作可能な第1の
状態とし、あるいは通常の制御信号如何に拘らず活性化
信号を出力し続ける第2の状態とするようにしたもので
ある。つまり、電源電圧VBがVCCより大きいか小さい
かによって、タイマー回路の状態を第1の状態と第2の
状態とで切り換える。VCC>VB のときのVB は、通常
の動作保証電圧外の高い電圧である。つまり、通常の使
用範囲(入力電圧保証範囲)では、前記タイマー回路を
従来と同様に作用させて低消費電力化が可能である。そ
して、ストレス印加テストのためのストレス印加電圧の
入力時には、テスト期間中常時選択メモリセルは活性化
され、十分ストレスが印加できるようにしたものであ
る。
【0053】次に、図面を参照しつつ、本発明の第4実
施例について説明する。
【0054】図11は、リードサイクル時におけるシス
テムを示す。図11において、図4と同等の要素には、
図4と同一の符号を付している。図11が図4と異なる
ところは、電圧検知回路VDCに代えて、電源電圧検知
回路PVDCを有する点にある。この電源電圧検知回路
PVDCがVCCが所定値(VB )よりも低いときには、
タイマー回路TCは通常の動作を行う。所定値よりも高
いときには、タイマー回路TCからは常に活性化信号が
出力され、メモリセルアレイMCAやセンスアンプSA
が活性化される。
【0055】図12は、電源電圧検知回路PVDCの詳
細をタイマー回路TCとの関係で示す。図12におい
て、図5、図8と同等の要素には、図5、図8と同一の
符号を付している。即ち、図12中の電源電圧検知回路
PVDCは、図8の電源電圧検知回路PVDCと同一の
ものである。図12中のタイマー回路TCは、図5中の
タイマー回路TCと同一のものである。従って、図12
の回路は上記のように動作する。即ち、VCC<VB のと
きには、タイマー回路TCは、入力された制御信号φ
ATD ,φWE等に応じた、通常の動作を行う。つまり、一
定時間だけデコーダDCやセンスアンプSAを活性化
し、その後非活性化する。VCC>VB のときには、タイ
マー回路TCの出力φP は、サイクル中デコーダDCや
センスアンプSAを活性化し続ける活性化信号となる。
【0056】高抵抗負荷素子を用いたE/R型スタティ
ックRAMでは、この抵抗分割検知回路に上記高抵抗素
子を用いてもよい。高抵抗負荷素子を使用することによ
り、入力‐GND間のリーク電流を十分小さくすること
ができる。
【0057】電圧V11の設定を、トランジスタを用いて
行うこともできる。また、電源電圧検知回路の出力とタ
イマー回路の論理を、タイマー回路の入力側でとっても
よい。また、論理としては、論理和のほか、論理積でも
同様の動作をさせることができる。
【0058】上記したように、本発明の第4実施例によ
れば、通常動作保証範囲においては、従来どおり、タイ
マー回路によって、低消費電力化が可能である。ストレ
ス印加テスト時には、タイマー回路によってサイクル期
間中の一定時間だけが活性化されるということがなくな
り、選択メモリセルに、タイマー回路を備えない装置と
同等な時間ストレスを印加することができる。これによ
り、テスト時間の短縮、テスト方法の簡略化が可能とな
り、不良メモリセルの除去が容易である。
【0059】上記入力電圧検知回路VDC及び電源電圧
検知回路PVDCにおいては、図13に示すような2つ
の電圧分割抵抗R,Rと2つのインバータINV,IN
Vを用いている。しかしながら、このような構成に代え
て図16に示すような回路構成を用いることができる。
【0060】即ち、図13の回路においては、入力リー
クの仕様を満足するために、抵抗Rは10MΩオーダー
のものとなり、ノードN1はフローティングと等価な状
態になり、カップリング等によって容易に電位上昇す
る。ノードN1の電位がもちあがると、それをインバー
タINV1が“Hi”と誤認する。これにより、本来テ
ストモードに入れたくないにもかかわらず、テストモー
ドに入ってしまう。つまり、系は誤動作する。つまり、
図14は正常動作時における動作を示す。図15は、カ
ップリングに起因する誤動作を示す。
【0061】しかしながら、図16に示す回路を用いれ
ば、電源電圧保証範囲内においては入力リーク電流がな
く且つ誤動作の生じないものとすることができる。
【0062】即ち、図16において、電源VCCとグラン
ドGNDとの間に抵抗R,Rを直列に接続している。接
続中点(ノードNA)をインバータINV1,INV2
を介してトランジスタTのゲートに接続している。トラ
ンジスタTのドレインは抵抗Rを介して入力端INに接
続され、ソースは抵抗Rを介してグランドGNDに接続
されている。トランジスタTのソース側(ノードN1)
はインバータINV3を介して出力端OUTに接続され
ている。インバータINV1,INV2は伝染電圧見地
回路として,INV3は入力電圧検知回路として動作す
るものである。上記の各抵抗Rは数KΩオーダーであ
る。
【0063】上記抵抗Rを介して流れる電流はmAオー
ダーとなり、誤動作を生じない。
【0064】2個の抵抗R,Rの中間ノードNAは、電
源VCCが一定電位以上になると、インバータINV1の
出力を反転するレベルにまでもち上がる。それを受け
て、ノードNBが“Hi”になる。すると、ノードNB
がゲートに接続されたトランジスタTが導通する。その
とき、入力端INを一定電位以上に上げると、ノードN
1はインバータINV3を反転させるための電位にまで
上がる。インバータINV3の出力が反転すると、その
出力を受ける系はテストモードになる。以上の動作は図
17に示される。
【0065】図1、5の回路において、入力電圧検知回
路VDCに代えて図16に示す回路を用いることができ
る。図22,23は、その具体例を示す。
【0066】第23図において、PINは、アウトプッ
トイネーブルピン/正論理のチップイネーブルピン/テ
ストモード信号印加専用ピンを示す。
【0067】
【発明の効果】本発明によれば、半導体記憶装置に対す
るテストを極めて容易に行うことができる。また、検知
回路を電源電圧保証範囲内においては入力リーク電流が
なく且つ誤動作の生じにくいものとして提供することが
できる。
【図面の簡単な説明】
【図1】本発明の第1実施例のシステム図。
【図2】図4のシステムのタイムチャート。
【図3】全セルライト回路の詳細図。
【図4】本発明の第2実施例のシステム図。
【図5】図4の一部の詳細図。
【図6】図4の電圧検知回路の出力特性図。
【図7】図4のシステムのVIN>VA 時のリードサイク
ル動作タイムチャート。
【図8】本発明の第3実施例のシステム図。
【図9】図8の電源電圧検知回路の出力特性図。
【図10】図8の一部の詳細図。
【図11】本発明の第4実施例のシステム図。
【図12】図11の一部詳細図。
【図13】検知回路図。
【図14】図13の動作説明タイムチャート。
【図15】図13の動作説明タイムチャート。
【図16】本発明の第5実施例の回路図。
【図17】図16の動作説明タイムチャート。
【図18】従来のメモリのセル選択タイムチャート。
【図19】従来のSRAMのシステム図。
【図20】図12のシステムのリードサイクル動作タイ
ムチャート。
【図21】図12のタイマー回路の一例。
【図22】本発明の他の実施例のシステム図。
【図23】本発明の他の実施例のシステム図。
【符号の説明】
2 行デコーダ 3 列デコーダ 4 セルアレイ 5 コントロール回路 6 クロックジェネレータ 7 センスアンプ 8 書き込みバッファ 9 データ出力回路 10 データ入力回路 11 検知回路 12 アドレスバッファ 17 I/Oピン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白 石 須磨子 神奈川県川崎市幸区堀川町580番1号 株 式会社東芝半導体システム技術センター内

Claims (24)

    【特許請求の範囲】
  1. 【請求項1】メモリセルアレイ中のメモリセルを選択し
    てデータの書き込み及び読み出しを行う通常モードを有
    する半導体記憶装置において、 ある入力端子にテストモード信号が加えられたときに動
    作して、動作モードをテストモードに切り換え、前記メ
    モリセルアレイ中の前記メモリセルのうちの対象とする
    全メモリセルを同時に選択状態として、データ入力端子
    に加えられたデータを、選択した前記全メモリセルに同
    時に書き込み可能とする、制御手段を備えることを特徴
    とする半導体記憶装置。
  2. 【請求項2】前記制御手段は、前記ある入力端子に前記
    テストモード信号が加えられたことを検知する検知手段
    を有する、請求項1記載の半導体記憶装置。
  3. 【請求項3】前記ある入力端子は、アドレス入力端子で
    ある、請求項1又は2記載の半導体記憶装置。
  4. 【請求項4】前記ある入力端子は、テストモード信号印
    加専用の入力端子である、請求項1又は2記載の半導体
    記憶装置。
  5. 【請求項5】メモリセルアレイ中のメモリセルをタイマ
    ー手段で定めた時間だけ選択活性化してデータの書き込
    み及び読み出しを行う通常モードを有する半導体記憶装
    置において、 ある入力端子にテストモード信号が加えられたときに動
    作して動作モードをテストモードに切り換え、前記タイ
    マー手段からの出力を、前記テストモード信号が加えら
    れている間、前記メモリセルを継続的に活性化する活性
    化信号として出力させる、制御手段を備えることを特徴
    とする、半導体記憶装置。
  6. 【請求項6】前記制御手段は、前記ある入力端子に前記
    テストモード信号が加えられたことを検知してモード切
    換信号を出力する検知手段を有する、請求項5記載の半
    導体記憶装置。
  7. 【請求項7】前記タイマー手段は、前記制御信号と前記
    モード切換信号との論理をとって前記活性化信号を出力
    する、請求項6記載の半導体記憶装置。
  8. 【請求項8】前記ある入力端子は、アウトプットイネー
    ブルピン、正論理のチップイネーブルピン及びテストモ
    ード信号印加専用ピンのいずれかである、請求項5〜7
    の1つに記載の半導体記憶装置。
  9. 【請求項9】入力されたアドレスをデコーダでデコード
    し、それによって得られるデコード信号によってメモリ
    セルアレイ中の特定のメモリセルを選択し、選択した特
    定のメモリセルに対してデータの書き込み及び読み出し
    を行う通常モードを有する半導体記憶装置において、 電源電圧が所定値より大きいときに動作して動作モード
    をテストモードに切り換え、前記デコーダからの出力
    を、前記電源電圧が所定値よりも大きい期間中、前記入
    力されたアドレスと無関係に、前記メモリセルのうちの
    対象とする複数のものを選択する選択信号とする、制御
    手段を備えることを特徴とする半導体記憶装置。
  10. 【請求項10】前記制御手段は、前記電源電圧が所定値
    より大きいか否かを検知する検知手段を有する、請求項
    9記載の半導体記憶装置。
  11. 【請求項11】前記検知手段は、前記電源電圧を分圧す
    る分圧手段を有する、請求項10記載の半導体記憶装
    置。
  12. 【請求項12】前記分圧手段は、抵抗素子及び能動素子
    のうちの任意のもので構成されている、請求項11記載
    の半導体記憶装置。
  13. 【請求項13】前記テストモード時における前記デコー
    ダからの出力は、前記メモリセルの全てを同時に選択す
    るものである、請求項9〜13の1つに記載の半導体記
    憶装置。
  14. 【請求項14】メモリセルアレイ中のメモリセルをタイ
    マー手段で定めた時間だけ選択活性化してデータの書き
    込み及び読み出しを行う通常モードを有する半導体記憶
    装置において、 電源電圧が所定値よりも大きいときに動作して動作モー
    ドをテストモードに切り換え、前記タイマー手段からの
    出力を、前記電源電圧が所定値よりも大きい期間中、前
    記メモリセルを継続的に活性化する活性化信号として出
    力させる、制御手段を備えることを特徴とする、半導体
    記憶装置。
  15. 【請求項15】前記制御手段は、前記電源電圧が所定値
    より大きいか否かを検知する検知手段を有する、請求項
    14記載の半導体記憶装置。
  16. 【請求項16】前記検知手段は、前記電源電圧を分圧す
    る分圧手段を有する、請求項15記載の半導体記憶装
    置。
  17. 【請求項17】前記分圧手段は、抵抗素子及び能動素子
    のうちの任意のもので構成されている、請求項16記載
    の半導体記憶装置。
  18. 【請求項18】高圧側電源と低圧側電源との間に直列に
    接続された低抵抗形の第1抵抗素子及び第2抵抗素子
    と、 入力端と低圧側電源との間に直列に接続された低抵抗形
    第3抵抗素子、スイッチング素子及び低抵抗形第4抵抗
    素子と、 前記第1及び第2抵抗素子の接続点と前記スイッチング
    素子の制御端子とを接続する接続回路と、 前記スイッチング素子と前記第4抵抗素子との接続点か
    ら導出された出力回路と、を備えることを特徴とする半
    導体装置用検知回路。
  19. 【請求項19】前記接続回路は、高圧側電源が所定電位
    になったか否かを検知して出力を決定する第1検知回路
    を有する、請求項18記載の回路。
  20. 【請求項20】前記出力回路は、入力側が所定電位にな
    ったか否かを検知して出力を決定する第2検知手段を有
    する、請求項18に記載の回路。
  21. 【請求項21】前記第1及び第2検出回路は、インバー
    タを有する、請求項19又は20に記載の回路。
  22. 【請求項22】前記スイッチング素子はMOSトランジ
    スタである請求項18〜20の1つに記載の回路。
  23. 【請求項23】前記検知手段は、 高圧側電源と低圧側電源との間に直列に接続された低抵
    抗形の第1抵抗素子及び第2抵抗素子と、 入力端と低圧側電源との間に直列に接続された低抵抗形
    第3抵抗素子、スイッチング素子及び低抵抗形第4抵抗
    素子と、 前記第1及び第2抵抗素子の接続点と前記スイッチング
    素子の制御端子とを接続する接続回路と、 前記スイッチング素子と前記第4抵抗素子との接続点か
    ら導出された出力回路とを備えるものである、請求項2
    の半導体記憶装置。
  24. 【請求項24】前記検知手段は、 高圧側電源と低圧側電源との間に直列に接続された低抵
    抗形の第1抵抗素子及び第2抵抗素子と、 入力端と低圧側電源との間に直列に接続された低抵抗形
    第3抵抗素子、スイッチング素子及び低抵抗形第4抵抗
    素子と、 前記第1及び第2抵抗素子の接続点と前記スイッチング
    素子の制御端子とを接続する接続回路と、 前記スイッチング素子と前記第4抵抗素子との接続点か
    ら導出された出力回路とを備えるものである請求項8記
    載の半導体記憶装置。
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