JPH05250896A - 半導体記憶装置及びそれに用いる検知回路 - Google Patents
半導体記憶装置及びそれに用いる検知回路Info
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- JPH05250896A JPH05250896A JP4213505A JP21350592A JPH05250896A JP H05250896 A JPH05250896 A JP H05250896A JP 4213505 A JP4213505 A JP 4213505A JP 21350592 A JP21350592 A JP 21350592A JP H05250896 A JPH05250896 A JP H05250896A
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- JP
- Japan
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- semiconductor memory
- memory device
- output
- circuit
- memory cell
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 バーインテスト等のテストを容易に行うこと
のできる半導体記憶装置及びそれに用いる検知回路を提
供する。 【構成】 ある入力端子にテストモード信号が加えられ
ると、テストモードになる。又は、電源電圧が所定値よ
りも大きくなると、テストモードになる。テストモード
においては、全セルが同時に選択される。又は、タイマ
ー手段はメモリセルを継続的に活性化する。検知回路に
おいては、電源電圧がある値まで上昇すれば入力端と低
圧側電源との間におけるスイッチング素子がオンする。
この状態において入力端に加えられた信号の電圧がある
値まで上昇すれば、これが検知される。
のできる半導体記憶装置及びそれに用いる検知回路を提
供する。 【構成】 ある入力端子にテストモード信号が加えられ
ると、テストモードになる。又は、電源電圧が所定値よ
りも大きくなると、テストモードになる。テストモード
においては、全セルが同時に選択される。又は、タイマ
ー手段はメモリセルを継続的に活性化する。検知回路に
おいては、電源電圧がある値まで上昇すれば入力端と低
圧側電源との間におけるスイッチング素子がオンする。
この状態において入力端に加えられた信号の電圧がある
値まで上昇すれば、これが検知される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
れに用いる検知回路に関し、スタティックＲＡＭに適用
して好適な半導体記憶装置及びそれに用いる検知回路に
関する。
れに用いる検知回路に関し、スタティックＲＡＭに適用
して好適な半導体記憶装置及びそれに用いる検知回路に
関する。
【０００２】
【従来の技術】スタティックＲＡＭは、セルの中からあ
るアドレスで決まる１つのセルにリードまたはライトを
するものである。このようなメモリを使って、例えば、
バーインテストを行うとき、つまり、高温ですべてのフ
リップフロップセルに“０”，“１”のストレスを一定
時間加えるとき、アドレスを順次変えていって各々のセ
ルを選択し、各セルに“０”，“１”データに応じた電
界ストレスを印加する。しかし、最近のシステムには、
パワー低減のため、パワーダウン機能、つまり、セルが
選択されてから一定時間たつとワード線が閉じてしまう
機能が付いている。このため、あるセルをアドレスで選
択したままにしていても、実際にワード線が開いている
時間は、きわめて短いものとなる。これは、図１８に示
す、簡易的なセル選択タイムチャートからもわかる。つ
まり、アドレスが変化すると（Ａ）、それがＡＴＤによ
り検出され（Ｂ）、タイマーが動作を開始し（Ｃ）、選
択ワード線が活性化される（Ｄ）。この後、タイマーが
停止し（Ｃ）、選択ワード線が非活性化される。これに
より、すべてのセルに一定時間ストレスをかけようとす
ると、長時間を要することになる。
るアドレスで決まる１つのセルにリードまたはライトを
するものである。このようなメモリを使って、例えば、
バーインテストを行うとき、つまり、高温ですべてのフ
リップフロップセルに“０”，“１”のストレスを一定
時間加えるとき、アドレスを順次変えていって各々のセ
ルを選択し、各セルに“０”，“１”データに応じた電
界ストレスを印加する。しかし、最近のシステムには、
パワー低減のため、パワーダウン機能、つまり、セルが
選択されてから一定時間たつとワード線が閉じてしまう
機能が付いている。このため、あるセルをアドレスで選
択したままにしていても、実際にワード線が開いている
時間は、きわめて短いものとなる。これは、図１８に示
す、簡易的なセル選択タイムチャートからもわかる。つ
まり、アドレスが変化すると（Ａ）、それがＡＴＤによ
り検出され（Ｂ）、タイマーが動作を開始し（Ｃ）、選
択ワード線が活性化される（Ｄ）。この後、タイマーが
停止し（Ｃ）、選択ワード線が非活性化される。これに
より、すべてのセルに一定時間ストレスをかけようとす
ると、長時間を要することになる。
【０００３】これをさらに詳しく説明する。タイマー回
路を有する半導体メモリ（スタティックＲＡＭ）では、
タイマー回路で決定される、ある一定期間だけメモリセ
ルを活性化して、データの書き込み、読み出しを行う。
このとき、メモリセルは、上記一定期間だけしか活性化
されない。このため、メモリセルへのストレス印加テス
ト時（バーンインテスト時等）に、タイマー回路を具備
しないメモリセルへのストレス印加に比し、十分なスト
レスが印加されない。このため、最適なテストの行える
テスト方法の選択や不良メモリセルの除去等が問題とな
る。
路を有する半導体メモリ（スタティックＲＡＭ）では、
タイマー回路で決定される、ある一定期間だけメモリセ
ルを活性化して、データの書き込み、読み出しを行う。
このとき、メモリセルは、上記一定期間だけしか活性化
されない。このため、メモリセルへのストレス印加テス
ト時（バーンインテスト時等）に、タイマー回路を具備
しないメモリセルへのストレス印加に比し、十分なスト
レスが印加されない。このため、最適なテストの行える
テスト方法の選択や不良メモリセルの除去等が問題とな
る。
【０００４】図１９に、簡略化した半導体メモリ（スタ
ティックＲＡＭ）のシステム図を示す。このシステムに
おいては、消費電流を低減するため、メモリセルアレイ
ＭＣＡ中のメモリセルのデータをセンスアンプＳＡを介
して出力データラッチ回路ＤＬＣに格納した後、タイマ
ー回路ＴＣを使用して、ワード線センスアンプＳＡを非
活性化している。このとき、メモリセルが活性化されて
いる期間は、上記タイマー回路ＴＣにより決定される。
タイマー回路ＴＣが上記システムを活性化する期間が短
い程、消費電力は低減される。しかし、ストレステスト
において、十分なストレスを印加して不良メモリセルを
除去する為には、延べのテスト時間が膨大となる。この
ためテスト方法の工夫が必要となる。
ティックＲＡＭ）のシステム図を示す。このシステムに
おいては、消費電流を低減するため、メモリセルアレイ
ＭＣＡ中のメモリセルのデータをセンスアンプＳＡを介
して出力データラッチ回路ＤＬＣに格納した後、タイマ
ー回路ＴＣを使用して、ワード線センスアンプＳＡを非
活性化している。このとき、メモリセルが活性化されて
いる期間は、上記タイマー回路ＴＣにより決定される。
タイマー回路ＴＣが上記システムを活性化する期間が短
い程、消費電力は低減される。しかし、ストレステスト
において、十分なストレスを印加して不良メモリセルを
除去する為には、延べのテスト時間が膨大となる。この
ためテスト方法の工夫が必要となる。
【０００５】図２０に、スタティックＲＡＭのリードサ
イクル時の動作を示す。図１９中のノードａ〜ｆは、図
２０の（ａ）〜（ｆ）に対応している。アドレス（ａ）
の確定により、パルス（ｂ）が立ち上がると共にデコー
ダ（ｄ）が動作し始める。パルス（ｂ）の立ち上がりに
よりタイマー（ｃ）が動作する。デコーダ（ｄ）からの
出力に応じて選ばれたメモリセルのデータが出力データ
ラッチ回路（ｅ）でラッチされ、ラッチされたデータが
出力（ｆ）される。この後、タイマー（ｃ）はデコーダ
及びセンスアンプの動作を停止させる。
イクル時の動作を示す。図１９中のノードａ〜ｆは、図
２０の（ａ）〜（ｆ）に対応している。アドレス（ａ）
の確定により、パルス（ｂ）が立ち上がると共にデコー
ダ（ｄ）が動作し始める。パルス（ｂ）の立ち上がりに
よりタイマー（ｃ）が動作する。デコーダ（ｄ）からの
出力に応じて選ばれたメモリセルのデータが出力データ
ラッチ回路（ｅ）でラッチされ、ラッチされたデータが
出力（ｆ）される。この後、タイマー（ｃ）はデコーダ
及びセンスアンプの動作を停止させる。
【０００６】図２０からわかるように、アドレス（ａ）
が確定してからデコーダ（ｄ）が出力するまでがメモリ
セル非活性化期間Ｔ１であり、この後デコーダ（ｄ）が
出力を停止するまでがメモリセル活性化時間Ｔ２であ
り、その後次のアドレス（ａ）が確定するまでがメモリ
セル非活性化期間Ｔ３である。
が確定してからデコーダ（ｄ）が出力するまでがメモリ
セル非活性化期間Ｔ１であり、この後デコーダ（ｄ）が
出力を停止するまでがメモリセル活性化時間Ｔ２であ
り、その後次のアドレス（ａ）が確定するまでがメモリ
セル非活性化期間Ｔ３である。
【０００７】なお、ライトサイクルにおいても、タイマ
ー回路ＴＣを使用して、ある一定期間のみメモリセルを
活性化することは可能であり、タイマー回路ＴＣ及びデ
コーダＤＣの出力の動作は、リードサイクルと同じであ
る。
ー回路ＴＣを使用して、ある一定期間のみメモリセルを
活性化することは可能であり、タイマー回路ＴＣ及びデ
コーダＤＣの出力の動作は、リードサイクルと同じであ
る。
【０００８】図２１にタイマー回路ＴＣの従来例を示
す。タイマー回路ＴＣは、φATD （アドレストランジッ
ションディテクタ出力）、φWE（ＷＥ出力信号）及びφ
DTD （データトランジッションディテクタ出力）等を入
力とし、必要な遅延回路により所望のタイマー時間を設
定している。
す。タイマー回路ＴＣは、φATD （アドレストランジッ
ションディテクタ出力）、φWE（ＷＥ出力信号）及びφ
DTD （データトランジッションディテクタ出力）等を入
力とし、必要な遅延回路により所望のタイマー時間を設
定している。
【０００９】即ち、上記の入力のＮＯＲ論理をとった
後、インバータやＮＡＮＤ回路による遅延回路ＤＬＹで
遅延して出力φP 、つまり、ワード線コントロール及び
センスアンプコントロールを得るようにしている。
後、インバータやＮＡＮＤ回路による遅延回路ＤＬＹで
遅延して出力φP 、つまり、ワード線コントロール及び
センスアンプコントロールを得るようにしている。
【００１０】上記した、テスト時間の膨大化という問題
は、メモリの記憶容量が大きくなるに従っても大きなも
のとなる。即ち、半導体メモリにおいて、メモリセルへ
のストレス印加テスト（バーンインテスト時）時に、各
々のセルを選択してテストする。このため、全セルへの
十分なストレス印加のためには、メモリの容量が大きく
なるに従い、非常に長い時間を要する。
は、メモリの記憶容量が大きくなるに従っても大きなも
のとなる。即ち、半導体メモリにおいて、メモリセルへ
のストレス印加テスト（バーンインテスト時）時に、各
々のセルを選択してテストする。このため、全セルへの
十分なストレス印加のためには、メモリの容量が大きく
なるに従い、非常に長い時間を要する。
【００１１】より詳しくは、半導体メモリ（スタティッ
クＲＡＭ）では、アドレス入力信号に応じて複数あるメ
モリセルのうち１つを選択し、書き込み／読み出しを行
う。メモリの容量が大きくなり、メモリセルの数が増え
るにつれ、メモリへのストレス印加テストを行って不良
セルを除去する際、全てのセルに十分なストレスを印加
する為には、膨大なテスト時間がかかり、問題である。
クＲＡＭ）では、アドレス入力信号に応じて複数あるメ
モリセルのうち１つを選択し、書き込み／読み出しを行
う。メモリの容量が大きくなり、メモリセルの数が増え
るにつれ、メモリへのストレス印加テストを行って不良
セルを除去する際、全てのセルに十分なストレスを印加
する為には、膨大なテスト時間がかかり、問題である。
【００１２】
【発明が解決しようとする課題】上記のように、従来の
ものには次のような難点があった。即ち、１つのメモリ
セルを選択するようにしていたので、バーインテスト時
等において、全てのメモリセルにストレスをかけようと
すると極めて長い時間を要する。また、タイマー回路に
よってメモリセルの活性化の時間を決定してパワーダウ
ン機能をもたせたものにあっては、あるメモリセルを選
択しても、選択時間が短いため十分なストレスをかける
テストが困難であった。
ものには次のような難点があった。即ち、１つのメモリ
セルを選択するようにしていたので、バーインテスト時
等において、全てのメモリセルにストレスをかけようと
すると極めて長い時間を要する。また、タイマー回路に
よってメモリセルの活性化の時間を決定してパワーダウ
ン機能をもたせたものにあっては、あるメモリセルを選
択しても、選択時間が短いため十分なストレスをかける
テストが困難であった。
【００１３】本発明は、上記に鑑みてなされたもので、
その目的は、テストを容易に行うことのできる半導体記
憶装置を提供することにある。さらに、本発明の他の目
的は、上記テストに用いて好適な検知回路を提供するこ
とにある。
その目的は、テストを容易に行うことのできる半導体記
憶装置を提供することにある。さらに、本発明の他の目
的は、上記テストに用いて好適な検知回路を提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、メモリセルアレイ中のメモリセルを選択して
データの書き込み及び読み出しを行う通常モードを有す
る半導体記憶装置において、ある入力端子にテストモー
ド信号が加えられたときに動作して、動作モードをテス
トモードに切り換え、前記メモリセルアレイ中の前記メ
モリセルのうちの対象とする全メモリセルを同時に選択
状態として、データ入力端子に加えられたデータを、選
択した前記全メモリセルに同時に書き込み可能とする、
制御手段を備えるものとして構成される。
憶装置は、メモリセルアレイ中のメモリセルを選択して
データの書き込み及び読み出しを行う通常モードを有す
る半導体記憶装置において、ある入力端子にテストモー
ド信号が加えられたときに動作して、動作モードをテス
トモードに切り換え、前記メモリセルアレイ中の前記メ
モリセルのうちの対象とする全メモリセルを同時に選択
状態として、データ入力端子に加えられたデータを、選
択した前記全メモリセルに同時に書き込み可能とする、
制御手段を備えるものとして構成される。
【００１５】本発明の第２の半導体記憶装置は、メモリ
セルアレイ中のメモリセルをタイマー手段で定めた時間
だけ選択活性化してデータの書き込み及び読み出しを行
う通常モードを有する半導体記憶装置において、ある入
力端子にテストモード信号が加えられたときに動作して
動作モードをテストモードに切り換え、前記タイマー手
段からの出力を、前記テストモード信号が加えられてい
る間、前記メモリセルを継続的に活性化する活性化信号
として出力させる、制御手段を備えるものとして構成さ
れる。
セルアレイ中のメモリセルをタイマー手段で定めた時間
だけ選択活性化してデータの書き込み及び読み出しを行
う通常モードを有する半導体記憶装置において、ある入
力端子にテストモード信号が加えられたときに動作して
動作モードをテストモードに切り換え、前記タイマー手
段からの出力を、前記テストモード信号が加えられてい
る間、前記メモリセルを継続的に活性化する活性化信号
として出力させる、制御手段を備えるものとして構成さ
れる。
【００１６】本発明の第３の半導体記憶装置は、入力さ
れたアドレスをデコーダでデコードし、それによって得
られるデコード信号によってメモリセルアレイ中の特定
のメモリセルを選択し、選択した特定のメモリセルに対
してデータの書き込み及び読み出しを行う通常モードを
有する半導体記憶装置において、電源電圧が所定値より
大きいときに動作して動作モードをテストモードに切り
換え、前記デコーダからの出力を、前記電源電圧が所定
値よりも大きい期間中、前記入力されたアドレスと無関
係に、前記メモリセルのうちの対象とする複数のものを
選択する選択信号とする、制御手段を備えるものとして
構成される。
れたアドレスをデコーダでデコードし、それによって得
られるデコード信号によってメモリセルアレイ中の特定
のメモリセルを選択し、選択した特定のメモリセルに対
してデータの書き込み及び読み出しを行う通常モードを
有する半導体記憶装置において、電源電圧が所定値より
大きいときに動作して動作モードをテストモードに切り
換え、前記デコーダからの出力を、前記電源電圧が所定
値よりも大きい期間中、前記入力されたアドレスと無関
係に、前記メモリセルのうちの対象とする複数のものを
選択する選択信号とする、制御手段を備えるものとして
構成される。
【００１７】本発明の第４の半導体記憶装置は、メモリ
セルアレイ中のメモリセルをタイマー手段で定めた時間
だけ選択活性化してデータの書き込み及び読み出しを行
う通常モードを有する半導体記憶装置において、電源電
圧が所定値よりも大きいときに動作して動作モードをテ
ストモードに切り換え、前記タイマー手段からの出力
を、前記電源電圧が所定値よりも大きい期間中、前記メ
モリセルを継続的に活性化する活性化信号として出力さ
せる、制御手段を備えるものとして構成される。
セルアレイ中のメモリセルをタイマー手段で定めた時間
だけ選択活性化してデータの書き込み及び読み出しを行
う通常モードを有する半導体記憶装置において、電源電
圧が所定値よりも大きいときに動作して動作モードをテ
ストモードに切り換え、前記タイマー手段からの出力
を、前記電源電圧が所定値よりも大きい期間中、前記メ
モリセルを継続的に活性化する活性化信号として出力さ
せる、制御手段を備えるものとして構成される。
【００１８】本発明の検知回路は、高圧側電源と低圧側
電源との間に直列に接続された低抵抗形の第１抵抗素子
及び第２抵抗素子と、入力端と低圧側電源との間に直列
に接続された低抵抗形第３抵抗素子、スイッチング素子
及び低抵抗形第４抵抗素子と、前記第１及び第２抵抗素
子の接続点と前記スイッチング素子の制御端子とを接続
する接続回路と、前記スイッチング素子と前記第４抵抗
素子との接続点から導出された出力回路と、を備えるも
のとして構成される。
電源との間に直列に接続された低抵抗形の第１抵抗素子
及び第２抵抗素子と、入力端と低圧側電源との間に直列
に接続された低抵抗形第３抵抗素子、スイッチング素子
及び低抵抗形第４抵抗素子と、前記第１及び第２抵抗素
子の接続点と前記スイッチング素子の制御端子とを接続
する接続回路と、前記スイッチング素子と前記第４抵抗
素子との接続点から導出された出力回路と、を備えるも
のとして構成される。
【００１９】
【作用】第１の発明においては、ある入力端子にテスト
モード信号が加えられるとテストモードとなる。これに
より、メモリセルアレイ中のメモリセルのうちの対象と
するもの、例えば全メモリセルが選択される。選択され
たメモリセルにデータ入力端子に加えられたデータが同
時に書き込まれる。
モード信号が加えられるとテストモードとなる。これに
より、メモリセルアレイ中のメモリセルのうちの対象と
するもの、例えば全メモリセルが選択される。選択され
たメモリセルにデータ入力端子に加えられたデータが同
時に書き込まれる。
【００２０】第２の発明においては、通常モード時に
は、タイマー手段がある時間だけメモリセルを活性化す
る。ある入力端子にテストモード信号が加えられている
間、テストモードとなる。テストモードにおいては、タ
イマー手段はテストモード信号が加えられている間メモ
リセルを継続的に活性化する。
は、タイマー手段がある時間だけメモリセルを活性化す
る。ある入力端子にテストモード信号が加えられている
間、テストモードとなる。テストモードにおいては、タ
イマー手段はテストモード信号が加えられている間メモ
リセルを継続的に活性化する。
【００２１】第３の発明においては、通常モード時に
は、デコーダは入力アドレスに応じたメモリセルを選択
する。電源電圧が所定値よりも大きいときには、テスト
モードに入る。テストモード時には、入力アドレスと無
関係に、対象とする複数のメモリセル、例えば全てのメ
モリセルを選択する。
は、デコーダは入力アドレスに応じたメモリセルを選択
する。電源電圧が所定値よりも大きいときには、テスト
モードに入る。テストモード時には、入力アドレスと無
関係に、対象とする複数のメモリセル、例えば全てのメ
モリセルを選択する。
【００２２】第４の発明においては、通常モード時に
は、タイマー手段がある時間だけメモリセルを活性化す
る。電源電圧が所定値よりも大きいときには、テストモ
ードに入る。テストモードにおいては、タイマー手段は
テストモード信号が加えられている間メモリセルを継続
的に活性化する。
は、タイマー手段がある時間だけメモリセルを活性化す
る。電源電圧が所定値よりも大きいときには、テストモ
ードに入る。テストモードにおいては、タイマー手段は
テストモード信号が加えられている間メモリセルを継続
的に活性化する。
【００２３】第５の発明においては、電源電圧がある値
まで上昇すれば、それが低抵抗の第１、第２抵抗素子に
よって検知されてスイッチング素子がオンする。これに
より、入力端と低圧側電源との間に低抵抗の第３、第４
抵抗素子を有する電流流路が形成される。この状態にお
いて入力端に加えられた電圧の電位がある値まで上昇す
れば、それが第３、第４抵抗素子によって検知されて出
力端に出力される。
まで上昇すれば、それが低抵抗の第１、第２抵抗素子に
よって検知されてスイッチング素子がオンする。これに
より、入力端と低圧側電源との間に低抵抗の第３、第４
抵抗素子を有する電流流路が形成される。この状態にお
いて入力端に加えられた電圧の電位がある値まで上昇す
れば、それが第３、第４抵抗素子によって検知されて出
力端に出力される。
【００２４】
【実施例】本発明の第１実施例を説明する。
【００２５】第１実施例は、あるパッド、例えばあるア
ドレスピンを所定電位にバイアスすることにより、全メ
モリセルが同時に常時選択され、かつライト可能な状態
になるようにしたものである。これにより、Ｉ／Ｏピン
を“Ｌｏ”または“Ｈｉ”に設定すれば、全セルに同時
にそれぞれ“Ｌｏ”または“Ｈｉ”が書き込まれる。
ドレスピンを所定電位にバイアスすることにより、全メ
モリセルが同時に常時選択され、かつライト可能な状態
になるようにしたものである。これにより、Ｉ／Ｏピン
を“Ｌｏ”または“Ｈｉ”に設定すれば、全セルに同時
にそれぞれ“Ｌｏ”または“Ｈｉ”が書き込まれる。
【００２６】つまり、あるピンを所定電位にすると、通
常動作とは異なるモードとなり、全メモリセルは同時に
常に選択され、かつ、Ｉ／Ｏピンより“Ｌｏ”または
“Ｈｉ”の書き込みが可能となる。これにより、バーイ
ンテストでは、メモリセルに同時に電界ストレスが印加
できるようにしたものである。
常動作とは異なるモードとなり、全メモリセルは同時に
常に選択され、かつ、Ｉ／Ｏピンより“Ｌｏ”または
“Ｈｉ”の書き込みが可能となる。これにより、バーイ
ンテストでは、メモリセルに同時に電界ストレスが印加
できるようにしたものである。
【００２７】以下、本発明の第１実施例を図１、図２及
び図３を参照して説明する。図１はテストモードを備え
たＳＲＡＭのシステム図、図２はテストモードに入るタ
イムチャート、図３は全セルライト回路の詳細図であ
る。
び図３を参照して説明する。図１はテストモードを備え
たＳＲＡＭのシステム図、図２はテストモードに入るタ
イムチャート、図３は全セルライト回路の詳細図であ
る。
【００２８】図１のアドレスピンＡＰのうちの１つに、
通常のアドレスバッファ１２が接続されると共に、これ
のほかに、ある電圧レベルＶ（図２のレベルＶ）に達す
ると出力１１ａがＬｏ（通常モード）からＨｉ（テスト
モード）に変化する検知回路１１を追加接続する。この
電圧レベルＨｉは、通常の動作範囲外にあり、このため
通常の動作には影響を及ぼすことはない。このアドレス
ピンＡＰを電圧レベルＶ以上に上げると、検知回路１１
の出力１１ａがＬｏからＨｉになり、このシステムはテ
ストモードに入る。つまり、全セルが常時選択状態とな
り、かつライト状態となる。出力１１ａがＨｉになる
と、コントロール回路５はライト状態になり、クロック
ジェネレータ６はセンスアンプ７にイコライズパルスを
出さずかつ書き込みバッファ８にイネーブル信号１３を
出力する。行デコーダ２、列デコーダ３をすべてイネー
ブルにし、全セルのワード線を活性化する。また、セル
電流が流れるのを防止するために、ビット線ＢＬのノー
マリオンロード１６をディセーブルにすることも行う
（図３）。以上の手続きを経て、システムはテストモー
ドに入る。このとき、Ｉ／Ｏピン１７がＬｏならば、全
てのセル１５に“０”が書き込まれる。また、Ｉ／Ｏピ
ン１７をＨｉにすると、全セル１５に“１”が書き込ま
れ、これで全セル１５に“０”，“１”両方のストレス
が加えられる。
通常のアドレスバッファ１２が接続されると共に、これ
のほかに、ある電圧レベルＶ（図２のレベルＶ）に達す
ると出力１１ａがＬｏ（通常モード）からＨｉ（テスト
モード）に変化する検知回路１１を追加接続する。この
電圧レベルＨｉは、通常の動作範囲外にあり、このため
通常の動作には影響を及ぼすことはない。このアドレス
ピンＡＰを電圧レベルＶ以上に上げると、検知回路１１
の出力１１ａがＬｏからＨｉになり、このシステムはテ
ストモードに入る。つまり、全セルが常時選択状態とな
り、かつライト状態となる。出力１１ａがＨｉになる
と、コントロール回路５はライト状態になり、クロック
ジェネレータ６はセンスアンプ７にイコライズパルスを
出さずかつ書き込みバッファ８にイネーブル信号１３を
出力する。行デコーダ２、列デコーダ３をすべてイネー
ブルにし、全セルのワード線を活性化する。また、セル
電流が流れるのを防止するために、ビット線ＢＬのノー
マリオンロード１６をディセーブルにすることも行う
（図３）。以上の手続きを経て、システムはテストモー
ドに入る。このとき、Ｉ／Ｏピン１７がＬｏならば、全
てのセル１５に“０”が書き込まれる。また、Ｉ／Ｏピ
ン１７をＨｉにすると、全セル１５に“１”が書き込ま
れ、これで全セル１５に“０”，“１”両方のストレス
が加えられる。
【００２９】なお、図１及び図３中、４はセルアレイ、
７はセンスアンプ、９はデータ出力回路、１０はデータ
入力回路、１３は書き込みバッファイネーブル、１４は
カラムスイッチである。
７はセンスアンプ、９はデータ出力回路、１０はデータ
入力回路、１３は書き込みバッファイネーブル、１４は
カラムスイッチである。
【００３０】なお、電源電圧のレベルを検知し、そのレ
ベルがあるレベルにあることを検知した場合にテストモ
ードに入るようにすることも可能である。また、専用パ
ッドを設けて、そのパッドにある電圧レベルを与えて、
このときにテストモードに入るようにすることも可能で
ある。
ベルがあるレベルにあることを検知した場合にテストモ
ードに入るようにすることも可能である。また、専用パ
ッドを設けて、そのパッドにある電圧レベルを与えて、
このときにテストモードに入るようにすることも可能で
ある。
【００３１】以上説明したように、上記実施例のシステ
ムを使えば、あるバイアス状態により、全セルが常にラ
イト可能な状態になり、全セルに同時に“０”または
“１”データを書くことができる。また、これにより、
バーインなどのテスト時間を大幅に短縮することができ
る。
ムを使えば、あるバイアス状態により、全セルが常にラ
イト可能な状態になり、全セルに同時に“０”または
“１”データを書くことができる。また、これにより、
バーインなどのテスト時間を大幅に短縮することができ
る。
【００３２】次に、第２実施例について説明する。
【００３３】第２実施例は、タイマー回路を有する半導
体メモリにおいて、ある種の制御信号の大小によって、
タイマー回路を、通常の制御信号による通常の動作可能
な第１の状態とし、あるいは通常に制御信号如何に拘ら
ず活性化信号を出力し続ける第２の状態とするようにし
たものである。例えば、上記制御信号は入力印加電圧Ｖ
INである。この電圧ＶINがＶA より大きいか小さいかに
よって、タイマー回路の状態を第１の状態と第２の状態
とで切り換える。ＶIN＞ＶA のときのＶA は、通常の入
力電圧保証外の高い電圧である。つまり、通常の使用範
囲（入力電圧保証範囲）では、前記タイマー回路を従来
と同様に作用させて低消費電力化が可能である。そし
て、ストレス印加テストのためのストレス印加電圧の入
力時には、テスト期間中常時選択メモリセルは活性化さ
れ、十分ストレスが印加できるようにしたものである。
体メモリにおいて、ある種の制御信号の大小によって、
タイマー回路を、通常の制御信号による通常の動作可能
な第１の状態とし、あるいは通常に制御信号如何に拘ら
ず活性化信号を出力し続ける第２の状態とするようにし
たものである。例えば、上記制御信号は入力印加電圧Ｖ
INである。この電圧ＶINがＶA より大きいか小さいかに
よって、タイマー回路の状態を第１の状態と第２の状態
とで切り換える。ＶIN＞ＶA のときのＶA は、通常の入
力電圧保証外の高い電圧である。つまり、通常の使用範
囲（入力電圧保証範囲）では、前記タイマー回路を従来
と同様に作用させて低消費電力化が可能である。そし
て、ストレス印加テストのためのストレス印加電圧の入
力時には、テスト期間中常時選択メモリセルは活性化さ
れ、十分ストレスが印加できるようにしたものである。
【００３４】次に、図面を参照しつつ、本発明の第２実
施例について説明する。
施例について説明する。
【００３５】図４は、リードサイクル時におけるシステ
ムを示す。図４において、図１９と同等の要素には、図
１９と同一の符号を付している。図４が図１９と異なる
ところは、電圧検知回路ＶＤＣを有する点にある。この
回路ＶＤＣには信号ＮＯＥ又はＣＥ2 はの入力印加電圧
ＶA が加えられる。この信号ＶINが所定値（ＶA ）より
も低いときには、タイマー回路ＴＣは通常の動作を行
う。所定値よりも高いときには、タイマー回路ＴＣから
は常に活性化信号が出力され、メモリセルアレイＭＣＡ
やセンスアンプＳＡが活性化される。
ムを示す。図４において、図１９と同等の要素には、図
１９と同一の符号を付している。図４が図１９と異なる
ところは、電圧検知回路ＶＤＣを有する点にある。この
回路ＶＤＣには信号ＮＯＥ又はＣＥ2 はの入力印加電圧
ＶA が加えられる。この信号ＶINが所定値（ＶA ）より
も低いときには、タイマー回路ＴＣは通常の動作を行
う。所定値よりも高いときには、タイマー回路ＴＣから
は常に活性化信号が出力され、メモリセルアレイＭＣＡ
やセンスアンプＳＡが活性化される。
【００３６】図５は、電圧検知回路ＶＤＣの詳細をタイ
マー回路ＴＣとの関係で示す。図５において、図２１と
同等の要素には、図２１と同一の符号を付している。信
号ＮＯＥ又はＣＥ2 の入力電圧ＶINは、電圧検知回路Ｖ
ＤＣで分圧され、Ｖ1 が得られる。つまり、入力電圧Ｖ
INが抵抗Ｒ1 ，Ｒ2 で分圧され、電圧Ｖ1 が決定され
る。電圧Ｖ1 は２段のインバータＩＶ１，ＩＶ２を介し
て出力ＶOUT として出力される。
マー回路ＴＣとの関係で示す。図５において、図２１と
同等の要素には、図２１と同一の符号を付している。信
号ＮＯＥ又はＣＥ2 の入力電圧ＶINは、電圧検知回路Ｖ
ＤＣで分圧され、Ｖ1 が得られる。つまり、入力電圧Ｖ
INが抵抗Ｒ1 ，Ｒ2 で分圧され、電圧Ｖ1 が決定され
る。電圧Ｖ1 は２段のインバータＩＶ１，ＩＶ２を介し
て出力ＶOUT として出力される。
【００３７】図６からわかるように、ＶIN＜ＶA のとき
ＶOUT ＝０Ｖ、ＶIN＞ＶA のときＶOUT ＝ＶCCとなる。
出力ＶOUT は、タイマー回路ＴＣの出力φP と、ノア回
路ＮＯＲ２で論理がとられる。そして、ＶIN＜ＶA のと
き出力φP は、タイマー回路ＴＣの入力φATD ，φWE等
に応じて動作する。ＶIN＞ＶA のとき、出力φP は、φ
ATD ，φWEに拘らず、常に定電位となる。このため、φ
P の変化によるメモリセルアレイＭＣＡやセンスアンプ
ＳＡの非活性化は、行われず、これらはサイクル中常に
活性化状態となる。電圧検知回路ＶＤＣの出力特性は図
６に示される。また、ＶIN＞ＶA 時のリードサイクル動
作は図７に示される。ＶIN＜ＶA 時の動作は従来と同じ
である。
ＶOUT ＝０Ｖ、ＶIN＞ＶA のときＶOUT ＝ＶCCとなる。
出力ＶOUT は、タイマー回路ＴＣの出力φP と、ノア回
路ＮＯＲ２で論理がとられる。そして、ＶIN＜ＶA のと
き出力φP は、タイマー回路ＴＣの入力φATD ，φWE等
に応じて動作する。ＶIN＞ＶA のとき、出力φP は、φ
ATD ，φWEに拘らず、常に定電位となる。このため、φ
P の変化によるメモリセルアレイＭＣＡやセンスアンプ
ＳＡの非活性化は、行われず、これらはサイクル中常に
活性化状態となる。電圧検知回路ＶＤＣの出力特性は図
６に示される。また、ＶIN＞ＶA 時のリードサイクル動
作は図７に示される。ＶIN＜ＶA 時の動作は従来と同じ
である。
【００３８】上記電圧検知回路ＶＤＣはアウトプットイ
ネーブル（ＮＯＥ）または、チップイネーブル（Ｃ
Ｅ2 ）に接続される。ＮＯＥピンに接続したとき、出力
ＯＵＴはディセーブル状態であるが、メモリセルアレイ
ＭＣＡは通常の活性化状態となっている。
ネーブル（ＮＯＥ）または、チップイネーブル（Ｃ
Ｅ2 ）に接続される。ＮＯＥピンに接続したとき、出力
ＯＵＴはディセーブル状態であるが、メモリセルアレイ
ＭＣＡは通常の活性化状態となっている。
【００３９】高抵抗負荷素子を用いたＥ／Ｒ型スタティ
ックＲＡＭでは、この抵抗分割検知回路に上記高抵抗素
子を用いてもよい。高抵抗負荷素子を使用することによ
り、入力‐ＧＮＤ間のリーク電流を十分小さくすること
ができる。
ックＲＡＭでは、この抵抗分割検知回路に上記高抵抗素
子を用いてもよい。高抵抗負荷素子を使用することによ
り、入力‐ＧＮＤ間のリーク電流を十分小さくすること
ができる。
【００４０】電圧Ｖ1 の設定を、トランジスタを用いて
行うこともできる。また、電圧検知回路の出力とタイマ
ー回路の論理を、タイマー回路の入力側でとってもよ
い。また、論理としては、論理和のほか、論理積でも同
様の動作をさせることができる。 上記したように、本
発明の第２実施例によれば、通常動作保証範囲において
は、従来どおり、タイマー回路によって、低消費電力化
が可能である。ストレス印加テスト時には、タイマー回
路によってサイクル期間中の一定期間だけが活性化され
るということがなくなり、選択メモリセルに、タイマー
回路を備えない装置と同等な時間ストレスを印加するこ
とができる。これにより、テスト時間の短縮、テスト方
法の簡略化が可能となり、不良メモリセルの除去が容易
である。
行うこともできる。また、電圧検知回路の出力とタイマ
ー回路の論理を、タイマー回路の入力側でとってもよ
い。また、論理としては、論理和のほか、論理積でも同
様の動作をさせることができる。 上記したように、本
発明の第２実施例によれば、通常動作保証範囲において
は、従来どおり、タイマー回路によって、低消費電力化
が可能である。ストレス印加テスト時には、タイマー回
路によってサイクル期間中の一定期間だけが活性化され
るということがなくなり、選択メモリセルに、タイマー
回路を備えない装置と同等な時間ストレスを印加するこ
とができる。これにより、テスト時間の短縮、テスト方
法の簡略化が可能となり、不良メモリセルの除去が容易
である。
【００４１】次に、第３実施例について説明する。前記
問題について、第３実施例は、通常の使用範囲（電源電
圧保証範囲）では通常の動作を行わせ、ストレス印加テ
ストを行う電源電圧を用いた場合には通常のモードとは
異なるテストモードに入るようにして、テスト期間中に
メモリセルに効果的に十分なストレス印加ができるよう
にしたものである。
問題について、第３実施例は、通常の使用範囲（電源電
圧保証範囲）では通常の動作を行わせ、ストレス印加テ
ストを行う電源電圧を用いた場合には通常のモードとは
異なるテストモードに入るようにして、テスト期間中に
メモリセルに効果的に十分なストレス印加ができるよう
にしたものである。
【００４２】即ち、半導体メモリにおいて、電源電圧検
知回路を備えさせ、電源電圧ＶCC＜ＶB のときは通常の
動作をさせ、ＶCC＞ＶB のときはメモリセル選択線の全
てが同時に選択される、通常の動作とは異なる、テスト
モードに入るようにしたものである。ＶB はテストモー
ド設定電位であり、通常の動作保証電圧外である。
知回路を備えさせ、電源電圧ＶCC＜ＶB のときは通常の
動作をさせ、ＶCC＞ＶB のときはメモリセル選択線の全
てが同時に選択される、通常の動作とは異なる、テスト
モードに入るようにしたものである。ＶB はテストモー
ド設定電位であり、通常の動作保証電圧外である。
【００４３】次に、図面を参照しつつ、第３実施例を説
明する。
明する。
【００４４】図８は、スタティックＲＡＭのリードサイ
クル時における簡略化したシステムを示す。図８におい
て、図４と同等の要素には、図４と同一の符号を付して
いる。電源電圧検知回路ＰＶＤＣは、電源電圧ＶCCが所
定値ＶB よりも大きいのを検知すると、デコーダＤＣに
全てのワード線を活性化させる。また、ＶB よりも小さ
いときには、デコーダＤＣには通常の動作をさせる。
クル時における簡略化したシステムを示す。図８におい
て、図４と同等の要素には、図４と同一の符号を付して
いる。電源電圧検知回路ＰＶＤＣは、電源電圧ＶCCが所
定値ＶB よりも大きいのを検知すると、デコーダＤＣに
全てのワード線を活性化させる。また、ＶB よりも小さ
いときには、デコーダＤＣには通常の動作をさせる。
【００４５】即ち、電位Ｖ11は抵抗Ｒ11，Ｒ12の分圧に
より決定される。電源電圧検知回路ＰＶＤＣの出力Ｖ
OUT2は、図９からわかるように、ＶCC＜ＶB のときＶ
OUT2＝０Ｖとなり、ＶCC＞ＶB のときＶOUT2＝ＶCCとな
る。出力ＶOUT2＝０Ｖのときは、デコーダＤＣは通常の
動作をする。出力ＶOUT2＝ＶCCのときは、アドレス
Ａ0 ，ＮＡ0 ，Ａ1 ，ＮＡ1 に拘らず、全てのワード線
ＷＬ０，ＷＬ１，…が活性化される。これにより、メモ
リセルに十分なストレスを印加することができる。
より決定される。電源電圧検知回路ＰＶＤＣの出力Ｖ
OUT2は、図９からわかるように、ＶCC＜ＶB のときＶ
OUT2＝０Ｖとなり、ＶCC＞ＶB のときＶOUT2＝ＶCCとな
る。出力ＶOUT2＝０Ｖのときは、デコーダＤＣは通常の
動作をする。出力ＶOUT2＝ＶCCのときは、アドレス
Ａ0 ，ＮＡ0 ，Ａ1 ，ＮＡ1 に拘らず、全てのワード線
ＷＬ０，ＷＬ１，…が活性化される。これにより、メモ
リセルに十分なストレスを印加することができる。
【００４６】より詳しくは、デコーダ回路ＤＣは、図１
０からわかるように、通常アドレス入力信号に応じてあ
る１つのデコード線（ワード線）ＷＬ０，ＷＬ１，…の
みを選択する回路である。前記検知回路出力ＶOUT2は、
デコーダＤＣに入力される。この出力ＶOUT2は、デコー
ダＤＣ内でアドレスＡ0 ，ＮＡ0 ，…等と論理がとられ
る。つまり、出力ＶOUT2とデコーダ回路ＤＣとの論理積
がとられる。ＶCC＜ＶB のときは、前記デコーダ回路Ｄ
Ｃはアドレス入力信号に応じて通常の動作をし、ＶCC＞
ＶB のときは、アドレス入力信号に拘らず、前記デコー
ダ回路の全ての出力が常に定電位となり、全てのワード
線ＷＬ０，ＷＬ１，…が活性化される。
０からわかるように、通常アドレス入力信号に応じてあ
る１つのデコード線（ワード線）ＷＬ０，ＷＬ１，…の
みを選択する回路である。前記検知回路出力ＶOUT2は、
デコーダＤＣに入力される。この出力ＶOUT2は、デコー
ダＤＣ内でアドレスＡ0 ，ＮＡ0 ，…等と論理がとられ
る。つまり、出力ＶOUT2とデコーダ回路ＤＣとの論理積
がとられる。ＶCC＜ＶB のときは、前記デコーダ回路Ｄ
Ｃはアドレス入力信号に応じて通常の動作をし、ＶCC＞
ＶB のときは、アドレス入力信号に拘らず、前記デコー
ダ回路の全ての出力が常に定電位となり、全てのワード
線ＷＬ０，ＷＬ１，…が活性化される。
【００４７】また、デコーダ回路ＤＣ内での上記論理と
しては、検知回路出力ＶOUT2とデコーダ回路との論理和
でもよい。
しては、検知回路出力ＶOUT2とデコーダ回路との論理和
でもよい。
【００４８】なお、高抵抗負荷素子を用いたＥ／Ｒ型ス
タティックＲＡＭでは、これらの抵抗Ｒ11，Ｒ12に上記
高抵抗素子を用いてもよい。高抵抗負荷素子を使用する
ことにより、電源‐ＧＮＤ間の定常電流を十分小さく押
えることができる。
タティックＲＡＭでは、これらの抵抗Ｒ11，Ｒ12に上記
高抵抗素子を用いてもよい。高抵抗負荷素子を使用する
ことにより、電源‐ＧＮＤ間の定常電流を十分小さく押
えることができる。
【００４９】また、電位Ｖ11の設定のためには、抵抗Ｒ
11，Ｒ12に代えてトランジスタを用いてもよい。
11，Ｒ12に代えてトランジスタを用いてもよい。
【００５０】叙上のように、本発明の第３実施例によれ
ば、電源電圧が通常動作保証範囲にある場合においては
メモリは通常の動作をし、所定電源電圧以上では、全セ
ルの選択ワード線を同時に選択することが可能となる。
これにより、メモリセルに効果的にストレスを印加する
ことができ、テスト時間の短縮、テスト方法の簡略化が
可能である。これにより、不良メモリセルを的確に除去
して、歩留の向上、デバイス信頼性の向上を図ることが
できる。
ば、電源電圧が通常動作保証範囲にある場合においては
メモリは通常の動作をし、所定電源電圧以上では、全セ
ルの選択ワード線を同時に選択することが可能となる。
これにより、メモリセルに効果的にストレスを印加する
ことができ、テスト時間の短縮、テスト方法の簡略化が
可能である。これにより、不良メモリセルを的確に除去
して、歩留の向上、デバイス信頼性の向上を図ることが
できる。
【００５１】次に、第４実施例について説明する。
【００５２】即ち、電源電圧の大小によって、タイマー
回路を、通常の制御信号による通常の動作可能な第１の
状態とし、あるいは通常の制御信号如何に拘らず活性化
信号を出力し続ける第２の状態とするようにしたもので
ある。つまり、電源電圧ＶBがＶCCより大きいか小さい
かによって、タイマー回路の状態を第１の状態と第２の
状態とで切り換える。ＶCC＞ＶB のときのＶB は、通常
の動作保証電圧外の高い電圧である。つまり、通常の使
用範囲（入力電圧保証範囲）では、前記タイマー回路を
従来と同様に作用させて低消費電力化が可能である。そ
して、ストレス印加テストのためのストレス印加電圧の
入力時には、テスト期間中常時選択メモリセルは活性化
され、十分ストレスが印加できるようにしたものであ
る。
回路を、通常の制御信号による通常の動作可能な第１の
状態とし、あるいは通常の制御信号如何に拘らず活性化
信号を出力し続ける第２の状態とするようにしたもので
ある。つまり、電源電圧ＶBがＶCCより大きいか小さい
かによって、タイマー回路の状態を第１の状態と第２の
状態とで切り換える。ＶCC＞ＶB のときのＶB は、通常
の動作保証電圧外の高い電圧である。つまり、通常の使
用範囲（入力電圧保証範囲）では、前記タイマー回路を
従来と同様に作用させて低消費電力化が可能である。そ
して、ストレス印加テストのためのストレス印加電圧の
入力時には、テスト期間中常時選択メモリセルは活性化
され、十分ストレスが印加できるようにしたものであ
る。
【００５３】次に、図面を参照しつつ、本発明の第４実
施例について説明する。
施例について説明する。
【００５４】図１１は、リードサイクル時におけるシス
テムを示す。図１１において、図４と同等の要素には、
図４と同一の符号を付している。図１１が図４と異なる
ところは、電圧検知回路ＶＤＣに代えて、電源電圧検知
回路ＰＶＤＣを有する点にある。この電源電圧検知回路
ＰＶＤＣがＶCCが所定値（ＶB ）よりも低いときには、
タイマー回路ＴＣは通常の動作を行う。所定値よりも高
いときには、タイマー回路ＴＣからは常に活性化信号が
出力され、メモリセルアレイＭＣＡやセンスアンプＳＡ
が活性化される。
テムを示す。図１１において、図４と同等の要素には、
図４と同一の符号を付している。図１１が図４と異なる
ところは、電圧検知回路ＶＤＣに代えて、電源電圧検知
回路ＰＶＤＣを有する点にある。この電源電圧検知回路
ＰＶＤＣがＶCCが所定値（ＶB ）よりも低いときには、
タイマー回路ＴＣは通常の動作を行う。所定値よりも高
いときには、タイマー回路ＴＣからは常に活性化信号が
出力され、メモリセルアレイＭＣＡやセンスアンプＳＡ
が活性化される。
【００５５】図１２は、電源電圧検知回路ＰＶＤＣの詳
細をタイマー回路ＴＣとの関係で示す。図１２におい
て、図５、図８と同等の要素には、図５、図８と同一の
符号を付している。即ち、図１２中の電源電圧検知回路
ＰＶＤＣは、図８の電源電圧検知回路ＰＶＤＣと同一の
ものである。図１２中のタイマー回路ＴＣは、図５中の
タイマー回路ＴＣと同一のものである。従って、図１２
の回路は上記のように動作する。即ち、ＶCC＜ＶB のと
きには、タイマー回路ＴＣは、入力された制御信号φ
ATD ，φWE等に応じた、通常の動作を行う。つまり、一
定時間だけデコーダＤＣやセンスアンプＳＡを活性化
し、その後非活性化する。ＶCC＞ＶB のときには、タイ
マー回路ＴＣの出力φP は、サイクル中デコーダＤＣや
センスアンプＳＡを活性化し続ける活性化信号となる。
細をタイマー回路ＴＣとの関係で示す。図１２におい
て、図５、図８と同等の要素には、図５、図８と同一の
符号を付している。即ち、図１２中の電源電圧検知回路
ＰＶＤＣは、図８の電源電圧検知回路ＰＶＤＣと同一の
ものである。図１２中のタイマー回路ＴＣは、図５中の
タイマー回路ＴＣと同一のものである。従って、図１２
の回路は上記のように動作する。即ち、ＶCC＜ＶB のと
きには、タイマー回路ＴＣは、入力された制御信号φ
ATD ，φWE等に応じた、通常の動作を行う。つまり、一
定時間だけデコーダＤＣやセンスアンプＳＡを活性化
し、その後非活性化する。ＶCC＞ＶB のときには、タイ
マー回路ＴＣの出力φP は、サイクル中デコーダＤＣや
センスアンプＳＡを活性化し続ける活性化信号となる。
【００５６】高抵抗負荷素子を用いたＥ／Ｒ型スタティ
ックＲＡＭでは、この抵抗分割検知回路に上記高抵抗素
子を用いてもよい。高抵抗負荷素子を使用することによ
り、入力‐ＧＮＤ間のリーク電流を十分小さくすること
ができる。
ックＲＡＭでは、この抵抗分割検知回路に上記高抵抗素
子を用いてもよい。高抵抗負荷素子を使用することによ
り、入力‐ＧＮＤ間のリーク電流を十分小さくすること
ができる。
【００５７】電圧Ｖ11の設定を、トランジスタを用いて
行うこともできる。また、電源電圧検知回路の出力とタ
イマー回路の論理を、タイマー回路の入力側でとっても
よい。また、論理としては、論理和のほか、論理積でも
同様の動作をさせることができる。
行うこともできる。また、電源電圧検知回路の出力とタ
イマー回路の論理を、タイマー回路の入力側でとっても
よい。また、論理としては、論理和のほか、論理積でも
同様の動作をさせることができる。
【００５８】上記したように、本発明の第４実施例によ
れば、通常動作保証範囲においては、従来どおり、タイ
マー回路によって、低消費電力化が可能である。ストレ
ス印加テスト時には、タイマー回路によってサイクル期
間中の一定時間だけが活性化されるということがなくな
り、選択メモリセルに、タイマー回路を備えない装置と
同等な時間ストレスを印加することができる。これによ
り、テスト時間の短縮、テスト方法の簡略化が可能とな
り、不良メモリセルの除去が容易である。
れば、通常動作保証範囲においては、従来どおり、タイ
マー回路によって、低消費電力化が可能である。ストレ
ス印加テスト時には、タイマー回路によってサイクル期
間中の一定時間だけが活性化されるということがなくな
り、選択メモリセルに、タイマー回路を備えない装置と
同等な時間ストレスを印加することができる。これによ
り、テスト時間の短縮、テスト方法の簡略化が可能とな
り、不良メモリセルの除去が容易である。
【００５９】上記入力電圧検知回路ＶＤＣ及び電源電圧
検知回路ＰＶＤＣにおいては、図１３に示すような２つ
の電圧分割抵抗Ｒ，Ｒと２つのインバータＩＮＶ，ＩＮ
Ｖを用いている。しかしながら、このような構成に代え
て図１６に示すような回路構成を用いることができる。
検知回路ＰＶＤＣにおいては、図１３に示すような２つ
の電圧分割抵抗Ｒ，Ｒと２つのインバータＩＮＶ，ＩＮ
Ｖを用いている。しかしながら、このような構成に代え
て図１６に示すような回路構成を用いることができる。
【００６０】即ち、図１３の回路においては、入力リー
クの仕様を満足するために、抵抗Ｒは１０ＭΩオーダー
のものとなり、ノードＮ１はフローティングと等価な状
態になり、カップリング等によって容易に電位上昇す
る。ノードＮ１の電位がもちあがると、それをインバー
タＩＮＶ１が“Ｈｉ”と誤認する。これにより、本来テ
ストモードに入れたくないにもかかわらず、テストモー
ドに入ってしまう。つまり、系は誤動作する。つまり、
図１４は正常動作時における動作を示す。図１５は、カ
ップリングに起因する誤動作を示す。
クの仕様を満足するために、抵抗Ｒは１０ＭΩオーダー
のものとなり、ノードＮ１はフローティングと等価な状
態になり、カップリング等によって容易に電位上昇す
る。ノードＮ１の電位がもちあがると、それをインバー
タＩＮＶ１が“Ｈｉ”と誤認する。これにより、本来テ
ストモードに入れたくないにもかかわらず、テストモー
ドに入ってしまう。つまり、系は誤動作する。つまり、
図１４は正常動作時における動作を示す。図１５は、カ
ップリングに起因する誤動作を示す。
【００６１】しかしながら、図１６に示す回路を用いれ
ば、電源電圧保証範囲内においては入力リーク電流がな
く且つ誤動作の生じないものとすることができる。
ば、電源電圧保証範囲内においては入力リーク電流がな
く且つ誤動作の生じないものとすることができる。
【００６２】即ち、図１６において、電源ＶCCとグラン
ドＧＮＤとの間に抵抗Ｒ，Ｒを直列に接続している。接
続中点（ノードＮＡ）をインバータＩＮＶ１，ＩＮＶ２
を介してトランジスタＴのゲートに接続している。トラ
ンジスタＴのドレインは抵抗Ｒを介して入力端ＩＮに接
続され、ソースは抵抗Ｒを介してグランドＧＮＤに接続
されている。トランジスタＴのソース側（ノードＮ１）
はインバータＩＮＶ３を介して出力端ＯＵＴに接続され
ている。インバータＩＮＶ１，ＩＮＶ２は伝染電圧見地
回路として，ＩＮＶ３は入力電圧検知回路として動作す
るものである。上記の各抵抗Ｒは数ＫΩオーダーであ
る。
ドＧＮＤとの間に抵抗Ｒ，Ｒを直列に接続している。接
続中点（ノードＮＡ）をインバータＩＮＶ１，ＩＮＶ２
を介してトランジスタＴのゲートに接続している。トラ
ンジスタＴのドレインは抵抗Ｒを介して入力端ＩＮに接
続され、ソースは抵抗Ｒを介してグランドＧＮＤに接続
されている。トランジスタＴのソース側（ノードＮ１）
はインバータＩＮＶ３を介して出力端ＯＵＴに接続され
ている。インバータＩＮＶ１，ＩＮＶ２は伝染電圧見地
回路として，ＩＮＶ３は入力電圧検知回路として動作す
るものである。上記の各抵抗Ｒは数ＫΩオーダーであ
る。
【００６３】上記抵抗Ｒを介して流れる電流はｍＡオー
ダーとなり、誤動作を生じない。
ダーとなり、誤動作を生じない。
【００６４】２個の抵抗Ｒ，Ｒの中間ノードＮＡは、電
源ＶCCが一定電位以上になると、インバータＩＮＶ１の
出力を反転するレベルにまでもち上がる。それを受け
て、ノードＮＢが“Ｈｉ”になる。すると、ノードＮＢ
がゲートに接続されたトランジスタＴが導通する。その
とき、入力端ＩＮを一定電位以上に上げると、ノードＮ
１はインバータＩＮＶ３を反転させるための電位にまで
上がる。インバータＩＮＶ３の出力が反転すると、その
出力を受ける系はテストモードになる。以上の動作は図
１７に示される。
源ＶCCが一定電位以上になると、インバータＩＮＶ１の
出力を反転するレベルにまでもち上がる。それを受け
て、ノードＮＢが“Ｈｉ”になる。すると、ノードＮＢ
がゲートに接続されたトランジスタＴが導通する。その
とき、入力端ＩＮを一定電位以上に上げると、ノードＮ
１はインバータＩＮＶ３を反転させるための電位にまで
上がる。インバータＩＮＶ３の出力が反転すると、その
出力を受ける系はテストモードになる。以上の動作は図
１７に示される。
【００６５】図１、５の回路において、入力電圧検知回
路ＶＤＣに代えて図１６に示す回路を用いることができ
る。図２２，２３は、その具体例を示す。
路ＶＤＣに代えて図１６に示す回路を用いることができ
る。図２２，２３は、その具体例を示す。
【００６６】第２３図において、ＰＩＮは、アウトプッ
トイネーブルピン／正論理のチップイネーブルピン／テ
ストモード信号印加専用ピンを示す。
トイネーブルピン／正論理のチップイネーブルピン／テ
ストモード信号印加専用ピンを示す。
【００６７】
【発明の効果】本発明によれば、半導体記憶装置に対す
るテストを極めて容易に行うことができる。また、検知
回路を電源電圧保証範囲内においては入力リーク電流が
なく且つ誤動作の生じにくいものとして提供することが
できる。
るテストを極めて容易に行うことができる。また、検知
回路を電源電圧保証範囲内においては入力リーク電流が
なく且つ誤動作の生じにくいものとして提供することが
できる。
【図１】本発明の第１実施例のシステム図。
【図２】図４のシステムのタイムチャート。
【図３】全セルライト回路の詳細図。
【図４】本発明の第２実施例のシステム図。
【図５】図４の一部の詳細図。
【図６】図４の電圧検知回路の出力特性図。
【図７】図４のシステムのＶIN＞ＶA 時のリードサイク
ル動作タイムチャート。
ル動作タイムチャート。
【図８】本発明の第３実施例のシステム図。
【図９】図８の電源電圧検知回路の出力特性図。
【図１０】図８の一部の詳細図。
【図１１】本発明の第４実施例のシステム図。
【図１２】図１１の一部詳細図。
【図１３】検知回路図。
【図１４】図１３の動作説明タイムチャート。
【図１５】図１３の動作説明タイムチャート。
【図１６】本発明の第５実施例の回路図。
【図１７】図１６の動作説明タイムチャート。
【図１８】従来のメモリのセル選択タイムチャート。
【図１９】従来のＳＲＡＭのシステム図。
【図２０】図１２のシステムのリードサイクル動作タイ
ムチャート。
ムチャート。
【図２１】図１２のタイマー回路の一例。
【図２２】本発明の他の実施例のシステム図。
【図２３】本発明の他の実施例のシステム図。
２ 行デコーダ ３ 列デコーダ ４ セルアレイ ５ コントロール回路 ６ クロックジェネレータ ７ センスアンプ ８ 書き込みバッファ ９ データ出力回路 １０ データ入力回路 １１ 検知回路 １２ アドレスバッファ １７ Ｉ／Ｏピン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白 石 須磨子 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (24)
- 【請求項１】メモリセルアレイ中のメモリセルを選択し
てデータの書き込み及び読み出しを行う通常モードを有
する半導体記憶装置において、 ある入力端子にテストモード信号が加えられたときに動
作して、動作モードをテストモードに切り換え、前記メ
モリセルアレイ中の前記メモリセルのうちの対象とする
全メモリセルを同時に選択状態として、データ入力端子
に加えられたデータを、選択した前記全メモリセルに同
時に書き込み可能とする、制御手段を備えることを特徴
とする半導体記憶装置。 - 【請求項２】前記制御手段は、前記ある入力端子に前記
テストモード信号が加えられたことを検知する検知手段
を有する、請求項１記載の半導体記憶装置。 - 【請求項３】前記ある入力端子は、アドレス入力端子で
ある、請求項１又は２記載の半導体記憶装置。 - 【請求項４】前記ある入力端子は、テストモード信号印
加専用の入力端子である、請求項１又は２記載の半導体
記憶装置。 - 【請求項５】メモリセルアレイ中のメモリセルをタイマ
ー手段で定めた時間だけ選択活性化してデータの書き込
み及び読み出しを行う通常モードを有する半導体記憶装
置において、 ある入力端子にテストモード信号が加えられたときに動
作して動作モードをテストモードに切り換え、前記タイ
マー手段からの出力を、前記テストモード信号が加えら
れている間、前記メモリセルを継続的に活性化する活性
化信号として出力させる、制御手段を備えることを特徴
とする、半導体記憶装置。 - 【請求項６】前記制御手段は、前記ある入力端子に前記
テストモード信号が加えられたことを検知してモード切
換信号を出力する検知手段を有する、請求項５記載の半
導体記憶装置。 - 【請求項７】前記タイマー手段は、前記制御信号と前記
モード切換信号との論理をとって前記活性化信号を出力
する、請求項６記載の半導体記憶装置。 - 【請求項８】前記ある入力端子は、アウトプットイネー
ブルピン、正論理のチップイネーブルピン及びテストモ
ード信号印加専用ピンのいずれかである、請求項５〜７
の１つに記載の半導体記憶装置。 - 【請求項９】入力されたアドレスをデコーダでデコード
し、それによって得られるデコード信号によってメモリ
セルアレイ中の特定のメモリセルを選択し、選択した特
定のメモリセルに対してデータの書き込み及び読み出し
を行う通常モードを有する半導体記憶装置において、 電源電圧が所定値より大きいときに動作して動作モード
をテストモードに切り換え、前記デコーダからの出力
を、前記電源電圧が所定値よりも大きい期間中、前記入
力されたアドレスと無関係に、前記メモリセルのうちの
対象とする複数のものを選択する選択信号とする、制御
手段を備えることを特徴とする半導体記憶装置。 - 【請求項１０】前記制御手段は、前記電源電圧が所定値
より大きいか否かを検知する検知手段を有する、請求項
９記載の半導体記憶装置。 - 【請求項１１】前記検知手段は、前記電源電圧を分圧す
る分圧手段を有する、請求項１０記載の半導体記憶装
置。 - 【請求項１２】前記分圧手段は、抵抗素子及び能動素子
のうちの任意のもので構成されている、請求項１１記載
の半導体記憶装置。 - 【請求項１３】前記テストモード時における前記デコー
ダからの出力は、前記メモリセルの全てを同時に選択す
るものである、請求項９〜１３の１つに記載の半導体記
憶装置。 - 【請求項１４】メモリセルアレイ中のメモリセルをタイ
マー手段で定めた時間だけ選択活性化してデータの書き
込み及び読み出しを行う通常モードを有する半導体記憶
装置において、 電源電圧が所定値よりも大きいときに動作して動作モー
ドをテストモードに切り換え、前記タイマー手段からの
出力を、前記電源電圧が所定値よりも大きい期間中、前
記メモリセルを継続的に活性化する活性化信号として出
力させる、制御手段を備えることを特徴とする、半導体
記憶装置。 - 【請求項１５】前記制御手段は、前記電源電圧が所定値
より大きいか否かを検知する検知手段を有する、請求項
１４記載の半導体記憶装置。 - 【請求項１６】前記検知手段は、前記電源電圧を分圧す
る分圧手段を有する、請求項１５記載の半導体記憶装
置。 - 【請求項１７】前記分圧手段は、抵抗素子及び能動素子
のうちの任意のもので構成されている、請求項１６記載
の半導体記憶装置。 - 【請求項１８】高圧側電源と低圧側電源との間に直列に
接続された低抵抗形の第１抵抗素子及び第２抵抗素子
と、 入力端と低圧側電源との間に直列に接続された低抵抗形
第３抵抗素子、スイッチング素子及び低抵抗形第４抵抗
素子と、 前記第１及び第２抵抗素子の接続点と前記スイッチング
素子の制御端子とを接続する接続回路と、 前記スイッチング素子と前記第４抵抗素子との接続点か
ら導出された出力回路と、を備えることを特徴とする半
導体装置用検知回路。 - 【請求項１９】前記接続回路は、高圧側電源が所定電位
になったか否かを検知して出力を決定する第１検知回路
を有する、請求項１８記載の回路。 - 【請求項２０】前記出力回路は、入力側が所定電位にな
ったか否かを検知して出力を決定する第２検知手段を有
する、請求項１８に記載の回路。 - 【請求項２１】前記第１及び第２検出回路は、インバー
タを有する、請求項１９又は２０に記載の回路。 - 【請求項２２】前記スイッチング素子はＭＯＳトランジ
スタである請求項１８〜２０の１つに記載の回路。 - 【請求項２３】前記検知手段は、 高圧側電源と低圧側電源との間に直列に接続された低抵
抗形の第１抵抗素子及び第２抵抗素子と、 入力端と低圧側電源との間に直列に接続された低抵抗形
第３抵抗素子、スイッチング素子及び低抵抗形第４抵抗
素子と、 前記第１及び第２抵抗素子の接続点と前記スイッチング
素子の制御端子とを接続する接続回路と、 前記スイッチング素子と前記第４抵抗素子との接続点か
ら導出された出力回路とを備えるものである、請求項２
の半導体記憶装置。 - 【請求項２４】前記検知手段は、 高圧側電源と低圧側電源との間に直列に接続された低抵
抗形の第１抵抗素子及び第２抵抗素子と、 入力端と低圧側電源との間に直列に接続された低抵抗形
第３抵抗素子、スイッチング素子及び低抵抗形第４抵抗
素子と、 前記第１及び第２抵抗素子の接続点と前記スイッチング
素子の制御端子とを接続する接続回路と、 前記スイッチング素子と前記第４抵抗素子との接続点か
ら導出された出力回路とを備えるものである請求項８記
載の半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17701291 | 1991-07-17 | ||
| JP3-177012 | 1991-07-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250896A true JPH05250896A (ja) | 1993-09-28 |
| JP2854760B2 JP2854760B2 (ja) | 1999-02-03 |
Family
ID=16023623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4213505A Expired - Fee Related JP2854760B2 (ja) | 1991-07-17 | 1992-07-17 | スタティックｒａｍおよび半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5400282A (ja) |
| JP (1) | JP2854760B2 (ja) |
| KR (1) | KR960009033B1 (ja) |
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| JP2019203851A (ja) * | 2018-05-25 | 2019-11-28 | エイブリック株式会社 | ボルテージディテクタ |
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| US5400282A (en) | 1995-03-21 |
| KR960009033B1 (en) | 1996-07-10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071120 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081120 Year of fee payment: 10 |
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Free format text: PAYMENT UNTIL: 20091120 Year of fee payment: 11 |
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