JPH09134600A - ダイナミック・ランダム・アクセス・メモリ - Google Patents
ダイナミック・ランダム・アクセス・メモリInfo
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- JPH09134600A JPH09134600A JP8239599A JP23959996A JPH09134600A JP H09134600 A JPH09134600 A JP H09134600A JP 8239599 A JP8239599 A JP 8239599A JP 23959996 A JP23959996 A JP 23959996A JP H09134600 A JPH09134600 A JP H09134600A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 テスト時間を減少させ、テストを簡略化した
ＤＲＡＭを提供する。 【解決手段】 行および列に配列されたメモリセル・ア
レイと、行アドレスに応答する各行におけるワードライ
ンと、各列における１対の相補ビットラインとを有する
ＤＲＡＭにおいて、検出イネーブルと相補ビットライン
の対との間に接続された、列におけるセンスアンプ１６
６と、相補ビットラインの各対に接続され、かつ、相補
ビットラインの対と基準電圧との間に接続されたビット
ライン・プリチャージと、センスアンプをディスエーブ
ルに選択的に保持し、テスト制御信号に応じてビットラ
イン対をプリチャージ状態に選択的に保持するテスト制
御手段とを備えている。
ＤＲＡＭを提供する。 【解決手段】 行および列に配列されたメモリセル・ア
レイと、行アドレスに応答する各行におけるワードライ
ンと、各列における１対の相補ビットラインとを有する
ＤＲＡＭにおいて、検出イネーブルと相補ビットライン
の対との間に接続された、列におけるセンスアンプ１６
６と、相補ビットラインの各対に接続され、かつ、相補
ビットラインの対と基準電圧との間に接続されたビット
ライン・プリチャージと、センスアンプをディスエーブ
ルに選択的に保持し、テスト制御信号に応じてビットラ
イン対をプリチャージ状態に選択的に保持するテスト制
御手段とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には半導体メ
モリ、特に半導体メモリセルのテストに関するものであ
る。
モリ、特に半導体メモリセルのテストに関するものであ
る。
【０００２】
【従来の技術】メモリセルの欠陥およびメモリアレイの
欠陥には、多くの原因、したがって多くの特徴がある。
分離されたセルの障害は、たとえ１つであっても、アレ
イ中に広がり、多くの場合、同じ付近の多数のセルが故
障する。多数セル障害が発生すると、これらの障害は、
ワードライン障害（すなわち同一ワードライン・アドレ
スにあるセルの障害）、ビット（または列）ライン障害
（すなわち、同一ビットラインにあるセルの障害）、ま
たはこれらの両方の障害に分けられる。これらの多数セ
ル障害の原因は、変化する。したがって、メモリアレイ
は、欠陥セルを検出するために、広範囲にわたってテス
トされる。
欠陥には、多くの原因、したがって多くの特徴がある。
分離されたセルの障害は、たとえ１つであっても、アレ
イ中に広がり、多くの場合、同じ付近の多数のセルが故
障する。多数セル障害が発生すると、これらの障害は、
ワードライン障害（すなわち同一ワードライン・アドレ
スにあるセルの障害）、ビット（または列）ライン障害
（すなわち、同一ビットラインにあるセルの障害）、ま
たはこれらの両方の障害に分けられる。これらの多数セ
ル障害の原因は、変化する。したがって、メモリアレイ
は、欠陥セルを検出するために、広範囲にわたってテス
トされる。
【０００３】図１は、従来技術のワイド入力／出力（Ｉ
／Ｏ）１６Ｍｂ ＤＲＡＭチップの略図である。チップ
１００は、各サブアレイ１０６に２つのスペア列を与え
る、冗長ビットライン（ＲＢＬ）１０２，１０４を備え
ている。各サブアレイ１０６は、２n 本（ｎは代表的に
は、５〜８）のビットライン（ＢＬ）１０８と、１本以
上の冗長ビットライン（この例では２本）とを有してい
る。以下において用いられるように、ビットラインにつ
いての参照番号は、ラインの相補対に関係している。各
サブアレイ１０６は、サブアレイ・ブロック１１０の一
部である。すべてのサブアレイ・ブロック１１０は、集
合して全ＲＡＭアレイを形成する。したがって例えば、
１６Ｍｂ ＲＡＭは、各１Ｍｂの１６個のサブアレイ・
ブロック１１０を有している。ブロックのサイズ，サブ
アレイのサイズ、および１個のブロック１１０あたりの
サブアレイ１０６の数は、相互に依存し、性能および論
理目的に基づいて選択される。
／Ｏ）１６Ｍｂ ＤＲＡＭチップの略図である。チップ
１００は、各サブアレイ１０６に２つのスペア列を与え
る、冗長ビットライン（ＲＢＬ）１０２，１０４を備え
ている。各サブアレイ１０６は、２n 本（ｎは代表的に
は、５〜８）のビットライン（ＢＬ）１０８と、１本以
上の冗長ビットライン（この例では２本）とを有してい
る。以下において用いられるように、ビットラインにつ
いての参照番号は、ラインの相補対に関係している。各
サブアレイ１０６は、サブアレイ・ブロック１１０の一
部である。すべてのサブアレイ・ブロック１１０は、集
合して全ＲＡＭアレイを形成する。したがって例えば、
１６Ｍｂ ＲＡＭは、各１Ｍｂの１６個のサブアレイ・
ブロック１１０を有している。ブロックのサイズ，サブ
アレイのサイズ、および１個のブロック１１０あたりの
サブアレイ１０６の数は、相互に依存し、性能および論
理目的に基づいて選択される。
【０００４】１本のワードライン１１２が選択され、ハ
イにドライブされると、サブアレイ・ブロック１１０の
多数のビットがアクセスされる（読取られるか、または
書込まれる）。アクセスされたセルからのデータは、ビ
ットライン１０８と冗長ビットライン１０２，１０４と
に同時に与えられる。冗長デコーダがスペア列をアドレ
スするか否かを決定するのを可能にするのに十分な、所
定の最小遅延の後、各サブアレイ内で冗長ビットライン
１０２，１０４が選択される。各サブアレイにおいて、
選択されたビットライン１０８または冗長ビットライン
１０２，１０４は、ローカル・データライン（ＬＤＬ）
１１４に接続される。ＬＤＬ１１４は、マスタ・データ
ライン（ＭＤＬ）１１６に接続される。ＭＤＬ１１６
は、各サブアレイ・ブロック１１０内の対応するサブア
レイ１０６を接続する。データは、サブアレイ１０６と
ＭＤＬ１１６上のチップＩ／Ｏとの間を、転送される。
イにドライブされると、サブアレイ・ブロック１１０の
多数のビットがアクセスされる（読取られるか、または
書込まれる）。アクセスされたセルからのデータは、ビ
ットライン１０８と冗長ビットライン１０２，１０４と
に同時に与えられる。冗長デコーダがスペア列をアドレ
スするか否かを決定するのを可能にするのに十分な、所
定の最小遅延の後、各サブアレイ内で冗長ビットライン
１０２，１０４が選択される。各サブアレイにおいて、
選択されたビットライン１０８または冗長ビットライン
１０２，１０４は、ローカル・データライン（ＬＤＬ）
１１４に接続される。ＬＤＬ１１４は、マスタ・データ
ライン（ＭＤＬ）１１６に接続される。ＭＤＬ１１６
は、各サブアレイ・ブロック１１０内の対応するサブア
レイ１０６を接続する。データは、サブアレイ１０６と
ＭＤＬ１１６上のチップＩ／Ｏとの間を、転送される。
【０００５】図２は、サブアレイ１０６におけるビット
ライン１０８のトランジスタ・レベルの回路図である。
隣接するワードライン１１２，１１８に接続されたセル
１２０，１２２は、また、各ビットライン対の対向ライ
ン１２４，１２６に接続される。したがって、ワードラ
イン１１２の半分（例えば、偶数アドレスのワードライ
ン）が、ビットライン対の一方のライン１２４上のセル
１２０を選択する。残りの半分のワードライン１１８
（奇数アドレスのワードライン）は、ビットライン対の
他方のライン１２６上のセル１２２を選択する。各セル
の記憶キャパシタ（ＣS ）１２８，１３８は、代表的に
は、トレンチ・キャパシタまたはアレイ高密度のスタッ
ク構造である。各ビットライン１２４，１２６は、本質
的に同じキャパシタンス（ＣBL）を有している。
ライン１０８のトランジスタ・レベルの回路図である。
隣接するワードライン１１２，１１８に接続されたセル
１２０，１２２は、また、各ビットライン対の対向ライ
ン１２４，１２６に接続される。したがって、ワードラ
イン１１２の半分（例えば、偶数アドレスのワードライ
ン）が、ビットライン対の一方のライン１２４上のセル
１２０を選択する。残りの半分のワードライン１１８
（奇数アドレスのワードライン）は、ビットライン対の
他方のライン１２６上のセル１２２を選択する。各セル
の記憶キャパシタ（ＣS ）１２８，１３８は、代表的に
は、トレンチ・キャパシタまたはアレイ高密度のスタッ
ク構造である。各ビットライン１２４，１２６は、本質
的に同じキャパシタンス（ＣBL）を有している。
【０００６】技術上既知のように、ＦＥＴが通過させる
最大電圧は、そのゲート・ソース電圧（ＶGS）からＦＥ
Ｔのターンオン電圧すなわちスレショルド電圧（ＶT ）
を引いた電圧、すなわち記憶キャパシタ１２８，１３８
の電圧ＶS ＝ＶGS−ＶT である。ビットライン信号の大
きさは、ＣS ＊ＶS ／（ＣS ＋ＣBL）である。書込み中
に、ビットライン１２４，１２６（ＣBL）が電源電圧レ
ベルＶdd（またはＶHとも称される）にチャージされ
る、あるいはワードライン１１２，１１８がＶddであれ
ば、ＶS ＝Ｖdd−ＶT である。通常、セルを読取る前
に、ビットラインは、ある既知の電圧、例えばＶdd／２
にプリチャージされる。したがって、ビットライン信号
ＶSIG ＝ＣS （ＶS −Ｖdd／２）／（ＣS ＋ＣBL）であ
る。したがって、ビットライン信号ＶSIG を最大にする
には、ワードライン１１２，１１８を、書込み中に、典
型的には少なくともＶdd＋ＶT に昇圧し、ＶS ＝Ｖ
ddが、セルに書込まれるようにする。この昇圧レベル
は、ＶPPと呼ばれ、通常、オンチップで発生される。Ｖ
PP＝Ｖdd＋ＶT であれば、ＶSIG ＝±ＣS （Ｖdd／２）
／（ＣS ＋ＣBL）である。
最大電圧は、そのゲート・ソース電圧（ＶGS）からＦＥ
Ｔのターンオン電圧すなわちスレショルド電圧（ＶT ）
を引いた電圧、すなわち記憶キャパシタ１２８，１３８
の電圧ＶS ＝ＶGS−ＶT である。ビットライン信号の大
きさは、ＣS ＊ＶS ／（ＣS ＋ＣBL）である。書込み中
に、ビットライン１２４，１２６（ＣBL）が電源電圧レ
ベルＶdd（またはＶHとも称される）にチャージされ
る、あるいはワードライン１１２，１１８がＶddであれ
ば、ＶS ＝Ｖdd−ＶT である。通常、セルを読取る前
に、ビットラインは、ある既知の電圧、例えばＶdd／２
にプリチャージされる。したがって、ビットライン信号
ＶSIG ＝ＣS （ＶS −Ｖdd／２）／（ＣS ＋ＣBL）であ
る。したがって、ビットライン信号ＶSIG を最大にする
には、ワードライン１１２，１１８を、書込み中に、典
型的には少なくともＶdd＋ＶT に昇圧し、ＶS ＝Ｖ
ddが、セルに書込まれるようにする。この昇圧レベル
は、ＶPPと呼ばれ、通常、オンチップで発生される。Ｖ
PP＝Ｖdd＋ＶT であれば、ＶSIG ＝±ＣS （Ｖdd／２）
／（ＣS ＋ＣBL）である。
【０００７】図２の回路は、図３のタイミング図に従っ
て動作する。セルの記憶キャパシタ１２８，１３８をチ
ャージすることによって、“１”がセル１２０，１２２
に記憶される。セル１２０または１２２を選択する前
は、アレイは、その定常状態の待機またはプリチャージ
状態にある。ビットライン対１２４，１２６の電圧は、
Ｖdd／２にプルされ、等化トランジスタ１３４によって
等化される。これは、そのゲート１３２の等化信号ＥＱ
がハイになるからである。ワードライン（ＷＬ）１１
２，１１８および選択ライン（ＣＳＬ）１４６は、待機
中ローに保持される。従来技術のＲＡＭでは、簡単なリ
セット可能ラッチ回路（図示せず）によって、各ワード
ラインがローにクランプされる（ハイにドライブされな
ければ）。
て動作する。セルの記憶キャパシタ１２８，１３８をチ
ャージすることによって、“１”がセル１２０，１２２
に記憶される。セル１２０または１２２を選択する前
は、アレイは、その定常状態の待機またはプリチャージ
状態にある。ビットライン対１２４，１２６の電圧は、
Ｖdd／２にプルされ、等化トランジスタ１３４によって
等化される。これは、そのゲート１３２の等化信号ＥＱ
がハイになるからである。ワードライン（ＷＬ）１１
２，１１８および選択ライン（ＣＳＬ）１４６は、待機
中ローに保持される。従来技術のＲＡＭでは、簡単なリ
セット可能ラッチ回路（図示せず）によって、各ワード
ラインがローにクランプされる（ハイにドライブされな
ければ）。
【０００８】チップの行アドレス・ストローブ信号（Ｒ
ＡＳ）が入力されると、アレイの指示がアクセスされ
る。ＥＱがローにプルされ、ビットライン対を互いに分
離し、およびＶdd／２プリチャージ源から分離し、ビッ
トライン対の個々のラインをＶdd／２で浮動させる。選
択されたワードライン１１２（または１１８）は、ハイ
にドライブされる。選択されたワードライン１１２上の
各セル１２０において、セルのアクセス・ゲート１３０
がターンオンされ、アクセスされたセルの記憶キャパシ
タ１２８を、ビットライン対のライン１２４に接続す
る。したがって、記憶キャパシタ１２８とライン１２４
との間で電荷が転送されると、ＶSIG が発生される。ビ
ットライン対１２４，１２６の他方のライン１２６は、
そのプリチャージ電圧レベルＶdd／２に保持され、セン
スアンプ１４０の基準電圧として作用する。
ＡＳ）が入力されると、アレイの指示がアクセスされ
る。ＥＱがローにプルされ、ビットライン対を互いに分
離し、およびＶdd／２プリチャージ源から分離し、ビッ
トライン対の個々のラインをＶdd／２で浮動させる。選
択されたワードライン１１２（または１１８）は、ハイ
にドライブされる。選択されたワードライン１１２上の
各セル１２０において、セルのアクセス・ゲート１３０
がターンオンされ、アクセスされたセルの記憶キャパシ
タ１２８を、ビットライン対のライン１２４に接続す
る。したがって、記憶キャパシタ１２８とライン１２４
との間で電荷が転送されると、ＶSIG が発生される。ビ
ットライン対１２４，１２６の他方のライン１２６は、
そのプリチャージ電圧レベルＶdd／２に保持され、セン
スアンプ１４０の基準電圧として作用する。
【０００９】典型的に、ビットライン・キャパシタンス
は、記憶キャパシタ１２８よりも少なくとも１桁大き
い。したがって、ＶSIG は、通常、Ｖddよりも少なくと
も１桁小さい。ビットライン１２４と記憶キャパシタ１
２８との間の電荷転送を最大にするためには、ワードラ
イン１１２はＶPP≧Ｖdd＋ＶT に昇圧される。したがっ
て、対の一方のライン（１２４または１２６）は、Ｖdd
／２に保持され、他方のライン（１２６または１２４）
は、Ｖdd／２＋ＶSIG ＝（Ｖdd／２）（１±ＣS）／
（ＣS ＋ＣBL）にドライブされる。
は、記憶キャパシタ１２８よりも少なくとも１桁大き
い。したがって、ＶSIG は、通常、Ｖddよりも少なくと
も１桁小さい。ビットライン１２４と記憶キャパシタ１
２８との間の電荷転送を最大にするためには、ワードラ
イン１１２はＶPP≧Ｖdd＋ＶT に昇圧される。したがっ
て、対の一方のライン（１２４または１２６）は、Ｖdd
／２に保持され、他方のライン（１２６または１２４）
は、Ｖdd／２＋ＶSIG ＝（Ｖdd／２）（１±ＣS）／
（ＣS ＋ＣBL）にドライブされる。
【００１０】ＶSIG を発生させる、すなわちＶS をビッ
トラインに転送させるのに十分な遅延の後、センスアン
プ１４０がセットされる。センスアンプは、センスアン
プ・イネーブル（ＳＡＥ）ライン１４２をハイにドライ
ブし、その反転（ＳＡＥ* （＊は否定を意味する））ラ
イン１４４をローにプルすることによって、セットされ
る。ＶSIG は、センスアンプによってビットライン対１
２４，１２６上で増幅され、再ドライブされる。これ
は、セル１２０に記憶されたデータに基づいて、ビット
ライン１２４，１２６を、ハイ／ローまたはロー／ハイ
にする。ビットライン対の再ドライブと同時に、センス
アンプは、検出されたデータを、選択されたセル１２０
に書込む。すべてのビットライン１２４，１２６が再ド
ライブされると、列選択信号（ＣＳＬ）が立上り、列ｉ
に対する列デコーダをアクティベートする。したがっ
て、ＣＳＬ１４６をハイにドライブすることは、選択さ
れた列ｉのビットライン対１２４，１２６を、パスゲー
ト１５２，１５４を経て、ＬＤＬ１４８，１５０に接続
することによって、各アクセスされたサブアレイ１０６
における列ｉを選択する。
トラインに転送させるのに十分な遅延の後、センスアン
プ１４０がセットされる。センスアンプは、センスアン
プ・イネーブル（ＳＡＥ）ライン１４２をハイにドライ
ブし、その反転（ＳＡＥ* （＊は否定を意味する））ラ
イン１４４をローにプルすることによって、セットされ
る。ＶSIG は、センスアンプによってビットライン対１
２４，１２６上で増幅され、再ドライブされる。これ
は、セル１２０に記憶されたデータに基づいて、ビット
ライン１２４，１２６を、ハイ／ローまたはロー／ハイ
にする。ビットライン対の再ドライブと同時に、センス
アンプは、検出されたデータを、選択されたセル１２０
に書込む。すべてのビットライン１２４，１２６が再ド
ライブされると、列選択信号（ＣＳＬ）が立上り、列ｉ
に対する列デコーダをアクティベートする。したがっ
て、ＣＳＬ１４６をハイにドライブすることは、選択さ
れた列ｉのビットライン対１２４，１２６を、パスゲー
ト１５２，１５４を経て、ＬＤＬ１４８，１５０に接続
することによって、各アクセスされたサブアレイ１０６
における列ｉを選択する。
【００１１】セル障害の１つの原因は、不適切な（セ
ル）信号マージンに起因する。初期の製造テストの際に
は、理想的な動作状態で、すべてのセルが良好であると
考えられる。しかし、いくつかのセルを書込むとき、す
べての電荷を蓄積できず、また保持することができず
（ウィーク（ｗｅａｋ）“１”として知られている）、
またはＣS を完全にディスチャージできない（ウィーク
（ｗｅａｋ）“０”として知られている）。理想的な動
作状態以外では、これらのセルは、セルに書込まれたデ
ータを一様に反映させることはできない。このような障
害セルは、テスト状態のもとでは許容できると思われる
が、システム・メモリに用いられる場合には、セルは断
続的に故障するかもしれない。したがって、テスト中に
このようなセル（限界の記憶データレベルを有する）を
識別することが重要である。
ル）信号マージンに起因する。初期の製造テストの際に
は、理想的な動作状態で、すべてのセルが良好であると
考えられる。しかし、いくつかのセルを書込むとき、す
べての電荷を蓄積できず、また保持することができず
（ウィーク（ｗｅａｋ）“１”として知られている）、
またはＣS を完全にディスチャージできない（ウィーク
（ｗｅａｋ）“０”として知られている）。理想的な動
作状態以外では、これらのセルは、セルに書込まれたデ
ータを一様に反映させることはできない。このような障
害セルは、テスト状態のもとでは許容できると思われる
が、システム・メモリに用いられる場合には、セルは断
続的に故障するかもしれない。したがって、テスト中に
このようなセル（限界の記憶データレベルを有する）を
識別することが重要である。
【００１２】図４は、従来技術の手法でセル信号マージ
ンをテストすることのできる、ビットライン対１２４，
１２６を示す。この従来技術によるテストでは、ビット
ライン・プリチャージ電圧ＶPRE が変更される。通常、
図２について説明したように、ΦEQ１３２は、復元中は
ハイであり、検出中はローである。プリチャージＦＥＴ
１５６，１５８は、ＶPRE とビットライン１２６，１２
４との間に、それぞれ接続される。通常の動作状態のも
とでは、ＶPRE はＶdd／２に設定される。しかし、テス
ト中は、ＶPRE は意図的に変更されて、ＶSIG を低下さ
せ、センスアンプの基準電圧を変化させる。ＶPRE はＶ
dd／２から変更されるので、ＶSIG ＝ＣS （ＶS −Ｖ
PRE ）／（ＣS ＋ＣBL）となる。したがって、例えば、
ＶPRE がＶdd／２より小さくなれば、ＶPRE と０Ｖとの
間の差は減少し、その結果０データ信号が減少する。
ンをテストすることのできる、ビットライン対１２４，
１２６を示す。この従来技術によるテストでは、ビット
ライン・プリチャージ電圧ＶPRE が変更される。通常、
図２について説明したように、ΦEQ１３２は、復元中は
ハイであり、検出中はローである。プリチャージＦＥＴ
１５６，１５８は、ＶPRE とビットライン１２６，１２
４との間に、それぞれ接続される。通常の動作状態のも
とでは、ＶPRE はＶdd／２に設定される。しかし、テス
ト中は、ＶPRE は意図的に変更されて、ＶSIG を低下さ
せ、センスアンプの基準電圧を変化させる。ＶPRE はＶ
dd／２から変更されるので、ＶSIG ＝ＣS （ＶS −Ｖ
PRE ）／（ＣS ＋ＣBL）となる。したがって、例えば、
ＶPRE がＶdd／２より小さくなれば、ＶPRE と０Ｖとの
間の差は減少し、その結果０データ信号が減少する。
【００１３】しかし、ＶPRE の増大または減少は、信号
マージンとは無関係に、センスアンプ１４０に影響を与
える。例えばＶPRE ＜ＶTNならば、ＳＡＥがハイにドラ
イバされて、センスアンプをセットするとき、センスア
ンプの交差接続ＮＦＥＴのいずれも、ターンオンできな
い。したがって、検出は、かなり低速の交差接続ＰＦＥ
Ｔによって行われる。従来技術のＲＡＭで、センスアン
プが正しく動作するようにするには、ＶPRE はＶTNより
小さくなるように減少してはならない。さらに、ＶSIG
はＶPRE に依存するので、Ｖdd／２からかなり変化する
ＶPRE は、ＶSI G が発生するに要する時間を変更する。
この時間の変更は、テスト障害が、不十分な信号マージ
ンによる、したがって実際に生じているのか、あるい
は、信号発生のための適切な時間を許容しないことの結
果、したがって誤りエラーによるのかを決定することを
困難にする。
マージンとは無関係に、センスアンプ１４０に影響を与
える。例えばＶPRE ＜ＶTNならば、ＳＡＥがハイにドラ
イバされて、センスアンプをセットするとき、センスア
ンプの交差接続ＮＦＥＴのいずれも、ターンオンできな
い。したがって、検出は、かなり低速の交差接続ＰＦＥ
Ｔによって行われる。従来技術のＲＡＭで、センスアン
プが正しく動作するようにするには、ＶPRE はＶTNより
小さくなるように減少してはならない。さらに、ＶSIG
はＶPRE に依存するので、Ｖdd／２からかなり変化する
ＶPRE は、ＶSI G が発生するに要する時間を変更する。
この時間の変更は、テスト障害が、不十分な信号マージ
ンによる、したがって実際に生じているのか、あるい
は、信号発生のための適切な時間を許容しないことの結
果、したがって誤りエラーによるのかを決定することを
困難にする。
【００１４】他の従来技術の信号マージンステス方式
は、基準セルまたは特定のテスト回路についての追加の
チップ・スペースを必要とした。
は、基準セルまたは特定のテスト回路についての追加の
チップ・スペースを必要とした。
【００１５】
【発明が解決しようとする課題】本発明の目的は、半導
体メモリのテスト時間を減少させることにある。
体メモリのテスト時間を減少させることにある。
【００１６】本発明の他の目的は、半導体メモリのテス
トを簡略にすることにある。
トを簡略にすることにある。
【００１７】本発明のさらに他の目的は、障害半導体メ
モリチップの識別に必要な時間を減少させることにあ
る。
モリチップの識別に必要な時間を減少させることにあ
る。
【００１８】本発明のさらに他の目的は、初期の半導体
メモリチップ・テスト・スクリーニングを簡略にするこ
とにある。
メモリチップ・テスト・スクリーニングを簡略にするこ
とにある。
【００１９】本発明のさらに他の目的は、ＲＡＭ信号テ
ストの精度を増大させることにある。
ストの精度を増大させることにある。
【００２０】本発明のさらに他の目的は、信号テスト用
のＲＡＭチップ領域を減少させることにある。
のＲＡＭチップ領域を減少させることにある。
【００２１】本発明のさらに他の目的は、ＲＡＭセル信
号マージン・テスト中のテスト誘導ノイズを減少させる
ことにある。
号マージン・テスト中のテスト誘導ノイズを減少させる
ことにある。
【００２２】
【課題を解決するための手段】本発明の好適な実施例で
は、制御回路は、等化電圧を用いて、センスアンプをデ
ィスエーブルする。したがって、セル信号マージンを、
新しい方法でテストすることができる。従来技術による
信号マージン・テストにおけるように、センスアンプの
基準電圧を変更する代わりに、セル信号ＶS を変更する
ことによって、セル信号マージンをテストする。ハイお
よびローの信号マージンの両方を決定するために、ＶS
は選ぶことができる。ビットライン対を、１対の高抵抗
パスゲートを経て、センスアンプに接続する。検出中、
高抵抗パスゲートは、ビットライン対に蓄積された電荷
と共に、センスアンプに対する高抵抗受動負荷として作
用する。制御回路は、等化電圧、または、センスアンプ
およびアクティブ・センスアンプ負荷にセット電圧の選
択的な送出に一致させて、ビットライン等化を選択的に
スイッチ・オンおよびオフする。さらに、センスアンプ
がセットされた後、センスアンプは、低抵抗列選択パス
ゲートを経て、ＬＤＬに選択的に接続される。したがっ
て、センスアンプは、接続されたＬＤＬ対の一方を急速
にディスチャージし、他方、ビットライン電圧は実質的
に未変化のままである。したがって、データはセンスア
ンプから第２のセンスアンプおよびオフチップへ送られ
る。データがＬＤＬに送られた後、制御回路はアクティ
ブ・センスアンプ負荷をイネーブルして、センスアンプ
のハイ側を、フルアップ・レベルへプルする。
は、制御回路は、等化電圧を用いて、センスアンプをデ
ィスエーブルする。したがって、セル信号マージンを、
新しい方法でテストすることができる。従来技術による
信号マージン・テストにおけるように、センスアンプの
基準電圧を変更する代わりに、セル信号ＶS を変更する
ことによって、セル信号マージンをテストする。ハイお
よびローの信号マージンの両方を決定するために、ＶS
は選ぶことができる。ビットライン対を、１対の高抵抗
パスゲートを経て、センスアンプに接続する。検出中、
高抵抗パスゲートは、ビットライン対に蓄積された電荷
と共に、センスアンプに対する高抵抗受動負荷として作
用する。制御回路は、等化電圧、または、センスアンプ
およびアクティブ・センスアンプ負荷にセット電圧の選
択的な送出に一致させて、ビットライン等化を選択的に
スイッチ・オンおよびオフする。さらに、センスアンプ
がセットされた後、センスアンプは、低抵抗列選択パス
ゲートを経て、ＬＤＬに選択的に接続される。したがっ
て、センスアンプは、接続されたＬＤＬ対の一方を急速
にディスチャージし、他方、ビットライン電圧は実質的
に未変化のままである。したがって、データはセンスア
ンプから第２のセンスアンプおよびオフチップへ送られ
る。データがＬＤＬに送られた後、制御回路はアクティ
ブ・センスアンプ負荷をイネーブルして、センスアンプ
のハイ側を、フルアップ・レベルへプルする。
【００２３】好適な実施例であるダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）は、行および列に配
列されたメモリセル・アレイと、行アドレスに応答する
前記各行におけるワードラインと、前記各列における１
対の相補ビットラインとを有している。このＤＲＡＭ
は、さらに、検出イネーブルと前記相補ビットラインの
対との間に接続された、前記列におけるセンスアンプ
と、前記相補ビットラインの各対に接続され、かつ、前
記相補ビットラインの対と基準電圧との間に接続された
ビットライン・プリチャージと、前記センスアンプをデ
ィスエーブルに選択的に保持し、テスト制御信号に応じ
て前記ビットライン対をプリチャージ状態に選択的に保
持するテスト制御回路とを備えている。センスアンプ
は、前記センスアンプと負荷イネーブルとの間に接続さ
れたアクティブ・センスアンプ負荷によってラッチされ
る。前記テスト制御回路は、前記テスト制御信号に応じ
て、前記アクティブ・センスアンプ負荷をディスエーブ
ルに選択的に保持する手段を含んでいる。
ム・アクセス・メモリ（ＤＲＡＭ）は、行および列に配
列されたメモリセル・アレイと、行アドレスに応答する
前記各行におけるワードラインと、前記各列における１
対の相補ビットラインとを有している。このＤＲＡＭ
は、さらに、検出イネーブルと前記相補ビットラインの
対との間に接続された、前記列におけるセンスアンプ
と、前記相補ビットラインの各対に接続され、かつ、前
記相補ビットラインの対と基準電圧との間に接続された
ビットライン・プリチャージと、前記センスアンプをデ
ィスエーブルに選択的に保持し、テスト制御信号に応じ
て前記ビットライン対をプリチャージ状態に選択的に保
持するテスト制御回路とを備えている。センスアンプ
は、前記センスアンプと負荷イネーブルとの間に接続さ
れたアクティブ・センスアンプ負荷によってラッチされ
る。前記テスト制御回路は、前記テスト制御信号に応じ
て、前記アクティブ・センスアンプ負荷をディスエーブ
ルに選択的に保持する手段を含んでいる。
【００２４】前記テスト制御信号が第１の状態にあると
き、前記テスト制御回路は、第１のタイミング信号に応
じて、前記ビットライン・プリチャージをディスエーブ
ルし、第２のタイミング信号に応じて、前記センスアン
プと前記アクティブ・センスアンプ負荷とをイネーブル
する。前記ビットラインは、前記プリチャージ状態に保
持され、および前記センスアンプと前記アクティブ・セ
ンスアンプ負荷は、前記テスト制御信号が第２の状態に
あるとき、ディスエーブルに保持される。センスアンプ
・イネーブルおよび負荷イネーブルを前記基準電圧に保
持することによって、前記センスアンプと前記アクティ
ブ・センスアンプ負荷とは、ディスエーブルされる。
き、前記テスト制御回路は、第１のタイミング信号に応
じて、前記ビットライン・プリチャージをディスエーブ
ルし、第２のタイミング信号に応じて、前記センスアン
プと前記アクティブ・センスアンプ負荷とをイネーブル
する。前記ビットラインは、前記プリチャージ状態に保
持され、および前記センスアンプと前記アクティブ・セ
ンスアンプ負荷は、前記テスト制御信号が第２の状態に
あるとき、ディスエーブルに保持される。センスアンプ
・イネーブルおよび負荷イネーブルを前記基準電圧に保
持することによって、前記センスアンプと前記アクティ
ブ・センスアンプ負荷とは、ディスエーブルされる。
【００２５】
【発明の実施の形態】本発明の好適な実施例では、ビッ
トライン対は、１対の高抵抗パスゲートを経て、センス
アンプに接続されている。検出中、高抵抗パスゲート
は、センスアンプ用の高抵抗受動負荷として効果的に、
ビットライン対に蓄積された電荷と共に作用する。制御
回路は、等化電圧、またはセンスアンプをイネーブルす
るセット電圧の選択的な送出に一致させて、ビットライ
ン等化をオン，オフに選択的に切り換える。さらに、セ
ンスアンプがセットされた後、センスアンプはＬＤＬに
選択的に接続される。ＬＤＬは、低抵抗列選択パスゲー
トによって、Ｖddにプリチャージされる。列選択パスゲ
ート（ＮＦＥＴである）は、ＬＤＬがＶddにプリチャー
ジされても、アクティブ・センスアンプ負荷をセットす
る前に、ＬＤＬへのデータの通過を可能にする。ＮＦＥ
Ｔのしきい値は、ＬＤＬへのＶddプリチャージが、検出
データを破壊するのを防止する。センスアンプは、接続
されたＬＤＬ対の一方を急速に放電し、ビットライン電
圧は本質的に変化しないように保持される。したがっ
て、データは、センスアンプから第２のセンスアンプお
よびオフチップへ送られる。ＬＤＬにデータが送られた
後、制御回路は、アクティブ・センスアンプ負荷がセン
スアンプのハイ側をフルアップ・レベルにプルすること
を可能にする。最後に、高抵抗パスゲートのゲート電圧
を増加させ、それらの選択抵抗を減少させて、検出デー
タをアレイに書込む。
トライン対は、１対の高抵抗パスゲートを経て、センス
アンプに接続されている。検出中、高抵抗パスゲート
は、センスアンプ用の高抵抗受動負荷として効果的に、
ビットライン対に蓄積された電荷と共に作用する。制御
回路は、等化電圧、またはセンスアンプをイネーブルす
るセット電圧の選択的な送出に一致させて、ビットライ
ン等化をオン，オフに選択的に切り換える。さらに、セ
ンスアンプがセットされた後、センスアンプはＬＤＬに
選択的に接続される。ＬＤＬは、低抵抗列選択パスゲー
トによって、Ｖddにプリチャージされる。列選択パスゲ
ート（ＮＦＥＴである）は、ＬＤＬがＶddにプリチャー
ジされても、アクティブ・センスアンプ負荷をセットす
る前に、ＬＤＬへのデータの通過を可能にする。ＮＦＥ
Ｔのしきい値は、ＬＤＬへのＶddプリチャージが、検出
データを破壊するのを防止する。センスアンプは、接続
されたＬＤＬ対の一方を急速に放電し、ビットライン電
圧は本質的に変化しないように保持される。したがっ
て、データは、センスアンプから第２のセンスアンプお
よびオフチップへ送られる。ＬＤＬにデータが送られた
後、制御回路は、アクティブ・センスアンプ負荷がセン
スアンプのハイ側をフルアップ・レベルにプルすること
を可能にする。最後に、高抵抗パスゲートのゲート電圧
を増加させ、それらの選択抵抗を減少させて、検出デー
タをアレイに書込む。
【００２６】さらに、等化電圧は、制御回路により与え
られ、センスアンプをディスエーブルするので、セル信
号マージンを、新しい方法でテストすることができる。
従来技術の信号マージン・テストのように、センスアン
プの基準電圧を変更する代わりに、セル信号マージンが
セルに書込まれた信号を変更することによって、セル信
号マージンがテストされる。ＶS は選択されて、ハイ信
号マージンおよびロー信号マージンを決定することがで
きる。図５は、２ビットライン対によって共用されるセ
ンスアンプを有するアレイ交差部を示し、図６は本発明
による制御論理回路の図である。各センスアンプを、１
つのビットライン対、または本発明の趣旨より逸脱する
ことなく、２つ以上のビットライン対に接続することも
意図している。図７は、図５のセンスアンプと、列スイ
ッチと、マルチプレクサとのブロック図である。
られ、センスアンプをディスエーブルするので、セル信
号マージンを、新しい方法でテストすることができる。
従来技術の信号マージン・テストのように、センスアン
プの基準電圧を変更する代わりに、セル信号マージンが
セルに書込まれた信号を変更することによって、セル信
号マージンがテストされる。ＶS は選択されて、ハイ信
号マージンおよびロー信号マージンを決定することがで
きる。図５は、２ビットライン対によって共用されるセ
ンスアンプを有するアレイ交差部を示し、図６は本発明
による制御論理回路の図である。各センスアンプを、１
つのビットライン対、または本発明の趣旨より逸脱する
ことなく、２つ以上のビットライン対に接続することも
意図している。図７は、図５のセンスアンプと、列スイ
ッチと、マルチプレクサとのブロック図である。
【００２７】図５は、２つのビットライン対、すなわち
右側ビットライン対と左側ビットライン対によって共用
されるセンスアンプ１６６を示している。便宜上、これ
らのビットライン対と、各対のエレメントには、Ｌおよ
びＲを付す。したがって、左側ビットライン対における
セルは１６０Ｌと表示され、右側ビットライン対におけ
るセルは１６０Ｒと表示される。各ビットライン対は、
復元ライン１６３Ｌ，１６３Ｒによってゲートされる、
等化回路１６２Ｌ，１６２Ｒを有している。これら等化
回路は、ほぼ前述したように動作する。さらに、この共
用センスアンプ構造においては、各ビットライン対は、
１対の高抵抗パスゲート１６４Ｌまたは１６４Ｒによっ
て、センスアンプに接続される。高抵抗パスゲートは、
マルチプレクサ（ＭＵＸ）の半分を構成している。各対
は、以降、半マルチプレクサ１６４Ｌ，１６４Ｒと称す
る。マルチプレクサ１６４（１６４Ｌと１６４Ｒとの組
合せ）は、それぞれ選択ライン１６５Ｌ，１６５Ｒによ
って制御され、選択されたビットライン対をセンスアン
プ１６６に選択的に接続する。センスアンプ１６６は、
１対の交差接続ＮＦＥＴ１６８，１７０であり、図６の
制御回路１８５からのΦN によってイネーブルされる。
ΦN は、ＮＦＥＴ１６８，１７０のソースに接続され
る。センスアンプ１６６の出力は、センスアンプの出力
対ＢＬ，ＢＬ*で、マルチプレクサ１６４に接続され
る。
右側ビットライン対と左側ビットライン対によって共用
されるセンスアンプ１６６を示している。便宜上、これ
らのビットライン対と、各対のエレメントには、Ｌおよ
びＲを付す。したがって、左側ビットライン対における
セルは１６０Ｌと表示され、右側ビットライン対におけ
るセルは１６０Ｒと表示される。各ビットライン対は、
復元ライン１６３Ｌ，１６３Ｒによってゲートされる、
等化回路１６２Ｌ，１６２Ｒを有している。これら等化
回路は、ほぼ前述したように動作する。さらに、この共
用センスアンプ構造においては、各ビットライン対は、
１対の高抵抗パスゲート１６４Ｌまたは１６４Ｒによっ
て、センスアンプに接続される。高抵抗パスゲートは、
マルチプレクサ（ＭＵＸ）の半分を構成している。各対
は、以降、半マルチプレクサ１６４Ｌ，１６４Ｒと称す
る。マルチプレクサ１６４（１６４Ｌと１６４Ｒとの組
合せ）は、それぞれ選択ライン１６５Ｌ，１６５Ｒによ
って制御され、選択されたビットライン対をセンスアン
プ１６６に選択的に接続する。センスアンプ１６６は、
１対の交差接続ＮＦＥＴ１６８，１７０であり、図６の
制御回路１８５からのΦN によってイネーブルされる。
ΦN は、ＮＦＥＴ１６８，１７０のソースに接続され
る。センスアンプ１６６の出力は、センスアンプの出力
対ＢＬ，ＢＬ*で、マルチプレクサ１６４に接続され
る。
【００２８】センスアンプは、ＢＬ，ＢＬ* でのキャパ
シタンスを最小にするように構成され、読取り中に、図
７にＩSIG と付された矢印で示されるマルチプレクサの
方向に、ビットライン対は、低ＲＣを見込む。対照的
に、図７に、ＩSAと付された矢印で示されるマルチプレ
クサの方向に、センスアンプ１６６は、高ＲＣを見込
む。したがって、センスアンプが、半マルチプレクサ１
６４Ｌ，１６４Ｒを経て、ビットライン対に接続される
と、ビットライン対上の信号は、実質的に影響を受ける
ことなく、センスアンプに送られる。センスアンプ１６
６がセットされると、マルチプレクサのパスゲートは、
センスアンプの負荷抵抗として作用し、ビットライン対
上の電圧は、実質的に影響を受けることなく保持され
る。
シタンスを最小にするように構成され、読取り中に、図
７にＩSIG と付された矢印で示されるマルチプレクサの
方向に、ビットライン対は、低ＲＣを見込む。対照的
に、図７に、ＩSAと付された矢印で示されるマルチプレ
クサの方向に、センスアンプ１６６は、高ＲＣを見込
む。したがって、センスアンプが、半マルチプレクサ１
６４Ｌ，１６４Ｒを経て、ビットライン対に接続される
と、ビットライン対上の信号は、実質的に影響を受ける
ことなく、センスアンプに送られる。センスアンプ１６
６がセットされると、マルチプレクサのパスゲートは、
センスアンプの負荷抵抗として作用し、ビットライン対
上の電圧は、実質的に影響を受けることなく保持され
る。
【００２９】センスアンプからのデータは、列スイッチ
１７６に与えられる。この列スイッチは、１対の低抵抗
ＮＦＥＴパスゲート１７８，１８０である。列スイッチ
１７６は、ＢＬ，ＢＬ* でのセンスアンプ１６６の出力
を、ＣＳＬi １８６がハイのとき、ローカル・データラ
イン（ＬＤＬ）に接続する。これらの列スイッチのパス
ゲート１７８，１８０は、半マルチプレクサ１６４Ｌ，
１６４Ｒのパスゲートよりもかなり低いオン抵抗を有し
ている。したがって、セットされたセンスアンプ１６６
が、列スイッチ１７６を経て、ＬＤＬに接続されると、
半マルチプレクサ１６４Ｌ，１６４Ｒが選択された状態
に保持され、選択された半マルチプレクサを電流が流れ
続けたとしても、センスアンプ１６６を流れる基本電流
は、ＬＤＬからのＩLDL である。列スイッチ１７６は１
対のＮＦＥＴであるので、（Ｖddに）チャージされたＬ
ＤＬキャパシタンスを、センスアンプに結合することを
潜在的に妨げることは、本質的に排除される。ＮＦＥＴ
パスゲートは、ＮＦＥＴしきい値電圧の故に、通常はこ
のような結合において誘導されるノイズを効果的に減衰
させる。したがって、前記の潜在的な妨げは排除され
る。ＬＤＬ１８２，１８４は、ＭＤＬを経て、普通のセ
ンスアンプ（図示せず）に接続される。この第２のセン
スアンプは、本発明によって与えられる利点を開発し
て、センスアンプ１６６がＬＤＬ１８２，１８４に十分
な信号を送るとすぐに、センスアンプ１６６を増幅する
ことによって性能を改善する。
１７６に与えられる。この列スイッチは、１対の低抵抗
ＮＦＥＴパスゲート１７８，１８０である。列スイッチ
１７６は、ＢＬ，ＢＬ* でのセンスアンプ１６６の出力
を、ＣＳＬi １８６がハイのとき、ローカル・データラ
イン（ＬＤＬ）に接続する。これらの列スイッチのパス
ゲート１７８，１８０は、半マルチプレクサ１６４Ｌ，
１６４Ｒのパスゲートよりもかなり低いオン抵抗を有し
ている。したがって、セットされたセンスアンプ１６６
が、列スイッチ１７６を経て、ＬＤＬに接続されると、
半マルチプレクサ１６４Ｌ，１６４Ｒが選択された状態
に保持され、選択された半マルチプレクサを電流が流れ
続けたとしても、センスアンプ１６６を流れる基本電流
は、ＬＤＬからのＩLDL である。列スイッチ１７６は１
対のＮＦＥＴであるので、（Ｖddに）チャージされたＬ
ＤＬキャパシタンスを、センスアンプに結合することを
潜在的に妨げることは、本質的に排除される。ＮＦＥＴ
パスゲートは、ＮＦＥＴしきい値電圧の故に、通常はこ
のような結合において誘導されるノイズを効果的に減衰
させる。したがって、前記の潜在的な妨げは排除され
る。ＬＤＬ１８２，１８４は、ＭＤＬを経て、普通のセ
ンスアンプ（図示せず）に接続される。この第２のセン
スアンプは、本発明によって与えられる利点を開発し
て、センスアンプ１６６がＬＤＬ１８２，１８４に十分
な信号を送るとすぐに、センスアンプ１６６を増幅する
ことによって性能を改善する。
【００３０】データがＬＤＬに送られた後、アクティブ
・センスアンプ負荷、すなわちセンスアンプ１６６の出
力対ＢＬ，ＢＬ* に接続された１対の交差接続ＰＦＥＴ
１７２，１７４は、検出されたデータをラッチし、Ｖdd
フルアップ・レベルを与え、通常の書込み中に増大させ
る。ΦP 、すなわち制御回路１８５からイネーブルされ
たアクティブ・センスアンプの負荷は、交差接続ＰＦＥ
Ｔ１７２，１７４のソースに接続される。
・センスアンプ負荷、すなわちセンスアンプ１６６の出
力対ＢＬ，ＢＬ* に接続された１対の交差接続ＰＦＥＴ
１７２，１７４は、検出されたデータをラッチし、Ｖdd
フルアップ・レベルを与え、通常の書込み中に増大させ
る。ΦP 、すなわち制御回路１８５からイネーブルされ
たアクティブ・センスアンプの負荷は、交差接続ＰＦＥ
Ｔ１７２，１７４のソースに接続される。
【００３１】Ｆｕｊｉｓｈｉｍａらの米国特許第５，２
６７，２１４号明細書“Ｓｈａｒｅｄ−Ｓｅｎｓｅ Ａ
ｍｐ Ｃｏｎｔｒｏｌ ｓｉｇｎａｌ Ｇｅｎｅｒａｔ
ｉｎｇ Ｃｉｒｃｕｉｔ ｉｎ Ｄｙｎａｍｉｃ Ｔｙ
ｐｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄ
ｅｖｉｃｅ ａｎｄ Ｏｐｅｒａｔｉｎｇ Ｍｅｔｈｏ
ｄ Ｔｈｅｒｅｆｏｒ”に開示されているような従来技
術のＤＲＡＭ検出方法とは異なり、これら２つの交差接
続ＰＦＥＴは、センスアンプの一部ではない。Ｆｕｊｉ
ｓｈｉｍａの特許は、ビットラインが低抵抗パスゲート
によってセンスアンプに接続されるＲＡＭを教示してい
る。Ｆｕｊｉｓｈｉｍａのパスゲートの低抵抗は、次の
ような場合にさらに減少する。すなわち、センスアンプ
のＮＦＥＴの半分をイネーブルしてセットした後、ビッ
トライン・パスゲートへのドライブは、センスアンプの
ＰＦＥＴ部分のイネーブルと一致して、Ｖddよりも昇圧
されるときである。この時点で、センスアンプは、全電
圧レベルをビットライン対にドライブする。Ｆｕｊｉｓ
ｈｉｍａのセンスアンプのこのＰＦＥＴの半分をセット
した後のみ、列選択パスゲートが開き、ドライブされた
オフチップからのデータを遅延させる。
６７，２１４号明細書“Ｓｈａｒｅｄ−Ｓｅｎｓｅ Ａ
ｍｐ Ｃｏｎｔｒｏｌ ｓｉｇｎａｌ Ｇｅｎｅｒａｔ
ｉｎｇ Ｃｉｒｃｕｉｔ ｉｎ Ｄｙｎａｍｉｃ Ｔｙ
ｐｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄ
ｅｖｉｃｅ ａｎｄ Ｏｐｅｒａｔｉｎｇ Ｍｅｔｈｏ
ｄ Ｔｈｅｒｅｆｏｒ”に開示されているような従来技
術のＤＲＡＭ検出方法とは異なり、これら２つの交差接
続ＰＦＥＴは、センスアンプの一部ではない。Ｆｕｊｉ
ｓｈｉｍａの特許は、ビットラインが低抵抗パスゲート
によってセンスアンプに接続されるＲＡＭを教示してい
る。Ｆｕｊｉｓｈｉｍａのパスゲートの低抵抗は、次の
ような場合にさらに減少する。すなわち、センスアンプ
のＮＦＥＴの半分をイネーブルしてセットした後、ビッ
トライン・パスゲートへのドライブは、センスアンプの
ＰＦＥＴ部分のイネーブルと一致して、Ｖddよりも昇圧
されるときである。この時点で、センスアンプは、全電
圧レベルをビットライン対にドライブする。Ｆｕｊｉｓ
ｈｉｍａのセンスアンプのこのＰＦＥＴの半分をセット
した後のみ、列選択パスゲートが開き、ドライブされた
オフチップからのデータを遅延させる。
【００３２】対照的に、本発明によれば、このアクティ
ブ負荷をセットする前に、データはオフチップを通過し
ている。さらに、データをオフチップに転送する前に、
全電圧レベルにビットライン対をディスチャージまたは
チャージするのに、アクセス時間は延長されなかった。
代わりに、ビットライン対は、データをオフチップを経
て待機ユーザに送った後、そしてＰＦＥＴ負荷１７２，
１７４がセットされた後に、ビットライン対は全レベル
にドライブされる。
ブ負荷をセットする前に、データはオフチップを通過し
ている。さらに、データをオフチップに転送する前に、
全電圧レベルにビットライン対をディスチャージまたは
チャージするのに、アクセス時間は延長されなかった。
代わりに、ビットライン対は、データをオフチップを経
て待機ユーザに送った後、そしてＰＦＥＴ負荷１７２，
１７４がセットされた後に、ビットライン対は全レベル
にドライブされる。
【００３３】本発明の好適な実施例によれば、ブロック
の最初のビットが読取られた後、マルチプレクサ選択ラ
インがＶddより大きく昇圧され、センスアンプ１６６お
よびアクティブ・センスアンプ負荷から、ビットライン
対に全レベルをゲートする。マルチプレクサ制御がＶdd
より大きく昇圧され、ほぼ全てのセンスアンプ電流ＩSA
は、ビットライン対へ、またはビットライン対から送ら
れる。
の最初のビットが読取られた後、マルチプレクサ選択ラ
インがＶddより大きく昇圧され、センスアンプ１６６お
よびアクティブ・センスアンプ負荷から、ビットライン
対に全レベルをゲートする。マルチプレクサ制御がＶdd
より大きく昇圧され、ほぼ全てのセンスアンプ電流ＩSA
は、ビットライン対へ、またはビットライン対から送ら
れる。
【００３４】図６の特定の制御回路１８５は、アレイ
と、センスアンプと、アクティブ・センスアンプ負荷と
に対して、通常制御と固有テスト制御とを与える。制御
回路１８５の入力、すなわちテスト制御信号ＴSIG は、
通常はハイに保持され、テスト中のみローにドライブさ
れる。信号ＴSIG は、ＮＡＮＤゲート１９０でΦSAとＮ
ＡＮＤがとられ、センスアンプ・イネーブルＳＡＥ* を
生成する。ＳＡＥ* は、ＮＦＥＴ１９２，１９４のゲー
トに直接供給される。これらＮＦＥＴは、ＶPREとΦP
との間、およびＶPRE とΦN との間にそれぞれ接続され
ている。したがって、ＳＡＥ* の状態は、センスアンプ
のイネーブル／ディスエーブル・フェーズΦN と、アク
ティブ・センスアンプ負荷のイネーブル／ディスエーブ
ル・フェーズΦP とのレベルを選択する。ＳＡＥ* は、
インバータ１９６への入力である。インバータ１９６の
出力、すなわちＳＡＥは、ＮＦＥＴ１９８のゲートに供
給される。ＮＦＥＴ１９８は、ΦN とグランドとの間に
接続されている。また、ＳＡＥ* は、遅延回路２００の
入力であり、遅延回路２００の出力は、ＰＦＥＴ２０２
のゲートに接続されている。ＰＦＥＴ２０２は、Ｖddと
ΦP との間に接続され、交差接続ＰＦＥＴ１７２，１７
４に対し、Ｖddへの対応パスを与える。
と、センスアンプと、アクティブ・センスアンプ負荷と
に対して、通常制御と固有テスト制御とを与える。制御
回路１８５の入力、すなわちテスト制御信号ＴSIG は、
通常はハイに保持され、テスト中のみローにドライブさ
れる。信号ＴSIG は、ＮＡＮＤゲート１９０でΦSAとＮ
ＡＮＤがとられ、センスアンプ・イネーブルＳＡＥ* を
生成する。ＳＡＥ* は、ＮＦＥＴ１９２，１９４のゲー
トに直接供給される。これらＮＦＥＴは、ＶPREとΦP
との間、およびＶPRE とΦN との間にそれぞれ接続され
ている。したがって、ＳＡＥ* の状態は、センスアンプ
のイネーブル／ディスエーブル・フェーズΦN と、アク
ティブ・センスアンプ負荷のイネーブル／ディスエーブ
ル・フェーズΦP とのレベルを選択する。ＳＡＥ* は、
インバータ１９６への入力である。インバータ１９６の
出力、すなわちＳＡＥは、ＮＦＥＴ１９８のゲートに供
給される。ＮＦＥＴ１９８は、ΦN とグランドとの間に
接続されている。また、ＳＡＥ* は、遅延回路２００の
入力であり、遅延回路２００の出力は、ＰＦＥＴ２０２
のゲートに接続されている。ＰＦＥＴ２０２は、Ｖddと
ΦP との間に接続され、交差接続ＰＦＥＴ１７２，１７
４に対し、Ｖddへの対応パスを与える。
【００３５】ＴSIG はまた、単一のＮＡＮＤゲート２０
４によって表される１つ以上のＮＡＮＤゲート２０４
で、ΦEQとＮＡＮＤがとられ、ΦPRELおよびΦPRER（Φ
PREL,R）を生成する。好ましくは、ΦEQは、２つの独立
した信号ΦEQL およびΦEQR であり、これら信号はそれ
ぞれＴSIG とＮＡＮＤがとられる。あるいはまた、追加
のＬ／Ｒ選択信号は、ΦEQおよびＴSIG とＮＡＮＤがと
られ、ΦPREL,Rが生成される。ΦPRELおよびΦPRERは、
簡単には、ΦEQとＴSIG とのＮＡＮＤをとることにより
生成される同一の信号とすることもできる。
４によって表される１つ以上のＮＡＮＤゲート２０４
で、ΦEQとＮＡＮＤがとられ、ΦPRELおよびΦPRER（Φ
PREL,R）を生成する。好ましくは、ΦEQは、２つの独立
した信号ΦEQL およびΦEQR であり、これら信号はそれ
ぞれＴSIG とＮＡＮＤがとられる。あるいはまた、追加
のＬ／Ｒ選択信号は、ΦEQおよびＴSIG とＮＡＮＤがと
られ、ΦPREL,Rが生成される。ΦPRELおよびΦPRERは、
簡単には、ΦEQとＴSIG とのＮＡＮＤをとることにより
生成される同一の信号とすることもできる。
【００３６】定常状態、すなわち待機状態では、ＲＡＳ
* はハイであり、ＴSIG は通常ハイである。ΦEQおよび
ΦSAはローであり、ΦPREL,RおよびＳＡＥ* はハイであ
り、したがってビットラインおよびΦN とΦP は、Ｖ
PRE である（センスアンプ１６６をディスエーブルする
には）。しかし、アクセスの際、ＳＡＥがハイになった
後（ＲＡＳ* およびＳＡＥ* はローである）、ΦP はハ
イ（Ｖdd）であり、ΦNはロー（グランド）である。し
たがって、ＮＦＥＴ１９８は、センスアンプ１６０のた
めにグランドへのパスを与え、ＰＦＥＴ２０２は、それ
がターンオンされると、センスアンプのアクティブ負荷
のために、Ｖddへのパスを選択的に与える。
* はハイであり、ＴSIG は通常ハイである。ΦEQおよび
ΦSAはローであり、ΦPREL,RおよびＳＡＥ* はハイであ
り、したがってビットラインおよびΦN とΦP は、Ｖ
PRE である（センスアンプ１６６をディスエーブルする
には）。しかし、アクセスの際、ＳＡＥがハイになった
後（ＲＡＳ* およびＳＡＥ* はローである）、ΦP はハ
イ（Ｖdd）であり、ΦNはロー（グランド）である。し
たがって、ＮＦＥＴ１９８は、センスアンプ１６０のた
めにグランドへのパスを与え、ＰＦＥＴ２０２は、それ
がターンオンされると、センスアンプのアクティブ負荷
のために、Ｖddへのパスを選択的に与える。
【００３７】ＳＡＥ* は、センスアンプがセットされ、
列スイッチ１７６を経てＬＤＬ１８２，１８４へ送られ
るまで、遅延回路２００によって遅延される。本発明の
好適な実施例では、遅延回路２００は、信号を形成する
ためのインバータを有する簡単なポリシリコンＲＣ遅延
回路である。他の実施例では、遅延回路２００は、直列
接続された偶数個のインバータであり、特に、６〜８個
のインバータである。
列スイッチ１７６を経てＬＤＬ１８２，１８４へ送られ
るまで、遅延回路２００によって遅延される。本発明の
好適な実施例では、遅延回路２００は、信号を形成する
ためのインバータを有する簡単なポリシリコンＲＣ遅延
回路である。他の実施例では、遅延回路２００は、直列
接続された偶数個のインバータであり、特に、６〜８個
のインバータである。
【００３８】図８は、本発明の好適な実施例による図６
の論理回路を用いる図５のアレイに対し、信号マージン
・テストを行うためのタイミング図である。図９は、本
発明の好適な実施例によるＤＲＡＭのテストを示すフロ
ー図である。通常、ＴSIG はハイに保持され、ＶPRE は
Ｖdd／２に保持される。典型的なＤＲＡＭ選択機能を与
えるＲＡＳ* は、ワードラインＷＬ，ビットライン等化
信号ΦEQ，センスアンプ・イネーブル信号ΦSAを選択
し、ドライブする典型的なタイミング・チェーンを駆動
する。通常動作状態のもとでは、ＶPRE はＶdd／２に保
持され、テスト中のみＶdd／２から変化する。テスト
中、ＶPRE は、テスタ制御電源電圧を与える制御可能な
可変電圧電源から供給される。ＮＦＥＴ１９２，１９４
は、通常、ＲＡＳ* がハイのときの待機中に、またＴ
SIG およびＲＡＳ* がローのときのテスト中に、ＶPRE
をΦN およびΦP に接続する。等化信号ΦEQおよびテス
ト制御信号ＴSIG が共にハイのときのみ、ΦPREL，Φ
PRERはローである。したがって、各ビットライン対にお
けるラインの対は、ＲＡＳ* がハイのとき、またＴSIG
およびＲＡＳ* がローのときのテスト中に、互いに接続
されて、ＶPRE に接続される。ＶPRE は、検出中、ビッ
トラインおよびセンスアンプから、切り離される。好ま
しくは、ΦP ，ΦN ，ΦPREL,Rは、多数のビットライン
に与えられた共通のラインである。あるいはまた、
ΦP ，ΦN ，ΦPREL,Rの制御は、各ビットライン対に対
し個々に生成することができる。
の論理回路を用いる図５のアレイに対し、信号マージン
・テストを行うためのタイミング図である。図９は、本
発明の好適な実施例によるＤＲＡＭのテストを示すフロ
ー図である。通常、ＴSIG はハイに保持され、ＶPRE は
Ｖdd／２に保持される。典型的なＤＲＡＭ選択機能を与
えるＲＡＳ* は、ワードラインＷＬ，ビットライン等化
信号ΦEQ，センスアンプ・イネーブル信号ΦSAを選択
し、ドライブする典型的なタイミング・チェーンを駆動
する。通常動作状態のもとでは、ＶPRE はＶdd／２に保
持され、テスト中のみＶdd／２から変化する。テスト
中、ＶPRE は、テスタ制御電源電圧を与える制御可能な
可変電圧電源から供給される。ＮＦＥＴ１９２，１９４
は、通常、ＲＡＳ* がハイのときの待機中に、またＴ
SIG およびＲＡＳ* がローのときのテスト中に、ＶPRE
をΦN およびΦP に接続する。等化信号ΦEQおよびテス
ト制御信号ＴSIG が共にハイのときのみ、ΦPREL，Φ
PRERはローである。したがって、各ビットライン対にお
けるラインの対は、ＲＡＳ* がハイのとき、またＴSIG
およびＲＡＳ* がローのときのテスト中に、互いに接続
されて、ＶPRE に接続される。ＶPRE は、検出中、ビッ
トラインおよびセンスアンプから、切り離される。好ま
しくは、ΦP ，ΦN ，ΦPREL,Rは、多数のビットライン
に与えられた共通のラインである。あるいはまた、
ΦP ，ΦN ，ΦPREL,Rの制御は、各ビットライン対に対
し個々に生成することができる。
【００３９】したがって本発明によれば、測定セル信号
マージンは、基本的には、２ステップ・テストである。
第１は、“ブロック書込み”ステップ２４０において、
減少信号を、すべてのセル１６０Ｌ，１６０Ｒに書込
む。この第１のステップ２４０の際に、ビットライン電
圧レベルが、テスト電圧レベルＶTESTにされる。ＶTEST
は、Ｖddの何分の一だけ、Ｖddまたはグランドからオフ
セットされたレベルである。テスト電圧の負荷は、ウィ
ーク“１”または“０”をアレイに効果的に書込む。第
２の基本ステップ２４２では、アレイは、通常、読取ら
れて、減少信号を正しく検出する（読取る）ことができ
たか否かを決定する。したがって、これらの２つの基本
ステップおよびいくつかの付加的なステップを、ここで
説明するように実行することによって、ＤＲＡＭ信号マ
ージンを決定することができる。
マージンは、基本的には、２ステップ・テストである。
第１は、“ブロック書込み”ステップ２４０において、
減少信号を、すべてのセル１６０Ｌ，１６０Ｒに書込
む。この第１のステップ２４０の際に、ビットライン電
圧レベルが、テスト電圧レベルＶTESTにされる。ＶTEST
は、Ｖddの何分の一だけ、Ｖddまたはグランドからオフ
セットされたレベルである。テスト電圧の負荷は、ウィ
ーク“１”または“０”をアレイに効果的に書込む。第
２の基本ステップ２４２では、アレイは、通常、読取ら
れて、減少信号を正しく検出する（読取る）ことができ
たか否かを決定する。したがって、これらの２つの基本
ステップおよびいくつかの付加的なステップを、ここで
説明するように実行することによって、ＤＲＡＭ信号マ
ージンを決定することができる。
【００４０】したがって、まず最初に、ＲＡＳ* および
ＴSIG がローにドライブされると（ステップ２４４）、
ステップ２４０を開始する。次に、ＶPRE は、ＶTESTに
ランプ・アップまたはランプ・ダウン（この例ではラン
プ・ダウン）する（ステップ２４６）。ＴSIG がローで
あるので、すべてのワードラインＷＬＬおよびＷＬＲ
は、同時にハイにドライブされて、ウィーク信号（Ｖ
PRE ）を全アレイに書込む。アレイの一部のみを、個々
のワードラインまたはワードラインのサブセットを選択
しドライブすることによって、テストすることもでき
る。タイミング等化制御フェーズΦEQは、通常のアクセ
ス・サイクル中のように、ワードラインＷＬＬおよびＷ
ＬＲに対して、ハイにドライブされる。しかし、ＴSIG
はローであるので、ΦEQは阻止され、その結果ΦPREL,R
はハイに保持される。ワードラインがハイになると、タ
イミング・センスアンプ制御フェーズΦSAは、また立上
るが、ＴSIG はローであるのでまた阻止される。したが
って、ΦP およびΦN はＶPRE に保持され、センスアン
プ１６６はディスエーブルされたままである。すべての
セルにおけるＶS のように、テスト電圧レベル
（ＶPRE ）を記憶した後、ＲＡＳ*が書込み動作の終了
を立上げ、ＲＡＭを待機状態（プリチャージ）におく。
ブロック書込み中、センスアンプはディスエーブルされ
たままであり、ビットラインはＶPRE にクランプされた
ままである。というのは、ΦN およびΦP がＶPRE にク
ランプされ、プリチャージ（等化）信号ΦPREL,Rがハイ
に保持されるからである。
ＴSIG がローにドライブされると（ステップ２４４）、
ステップ２４０を開始する。次に、ＶPRE は、ＶTESTに
ランプ・アップまたはランプ・ダウン（この例ではラン
プ・ダウン）する（ステップ２４６）。ＴSIG がローで
あるので、すべてのワードラインＷＬＬおよびＷＬＲ
は、同時にハイにドライブされて、ウィーク信号（Ｖ
PRE ）を全アレイに書込む。アレイの一部のみを、個々
のワードラインまたはワードラインのサブセットを選択
しドライブすることによって、テストすることもでき
る。タイミング等化制御フェーズΦEQは、通常のアクセ
ス・サイクル中のように、ワードラインＷＬＬおよびＷ
ＬＲに対して、ハイにドライブされる。しかし、ＴSIG
はローであるので、ΦEQは阻止され、その結果ΦPREL,R
はハイに保持される。ワードラインがハイになると、タ
イミング・センスアンプ制御フェーズΦSAは、また立上
るが、ＴSIG はローであるのでまた阻止される。したが
って、ΦP およびΦN はＶPRE に保持され、センスアン
プ１６６はディスエーブルされたままである。すべての
セルにおけるＶS のように、テスト電圧レベル
（ＶPRE ）を記憶した後、ＲＡＳ*が書込み動作の終了
を立上げ、ＲＡＭを待機状態（プリチャージ）におく。
ブロック書込み中、センスアンプはディスエーブルされ
たままであり、ビットラインはＶPRE にクランプされた
ままである。というのは、ΦN およびΦP がＶPRE にク
ランプされ、プリチャージ（等化）信号ΦPREL,Rがハイ
に保持されるからである。
【００４１】ブロック書込みが終了すると、ＲＡＭが復
元され（ステップ２４８）、ＲＡＭを待機状態にして、
その通常動作状態に復帰させる。ＲＡＳ* の立上り（ス
テップ２５０）は、すべてのワードラインおよびΦSAを
ローにドライブする。次にステップ２５２で、ＶPRE は
Ｖdd／２にランプ・バックされ、すべてのビットライン
対およびΦN とΦP を、Ｖdd／２にプル・バックする。
ＴSIG は、ＶPRE がＶdd／２に復帰するまで、ローに保
持される。ＴSIG が立上ると（ステップ２５２）、ブロ
ック書込みステップ２４０は終了し、ＲＡＭは通常動作
状態となる。
元され（ステップ２４８）、ＲＡＭを待機状態にして、
その通常動作状態に復帰させる。ＲＡＳ* の立上り（ス
テップ２５０）は、すべてのワードラインおよびΦSAを
ローにドライブする。次にステップ２５２で、ＶPRE は
Ｖdd／２にランプ・バックされ、すべてのビットライン
対およびΦN とΦP を、Ｖdd／２にプル・バックする。
ＴSIG は、ＶPRE がＶdd／２に復帰するまで、ローに保
持される。ＴSIG が立上ると（ステップ２５２）、ブロ
ック書込みステップ２４０は終了し、ＲＡＭは通常動作
状態となる。
【００４２】ステップ２４０のブロック書込み後、ＲＡ
Ｍアレイは読取られて（読取り２５４，２５６）、セル
信号が限界を越えたか否かを決定する（ステップ２５
８）。読取り中の正しい結果は、信号が限界を越えず
（ステップ２６０）、およびある信号マージンが保持さ
れることを示している。したがって、減少信号レベルＶ
Sにかかわらず、すべてのセルが正しく読取られる（こ
の例ではローとして）ならば（ステップ２５８）、わず
かに低い信号２６２（この例では、わずかに高いＶPRE
レベル）で、全テストが繰返される。このテストは、少
なくともいくつかのセルが故障するまで、繰返すことが
できる。このことは、信号が限界を越えず（ステップ２
６４）、テストを終了させる（ステップ２６６）。図８
の例では、減少ＶS は、読取りステップが少なくとも１
つのセルにハイが記憶されることを示すと、不正確な結
果を与える。
Ｍアレイは読取られて（読取り２５４，２５６）、セル
信号が限界を越えたか否かを決定する（ステップ２５
８）。読取り中の正しい結果は、信号が限界を越えず
（ステップ２６０）、およびある信号マージンが保持さ
れることを示している。したがって、減少信号レベルＶ
Sにかかわらず、すべてのセルが正しく読取られる（こ
の例ではローとして）ならば（ステップ２５８）、わず
かに低い信号２６２（この例では、わずかに高いＶPRE
レベル）で、全テストが繰返される。このテストは、少
なくともいくつかのセルが故障するまで、繰返すことが
できる。このことは、信号が限界を越えず（ステップ２
６４）、テストを終了させる（ステップ２６６）。図８
の例では、減少ＶS は、読取りステップが少なくとも１
つのセルにハイが記憶されることを示すと、不正確な結
果を与える。
【００４３】したがって図８においては、読取りステッ
プ２４２中、ＴSIG はハイに保持され、ＶPRE はＶdd／
２に保持される。読取りステップ２４２は、ＲＡＳ* が
ローである第２の期間で開始する。ΦEQL,R が立上る
と、ＴSIG はハイに保持されるので、ΦPRE は、立下
り、等化デバイス２１０，２１２を切離し、ＮＦＥＴ２
１４，２１６，２１８，２２０を切離すことによって、
ビットラインをＶPRE から分離する。ワードラインＷＬ
Ｌが立上ると、セル１６０Ｌ（減少ＶS を有する）を、
ビットライン対ＢＬＬ，ＢＬＬ* に接続する。減少信号
ＶS がビットライン対ＢＬＬ，ＢＬＬ* に転送される
と、ΦSAが再び立上り、ＳＡＥ* をローにする。ＳＡＥ
* のローは、ＮＦＥＴ１９２，１９４をターンオフし、
ΦP およびΦNを、ＶPRE から分離する。同時に、ＳＡ
Ｅ* はインバータ１９６において反転され、ＳＡＥをハ
イにドライブする。ＳＡＥのハイは、ＮＦＥＴ１９８を
ターンオンし、ΦN をグランドにプルする。これは、セ
ンスアンプ１６６をセットする。ＶSIG に応じて、セン
スアンプは、センスアンプ出力ＢＬ，ＢＬ* の一方をロ
ーにプルする。
プ２４２中、ＴSIG はハイに保持され、ＶPRE はＶdd／
２に保持される。読取りステップ２４２は、ＲＡＳ* が
ローである第２の期間で開始する。ΦEQL,R が立上る
と、ＴSIG はハイに保持されるので、ΦPRE は、立下
り、等化デバイス２１０，２１２を切離し、ＮＦＥＴ２
１４，２１６，２１８，２２０を切離すことによって、
ビットラインをＶPRE から分離する。ワードラインＷＬ
Ｌが立上ると、セル１６０Ｌ（減少ＶS を有する）を、
ビットライン対ＢＬＬ，ＢＬＬ* に接続する。減少信号
ＶS がビットライン対ＢＬＬ，ＢＬＬ* に転送される
と、ΦSAが再び立上り、ＳＡＥ* をローにする。ＳＡＥ
* のローは、ＮＦＥＴ１９２，１９４をターンオフし、
ΦP およびΦNを、ＶPRE から分離する。同時に、ＳＡ
Ｅ* はインバータ１９６において反転され、ＳＡＥをハ
イにドライブする。ＳＡＥのハイは、ＮＦＥＴ１９８を
ターンオンし、ΦN をグランドにプルする。これは、セ
ンスアンプ１６６をセットする。ＶSIG に応じて、セン
スアンプは、センスアンプ出力ＢＬ，ＢＬ* の一方をロ
ーにプルする。
【００４４】センスアンプ１６６がセットされると、選
択されたマルチプレクサ１６４Ｌは、センスアンプ１６
６に対し非常に高い抵抗性負荷抵抗として作用する。し
たがって、センスアンプの一方の側は、グランドにプル
されても、選択された半マルチプレクサ１６４Ｌは、電
流を制限して、センスアンプがビットライン対からプル
し、ビットラインは、本質的にそれらの検出状態、Ｖdd
／２およびＶSIG に保持する。この状態では十分な時間
の後、センスアンプはビットライン対の一方を、マルチ
プレクサ１６４を経てグランドへディスチャージする。
択されたマルチプレクサ１６４Ｌは、センスアンプ１６
６に対し非常に高い抵抗性負荷抵抗として作用する。し
たがって、センスアンプの一方の側は、グランドにプル
されても、選択された半マルチプレクサ１６４Ｌは、電
流を制限して、センスアンプがビットライン対からプル
し、ビットラインは、本質的にそれらの検出状態、Ｖdd
／２およびＶSIG に保持する。この状態では十分な時間
の後、センスアンプはビットライン対の一方を、マルチ
プレクサ１６４を経てグランドへディスチャージする。
【００４５】センスアンプがセットされた後、ＣＳＬi
はハイにドライブされ、列スイッチ１７６を開き、ロー
カル・データ・ライン１８２，１８４を、センスアンプ
出力ＢＬ，ＢＬ* にそれぞれ接続する。選択された半マ
ルチプレクサ１６４Ｌとは対照的に、列スイッチ・パス
ゲート１７８，１８０は、より大きい幅対長さ比（Ｗ／
Ｌ）を有し、したがってより低い抵抗値を示す。列スイ
ッチ・パスゲート１７８，１８０は、次のように設計さ
れる。すなわち、列スイッチ１７６が選択されるとき、
センスアンプに流れる電流の大半が、ＬＤＬからであ
り、選択された半マルチプレクサ１６４Ｌがビットライ
ン対から非常にわずかな電流を与える。さらに、ＮＦＥ
Ｔパスゲート１７８，１８０は、ＬＤＬからセンスアン
プ１６６へ送られる電圧を制限して、そこで検出された
データの破壊を避ける。
はハイにドライブされ、列スイッチ１７６を開き、ロー
カル・データ・ライン１８２，１８４を、センスアンプ
出力ＢＬ，ＢＬ* にそれぞれ接続する。選択された半マ
ルチプレクサ１６４Ｌとは対照的に、列スイッチ・パス
ゲート１７８，１８０は、より大きい幅対長さ比（Ｗ／
Ｌ）を有し、したがってより低い抵抗値を示す。列スイ
ッチ・パスゲート１７８，１８０は、次のように設計さ
れる。すなわち、列スイッチ１７６が選択されるとき、
センスアンプに流れる電流の大半が、ＬＤＬからであ
り、選択された半マルチプレクサ１６４Ｌがビットライ
ン対から非常にわずかな電流を与える。さらに、ＮＦＥ
Ｔパスゲート１７８，１８０は、ＬＤＬからセンスアン
プ１６６へ送られる電圧を制限して、そこで検出された
データの破壊を避ける。
【００４６】したがって、ほとんど同時に、データは検
出され、ＬＤＬ１８２，１８４へ送られ、そして、第２
センスアンプ（図示せず）における再検出のためにＭＤ
Ｌに送られる。これは、交差接続ＰＦＥＴ１７２，１７
４をセットする前に、すべて行われる。このことは、従
来技術のＤＲＡＭに対して待ち時間を減少する。これ
は、重要な利点である。
出され、ＬＤＬ１８２，１８４へ送られ、そして、第２
センスアンプ（図示せず）における再検出のためにＭＤ
Ｌに送られる。これは、交差接続ＰＦＥＴ１７２，１７
４をセットする前に、すべて行われる。このことは、従
来技術のＤＲＡＭに対して待ち時間を減少する。これ
は、重要な利点である。
【００４７】続いて、ＳＡＥ* は、遅延回路２００を通
り、ＰＦＥＴ２０２のゲートをローにプルする。これ
は、ΦP をＶddにドライブする。ΦP がＶddになると、
交差接続ＰＦＥＴ１７２，１７４のアクティブ・センス
アンプ負荷は、センスアンプの浮動側をハイ、すなわち
Ｖddにプルする。最後に、選択された半マルチプレクサ
１６５Ｌまたは１６５Ｒに対して、選択ラインは昇圧さ
れて、マルチプレクサの選択抵抗を次のように減少す
る。すなわち、データはビットライン対ＢＬ，ＢＬ* に
迅速に与えられ、そして、全レベルがセルに書込まれ
る。
り、ＰＦＥＴ２０２のゲートをローにプルする。これ
は、ΦP をＶddにドライブする。ΦP がＶddになると、
交差接続ＰＦＥＴ１７２，１７４のアクティブ・センス
アンプ負荷は、センスアンプの浮動側をハイ、すなわち
Ｖddにプルする。最後に、選択された半マルチプレクサ
１６５Ｌまたは１６５Ｒに対して、選択ラインは昇圧さ
れて、マルチプレクサの選択抵抗を次のように減少す
る。すなわち、データはビットライン対ＢＬ，ＢＬ* に
迅速に与えられ、そして、全レベルがセルに書込まれ
る。
【００４８】テスト中の各読取り後、ＲＡＳ* は立上っ
て、読取りを終了させ、ＲＡＭを待機状態にする。した
がって、ＲＡＳ* の立上りは、ワードラインＷＬＬをリ
セットし、それをローにプルする。ワードラインが立下
った後、ΦSAはローにプルされる。再び、ΦSAはＮＡＮ
Ｄゲート１９０によって反転され、ＳＡＥ* をハイにド
ライブし、ΦP およびΦN をＮＦＥＴ１９２，１９４を
経てＶPRE にプルする。センスアンプがディスエーブル
されると、等化信号ΦEQがローにプルされ、ＮＡＮＤゲ
ート２０４はΦEQを反転し、ΦPREL,Rをハイにドライブ
する。したがって、ΦPREL,Rがハイで、等化ＮＦＥＴ２
１０，２１２はオンされ、ビットライン対を共に効果的
に短絡し、他方、ＶPRE （Ｖdd／２で）はＮＦＥＴ２１
４，２１６，２１８，２２０を経て、ビットライン対に
送られる。
て、読取りを終了させ、ＲＡＭを待機状態にする。した
がって、ＲＡＳ* の立上りは、ワードラインＷＬＬをリ
セットし、それをローにプルする。ワードラインが立下
った後、ΦSAはローにプルされる。再び、ΦSAはＮＡＮ
Ｄゲート１９０によって反転され、ＳＡＥ* をハイにド
ライブし、ΦP およびΦN をＮＦＥＴ１９２，１９４を
経てＶPRE にプルする。センスアンプがディスエーブル
されると、等化信号ΦEQがローにプルされ、ＮＡＮＤゲ
ート２０４はΦEQを反転し、ΦPREL,Rをハイにドライブ
する。したがって、ΦPREL,Rがハイで、等化ＮＦＥＴ２
１０，２１２はオンされ、ビットライン対を共に効果的
に短絡し、他方、ＶPRE （Ｖdd／２で）はＮＦＥＴ２１
４，２１６，２１８，２２０を経て、ビットライン対に
送られる。
【００４９】この典型的な読取りアクセスは、すべての
当該セルが読取られ、テストされるまで、図８において
ＲＡＳの連続した立下りによって表されるように、繰返
される。読取り中、アクセスされたセルが不十分なビッ
トライン信号を与えると、センスアンプはビットライン
を不正確に検出するであろう（失敗する）。したがっ
て、アレイがウィーク１で満たされると、不正確な結果
は１つ以上の０の読取りであり、また逆に、アレイがウ
ィーク０で満たされると、不正確な結果は、１つ以上の
１の読取りである。上述したように、すべてのセルが読
取られ、セルが故障していなければ、信号マージンは、
テスト電圧（ブロック書込み中にＶPRE に供給された）
を越える。セルが故障するまで、各繰返しにおいて、微
小信号（すなわち、この例ではＶPRE よりわずかに高
い）でこのテストを繰返すことによって、信号マージン
を決定することができる。さらに、１つの論理レベル
（この例では、“０”信号マージンをテストするために
ローである）における信号マージンについてアレイセル
をテストしたならば、このテストを、他の論理レベル
（例えば、ハイ）について繰返すこともできる。他の論
理レベルについての信号マージンを、ブロック・アレイ
書込み中にＶPRE を適切にランプし（例えば、Ｖdd／２
より大きく）、上述したようにアレイを普通に読取るこ
とによって、決定することができる。
当該セルが読取られ、テストされるまで、図８において
ＲＡＳの連続した立下りによって表されるように、繰返
される。読取り中、アクセスされたセルが不十分なビッ
トライン信号を与えると、センスアンプはビットライン
を不正確に検出するであろう（失敗する）。したがっ
て、アレイがウィーク１で満たされると、不正確な結果
は１つ以上の０の読取りであり、また逆に、アレイがウ
ィーク０で満たされると、不正確な結果は、１つ以上の
１の読取りである。上述したように、すべてのセルが読
取られ、セルが故障していなければ、信号マージンは、
テスト電圧（ブロック書込み中にＶPRE に供給された）
を越える。セルが故障するまで、各繰返しにおいて、微
小信号（すなわち、この例ではＶPRE よりわずかに高
い）でこのテストを繰返すことによって、信号マージン
を決定することができる。さらに、１つの論理レベル
（この例では、“０”信号マージンをテストするために
ローである）における信号マージンについてアレイセル
をテストしたならば、このテストを、他の論理レベル
（例えば、ハイ）について繰返すこともできる。他の論
理レベルについての信号マージンを、ブロック・アレイ
書込み中にＶPRE を適切にランプし（例えば、Ｖdd／２
より大きく）、上述したようにアレイを普通に読取るこ
とによって、決定することができる。
【００５０】したがってＤＲＡＭを、従来技術のＤＲＡ
Ｍよりもさらに信頼性良く、正確に、本発明に従って、
信号マージンについてテストすることができる。さら
に、本発明によるＤＲＡＭのテストは、基準セルを含む
ことを要求せず（したがって、オーバヘッド・フォーム
を招かない）、さらには容量性結合デバイスを形成しな
い。また、従来技術のＤＲＡＭが遭遇する検出タイミン
グ問題を、避けられる。本発明の信号マージン・テスト
機能を有するＤＲＡＭの他の特徴は、ＶPRE をＶddまた
はグランドにそれぞれすることによって、システムを初
期化する際に、全アレイをオール１またはオール０に初
期化することができる。
Ｍよりもさらに信頼性良く、正確に、本発明に従って、
信号マージンについてテストすることができる。さら
に、本発明によるＤＲＡＭのテストは、基準セルを含む
ことを要求せず（したがって、オーバヘッド・フォーム
を招かない）、さらには容量性結合デバイスを形成しな
い。また、従来技術のＤＲＡＭが遭遇する検出タイミン
グ問題を、避けられる。本発明の信号マージン・テスト
機能を有するＤＲＡＭの他の特徴は、ＶPRE をＶddまた
はグランドにそれぞれすることによって、システムを初
期化する際に、全アレイをオール１またはオール０に初
期化することができる。
【００５１】本発明を好適な実施例によって説明した
が、当業者であれば本発明から逸脱することなく、多く
の変形，変更を行うことができる。本発明の範囲は、本
発明の趣旨内のこれら変更，変形を含んでいる。
が、当業者であれば本発明から逸脱することなく、多く
の変形，変更を行うことができる。本発明の範囲は、本
発明の趣旨内のこれら変更，変形を含んでいる。
【００５２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）行および列に配列されたメモリセル・アレイと、
行アドレスに応答する前記各行におけるワードライン
と、前記各列における１対の相補ビットラインとを有す
るダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）において、検出イネーブルと前記相補ビットライン
の対との間に接続された、前記列におけるセンスアンプ
と、前記相補ビットラインの各対に接続され、かつ、前
記相補ビットラインの対と基準電圧との間に接続された
ビットライン・プリチャージ手段と、前記センスアンプ
をディスエーブルに選択的に保持し、テスト制御信号に
応じて前記ビットライン対をプリチャージ状態に選択的
に保持するテスト制御手段と、を備えるＤＲＡＭ。 （２）前記センスアンプと負荷イネーブルとの間に接続
されたアクティブ・センスアンプ負荷によって、前記セ
ンスアンプがラッチされる、上記（１）に記載のＤＲＡ
Ｍ。 （３）前記テスト制御手段は、前記テスト制御信号に応
じて、前記アクティブ・センスアンプ負荷をディスエー
ブルに選択的に保持する手段を含む、上記（２）に記載
のＤＲＡＭ。 （４）前記テスト制御信号が第１の状態にあるとき、前
記テスト制御手段は、第１のタイミング信号に応じて、
前記ビットライン・プリチャージ手段をディスエーブル
し、第２のタイミング信号に応じて、前記センスアンプ
と前記アクティブ・センスアンプ負荷とをイネーブル
し、前記ビットラインは、前記プリチャージ状態に保持
され、および前記センスアンプと前記アクティブ・セン
スアンプ負荷は、前記テスト制御信号が第２の状態にあ
るとき、ディスエーブルに保持される、上記（２）に記
載のＤＲＡＭ。 （５）前記負荷イネーブルは、前記センスアンプ・イネ
ーブルから遅延されている、上記（４）に記載のＤＲＡ
Ｍ。 （６）前記センスアンプが１対の交差接続ＮＦＥＴであ
り、これらＮＦＥＴのソースは前記センスアンプ・イネ
ーブルに接続されている、上記（５）に記載のＤＲＡ
Ｍ。 （７）アクティブ・センスアンプ負荷は、１対の交差接
続ＰＦＥＴであり、これらＰＦＥＴのソースは前記負荷
イネーブルに接続されている、上記（６）に記載のＤＲ
ＡＭ。 （８）センスアンプ・イネーブルおよび負荷イネーブル
を前記基準電圧に保持することによって、前記センスア
ンプと前記アクティブ・センスアンプ負荷とを、ディス
エーブルする、上記（４）に記載のＤＲＡＭ。 （９）行および列に配列されたメモリセル・アレイと、
行アドレスに応答する前記各行におけるワードライン
と、前記各列における１対の相補ビットラインとを有す
るダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）において、検出イネーブルと前記相補ビットライン
の対との間に接続された、前記列におけるセンスアンプ
を備え、このセンスアンプは、１対の交差接続されたＮ
ＦＥＴであり、これらＮＦＥＴのソースは、前記センス
アンプ・イネーブルに接続されており、前記センスアン
プと負荷イネーブルとの間に接続されたアクティブ・セ
ンスアンプ負荷を備え、このアクティブ・センスアンプ
負荷は、１対の交差接続されたＰＦＥＴであり、これら
ＰＦＥＴのソースは、負荷イネーブルに接続されてお
り、前記相補ビットラインの各対に接続され、かつ、前
記相補ビットラインの対と基準電圧との間に接続された
ビットライン・プリチャージ手段を備え、前記センスア
ンプおよび前記アクティブ・センスアンプ負荷をディス
エーブルに選択的に保持し、テスト制御信号に応じて前
記ビットライン対をプリチャージ状態に選択的に保持す
るテスト制御手段を備える、ＤＲＡＭ。 （１０）前記テスト制御信号が第１の状態にあるとき、
第１のタイミング信号に応じて、前記ビットライン・プ
リチャージ手段をディスエーブルし、第２のタイミング
信号に応じて、前記センスアンプと前記アクティブ・セ
ンスアンプ負荷とをイネーブルし、前記ビットライン
は、前記プリチャージ状態に保持され、前記センスアン
プおよび前記アクティブ・センスアンプ負荷は、前記テ
スト制御信号が第２の状態にあるとき、ディスエーブル
に保持される、上記（９）に記載のＤＲＡＭ。 （１１）前記負荷イネーブルは、前記センスアンプ・イ
ネーブルから遅延されている、上記（１０）に記載のＤ
ＲＡＭ。 （１２）センスアンプ・イネーブルおよび負荷イネーブ
ルを前記基準電圧に保持することによって、前記センス
アンプと前記アクティブ・センスアンプ負荷とを、ディ
スエーブルする、上記（９）に記載のＤＲＡＭ。 （１３）前記各列は、複数のビットライン対を有し、こ
れら複数のビットライン対の各対は、マルチプレクサの
入力に接続され、前記センスアンプは、前記マルチプレ
クサの出力と前記センスアンプ・イネーブルとの間に接
続されている、上記（９）に記載のＤＲＡＭ。 （１４）行および列に配列されたメモリセル・アレイ
と、行アドレスに応答する前記各行におけるワードライ
ンと、前記各列における複数の相補ビットラインとを有
するダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）において、前記各列におけるマルチプレクサを備
え、前記複数のビットライン対の各々は、前記マルチプ
レクサの入力に接続されており、検出イネーブルと前記
マルチプレクサの出力との間に接続された、前記各列に
おけるセンスアンプを備え、前記センスアンプは１対の
交差接続ＮＦＥＴであり、これらＮＦＥＴのソースは前
記センスアンプ・イネーブルに接続されており、前記セ
ンスアンプと負荷イネーブルとの間に接続されたアクテ
ィブ・センスアンプ負荷を備え、前記アクティブ・セン
スアンプ負荷は、１対の交差接続ＰＦＥＴであり、これ
らＰＦＥＴのソースは前記負荷イネーブルに接続されて
おり、相補ビットラインの各対に接続されたビットライ
ン・プリチャージ手段を備え、このビットライン・プリ
チャージは、前記相補ビットラインの各対と基準電圧と
の間に接続され、第１のタイミング信号に応じて、前記
ビットライン・プリチャージ手段をディスエーブルし、
前記テスト制御信号が第１の状態にあるとき、第２のタ
イミング信号に応じて、前記センスアンプと前記アクテ
ィブ・センスアンプ負荷とをイネーブルするテスト制御
手段を備え、前記ビットラインは、前記プリチャージ状
態に保持され、前記センスアンプおよび前記アクティブ
・センスアンプ負荷は、前記テスト制御信号が第２の状
態にあるとき、ディスエーブルに保持される、ＤＲＡ
Ｍ。 （１５）前記負荷イネーブルは、前記センスアンプ・イ
ネーブルから遅延されている、上記（１４）に記載のＤ
ＲＡＭ。 （１６）センスアンプをイネーブルおよび負荷イネーブ
ルを前記基準電圧に保持することによって、前記センス
アンプと前記アクティブ・センスアンプ負荷とを、ディ
スエーブルする、上記（１４）に記載のＤＲＡＭ。
の事項を開示する。 （１）行および列に配列されたメモリセル・アレイと、
行アドレスに応答する前記各行におけるワードライン
と、前記各列における１対の相補ビットラインとを有す
るダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）において、検出イネーブルと前記相補ビットライン
の対との間に接続された、前記列におけるセンスアンプ
と、前記相補ビットラインの各対に接続され、かつ、前
記相補ビットラインの対と基準電圧との間に接続された
ビットライン・プリチャージ手段と、前記センスアンプ
をディスエーブルに選択的に保持し、テスト制御信号に
応じて前記ビットライン対をプリチャージ状態に選択的
に保持するテスト制御手段と、を備えるＤＲＡＭ。 （２）前記センスアンプと負荷イネーブルとの間に接続
されたアクティブ・センスアンプ負荷によって、前記セ
ンスアンプがラッチされる、上記（１）に記載のＤＲＡ
Ｍ。 （３）前記テスト制御手段は、前記テスト制御信号に応
じて、前記アクティブ・センスアンプ負荷をディスエー
ブルに選択的に保持する手段を含む、上記（２）に記載
のＤＲＡＭ。 （４）前記テスト制御信号が第１の状態にあるとき、前
記テスト制御手段は、第１のタイミング信号に応じて、
前記ビットライン・プリチャージ手段をディスエーブル
し、第２のタイミング信号に応じて、前記センスアンプ
と前記アクティブ・センスアンプ負荷とをイネーブル
し、前記ビットラインは、前記プリチャージ状態に保持
され、および前記センスアンプと前記アクティブ・セン
スアンプ負荷は、前記テスト制御信号が第２の状態にあ
るとき、ディスエーブルに保持される、上記（２）に記
載のＤＲＡＭ。 （５）前記負荷イネーブルは、前記センスアンプ・イネ
ーブルから遅延されている、上記（４）に記載のＤＲＡ
Ｍ。 （６）前記センスアンプが１対の交差接続ＮＦＥＴであ
り、これらＮＦＥＴのソースは前記センスアンプ・イネ
ーブルに接続されている、上記（５）に記載のＤＲＡ
Ｍ。 （７）アクティブ・センスアンプ負荷は、１対の交差接
続ＰＦＥＴであり、これらＰＦＥＴのソースは前記負荷
イネーブルに接続されている、上記（６）に記載のＤＲ
ＡＭ。 （８）センスアンプ・イネーブルおよび負荷イネーブル
を前記基準電圧に保持することによって、前記センスア
ンプと前記アクティブ・センスアンプ負荷とを、ディス
エーブルする、上記（４）に記載のＤＲＡＭ。 （９）行および列に配列されたメモリセル・アレイと、
行アドレスに応答する前記各行におけるワードライン
と、前記各列における１対の相補ビットラインとを有す
るダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）において、検出イネーブルと前記相補ビットライン
の対との間に接続された、前記列におけるセンスアンプ
を備え、このセンスアンプは、１対の交差接続されたＮ
ＦＥＴであり、これらＮＦＥＴのソースは、前記センス
アンプ・イネーブルに接続されており、前記センスアン
プと負荷イネーブルとの間に接続されたアクティブ・セ
ンスアンプ負荷を備え、このアクティブ・センスアンプ
負荷は、１対の交差接続されたＰＦＥＴであり、これら
ＰＦＥＴのソースは、負荷イネーブルに接続されてお
り、前記相補ビットラインの各対に接続され、かつ、前
記相補ビットラインの対と基準電圧との間に接続された
ビットライン・プリチャージ手段を備え、前記センスア
ンプおよび前記アクティブ・センスアンプ負荷をディス
エーブルに選択的に保持し、テスト制御信号に応じて前
記ビットライン対をプリチャージ状態に選択的に保持す
るテスト制御手段を備える、ＤＲＡＭ。 （１０）前記テスト制御信号が第１の状態にあるとき、
第１のタイミング信号に応じて、前記ビットライン・プ
リチャージ手段をディスエーブルし、第２のタイミング
信号に応じて、前記センスアンプと前記アクティブ・セ
ンスアンプ負荷とをイネーブルし、前記ビットライン
は、前記プリチャージ状態に保持され、前記センスアン
プおよび前記アクティブ・センスアンプ負荷は、前記テ
スト制御信号が第２の状態にあるとき、ディスエーブル
に保持される、上記（９）に記載のＤＲＡＭ。 （１１）前記負荷イネーブルは、前記センスアンプ・イ
ネーブルから遅延されている、上記（１０）に記載のＤ
ＲＡＭ。 （１２）センスアンプ・イネーブルおよび負荷イネーブ
ルを前記基準電圧に保持することによって、前記センス
アンプと前記アクティブ・センスアンプ負荷とを、ディ
スエーブルする、上記（９）に記載のＤＲＡＭ。 （１３）前記各列は、複数のビットライン対を有し、こ
れら複数のビットライン対の各対は、マルチプレクサの
入力に接続され、前記センスアンプは、前記マルチプレ
クサの出力と前記センスアンプ・イネーブルとの間に接
続されている、上記（９）に記載のＤＲＡＭ。 （１４）行および列に配列されたメモリセル・アレイ
と、行アドレスに応答する前記各行におけるワードライ
ンと、前記各列における複数の相補ビットラインとを有
するダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）において、前記各列におけるマルチプレクサを備
え、前記複数のビットライン対の各々は、前記マルチプ
レクサの入力に接続されており、検出イネーブルと前記
マルチプレクサの出力との間に接続された、前記各列に
おけるセンスアンプを備え、前記センスアンプは１対の
交差接続ＮＦＥＴであり、これらＮＦＥＴのソースは前
記センスアンプ・イネーブルに接続されており、前記セ
ンスアンプと負荷イネーブルとの間に接続されたアクテ
ィブ・センスアンプ負荷を備え、前記アクティブ・セン
スアンプ負荷は、１対の交差接続ＰＦＥＴであり、これ
らＰＦＥＴのソースは前記負荷イネーブルに接続されて
おり、相補ビットラインの各対に接続されたビットライ
ン・プリチャージ手段を備え、このビットライン・プリ
チャージは、前記相補ビットラインの各対と基準電圧と
の間に接続され、第１のタイミング信号に応じて、前記
ビットライン・プリチャージ手段をディスエーブルし、
前記テスト制御信号が第１の状態にあるとき、第２のタ
イミング信号に応じて、前記センスアンプと前記アクテ
ィブ・センスアンプ負荷とをイネーブルするテスト制御
手段を備え、前記ビットラインは、前記プリチャージ状
態に保持され、前記センスアンプおよび前記アクティブ
・センスアンプ負荷は、前記テスト制御信号が第２の状
態にあるとき、ディスエーブルに保持される、ＤＲＡ
Ｍ。 （１５）前記負荷イネーブルは、前記センスアンプ・イ
ネーブルから遅延されている、上記（１４）に記載のＤ
ＲＡＭ。 （１６）センスアンプをイネーブルおよび負荷イネーブ
ルを前記基準電圧に保持することによって、前記センス
アンプと前記アクティブ・センスアンプ負荷とを、ディ
スエーブルする、上記（１４）に記載のＤＲＡＭ。
【図１】従来技術のワイドＩ／Ｏ ＲＡＭを示す図であ
る。
る。
【図２】従来技術のビットライン部分のトランジスタ・
レベルの回路図である。
レベルの回路図である。
【図３】図２の回路の動作を説明するタイミング図であ
る。
る。
【図４】従来技術による方法によってテストできるＲＡ
Ｍビットライン等化を示す図である。
Ｍビットライン等化を示す図である。
【図５】本発明の実施例によるアレイ交差部を示す図で
ある。
ある。
【図６】本発明の実施例による制御論理回路を示す図で
ある。
ある。
【図７】センスアンプと、列スイッチと、マルチプレク
サとを示すブロック図である。
サとを示すブロック図である。
【図８】本発明の実施例により、セル信号マージンを決
定するタイミング図である。
定するタイミング図である。
【図９】本発明の実施例により、ＤＲＡＭセル信号マー
ジンをテストするフロー図である。
ジンをテストするフロー図である。
１００ ＤＲＡＭチップ １０２，１０４ 冗長ビットライン １０６ サブアレイ １１２，１１８ ワードライン １２０，１２２ セル １２４，１２６ ビットライン １４０ センスアンプ １６０ セル １６２ 等化回路 １６４ マルチプレクサ １６６ センスアンプ １７６ 列スイッチ
フロントページの続き (72)発明者 トシアキ・キリハタ アメリカ合衆国 12590 ニューヨーク州 ワッピンガーズ フォールズ タウン ビュー ドライブ 341 (72)発明者 ヒング・ウォング アメリカ合衆国 06850 コネティカット 州 ノアウォーク ナンバージェイ−４ ベッドフォード アヴェニュー 11
Claims (16)
- 【請求項１】行および列に配列されたメモリセル・アレ
イと、行アドレスに応答する前記各行におけるワードラ
インと、前記各列における１対の相補ビットラインとを
有するダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）において、 検出イネーブルと前記相補ビットラインの対との間に接
続された、前記列におけるセンスアンプと、 前記相補ビットラインの各対に接続され、かつ、前記相
補ビットラインの対と基準電圧との間に接続されたビッ
トライン・プリチャージ手段と、 前記センスアンプをディスエーブルに選択的に保持し、
テスト制御信号に応じて前記ビットライン対をプリチャ
ージ状態に選択的に保持するテスト制御手段と、を備え
るＤＲＡＭ。 - 【請求項２】前記センスアンプと負荷イネーブルとの間
に接続されたアクティブ・センスアンプ負荷によって、
前記センスアンプがラッチされる、請求項１記載のＤＲ
ＡＭ。 - 【請求項３】前記テスト制御手段は、前記テスト制御信
号に応じて、前記アクティブ・センスアンプ負荷をディ
スエーブルに選択的に保持する手段を含む、請求項２記
載のＤＲＡＭ。 - 【請求項４】前記テスト制御信号が第１の状態にあると
き、前記テスト制御手段は、第１のタイミング信号に応
じて、前記ビットライン・プリチャージ手段をディスエ
ーブルし、第２のタイミング信号に応じて、前記センス
アンプと前記アクティブ・センスアンプ負荷とをイネー
ブルし、前記ビットラインは、前記プリチャージ状態に
保持され、および前記センスアンプと前記アクティブ・
センスアンプ負荷は、前記テスト制御信号が第２の状態
にあるとき、ディスエーブルに保持される、請求項２記
載のＤＲＡＭ。 - 【請求項５】前記負荷イネーブルは、前記センスアンプ
・イネーブルから遅延されている、請求項４記載のＤＲ
ＡＭ。 - 【請求項６】前記センスアンプが１対の交差接続ＮＦＥ
Ｔであり、これらＮＦＥＴのソースは前記センスアンプ
・イネーブルに接続されている、請求項５記載のＤＲＡ
Ｍ。 - 【請求項７】アクティブ・センスアンプ負荷は、１対の
交差接続ＰＦＥＴであり、これらＰＦＥＴのソースは前
記負荷イネーブルに接続されている、請求項６記載のＤ
ＲＡＭ。 - 【請求項８】センスアンプ・イネーブルおよび負荷イネ
ーブルを前記基準電圧に保持することによって、前記セ
ンスアンプと前記アクティブ・センスアンプ負荷とを、
ディスエーブルする、請求項４記載のＤＲＡＭ。 - 【請求項９】行および列に配列されたメモリセル・アレ
イと、行アドレスに応答する前記各行におけるワードラ
インと、前記各列における１対の相補ビットラインとを
有するダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）において、 検出イネーブルと前記相補ビットラインの対との間に接
続された、前記列におけるセンスアンプを備え、このセ
ンスアンプは、１対の交差接続されたＮＦＥＴであり、
これらＮＦＥＴのソースは、前記センスアンプ・イネー
ブルに接続されており、 前記センスアンプと負荷イネーブルとの間に接続された
アクティブ・センスアンプ負荷を備え、このアクティブ
・センスアンプ負荷は、１対の交差接続されたＰＦＥＴ
であり、これらＰＦＥＴのソースは、負荷イネーブルに
接続されており、 前記相補ビットラインの各対に接続され、かつ、前記相
補ビットラインの対と基準電圧との間に接続されたビッ
トライン・プリチャージ手段を備え、 前記センスアンプおよび前記アクティブ・センスアンプ
負荷をディスエーブルに選択的に保持し、テスト制御信
号に応じて前記ビットライン対をプリチャージ状態に選
択的に保持するテスト制御手段を備える、ＤＲＡＭ。 - 【請求項１０】前記テスト制御信号が第１の状態にある
とき、第１のタイミング信号に応じて、前記ビットライ
ン・プリチャージ手段をディスエーブルし、第２のタイ
ミング信号に応じて、前記センスアンプと前記アクティ
ブ・センスアンプ負荷とをイネーブルし、前記ビットラ
インは、前記プリチャージ状態に保持され、前記センス
アンプおよび前記アクティブ・センスアンプ負荷は、前
記テスト制御信号が第２の状態にあるとき、ディスエー
ブルに保持される、請求項９に記載のＤＲＡＭ。 - 【請求項１１】前記負荷イネーブルは、前記センスアン
プ・イネーブルから遅延されている、請求項１０記載の
ＤＲＡＭ。 - 【請求項１２】センスアンプ・イネーブルおよび負荷イ
ネーブルを前記基準電圧に保持することによって、前記
センスアンプと前記アクティブ・センスアンプ負荷と
を、ディスエーブルする、請求項９記載のＤＲＡＭ。 - 【請求項１３】前記各列は、複数のビットライン対を有
し、これら複数のビットライン対の各対は、マルチプレ
クサの入力に接続され、前記センスアンプは、前記マル
チプレクサの出力と前記センスアンプ・イネーブルとの
間に接続されている、請求項９記載のＤＲＡＭ。 - 【請求項１４】行および列に配列されたメモリセル・ア
レイと、行アドレスに応答する前記各行におけるワード
ラインと、前記各列における複数の相補ビットラインと
を有するダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）において、 前記各列におけるマルチプレクサを備え、前記複数のビ
ットライン対の各々は、前記マルチプレクサの入力に接
続されており、 検出イネーブルと前記マルチプレクサの出力との間に接
続された、前記各列におけるセンスアンプを備え、前記
センスアンプは１対の交差接続ＮＦＥＴであり、これら
ＮＦＥＴのソースは前記センスアンプ・イネーブルに接
続されており、 前記センスアンプと負荷イネーブルとの間に接続された
アクティブ・センスアンプ負荷を備え、前記アクティブ
・センスアンプ負荷は、１対の交差接続ＰＦＥＴであ
り、これらＰＦＥＴのソースは前記負荷イネーブルに接
続されており、 相補ビットラインの各対に接続されたビットライン・プ
リチャージ手段を備え、このビットライン・プリチャー
ジは、前記相補ビットラインの各対と基準電圧との間に
接続され、 第１のタイミング信号に応じて、前記ビットライン・プ
リチャージ手段をディスエーブルし、前記テスト制御信
号が第１の状態にあるとき、第２のタイミング信号に応
じて、前記センスアンプと前記アクティブ・センスアン
プ負荷とをイネーブルするテスト制御手段を備え、前記
ビットラインは、前記プリチャージ状態に保持され、前
記センスアンプおよび前記アクティブ・センスアンプ負
荷は、前記テスト制御信号が第２の状態にあるとき、デ
ィスエーブルに保持される、ＤＲＡＭ。 - 【請求項１５】前記負荷イネーブルは、前記センスアン
プ・イネーブルから遅延されている、請求項１４記載の
ＤＲＡＭ。 - 【請求項１６】センスアンプをイネーブルおよび負荷イ
ネーブルを前記基準電圧に保持することによって、前記
センスアンプと前記アクティブ・センスアンプ負荷と
を、ディスエーブルする、請求項１４記載のＤＲＡＭ。
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