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Die Erfindung betrifft ein Verfahren zum Zugreifen auf
Speicherzellen eines Zellenfelds eines in Zeilen und Spalten
organisierten DRAM-Speicherbausteins, bei dem eine
adressierte Zeile über eine Wortleitung und eine gesuchte Spalte
über ein Bitleitungspaar angesprochen werden, bei dem in
einem Schreibzugriff eine gespeicherte Ladung auf alle
Bitleitungspaare übertragen, eine Spaltenadresse von einem
Spaltendekodierer ermittelt und die zugehörige Wortleitung
aktiviert und ein Leseverstärker das Potential auf den
adressierten Bitleitungen verstärkt wird.
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DRAM-Speicherbausteine zeichnen sich dadurch aus, dass sie
zur Speicherung eines Informationsbits eine bestimmte
Kapazität benötigen. Im Gegensatz zu statischen Speicherbausteinen
(SRAM), die in Caches verwendet werden, haben
DRAM-Speicherbausteine den Nachteil, dass nach einem Lesezugriff das aus
der Zelle gelesene Bit erneut geschrieben werden muss, damit
der Zelleninhalt stabil bleibt. Man unterscheidet deshalb
zwischen der Zugriffszeit nach der ein Dateninhalt an die CPU
zurück geliefert wird, und der DRAM-Zykluszeit, die angibt,
nach welchem Zeitintervall erneut auf einen Speicherbaustein
zugegriffen werden kann.
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DRAM-Speicherbausteine benötigen außerdem in Intervallen im
Bereich einer Millisekunde Refresh-Zyklen, die sicherstellen,
dass Dateninhalte nicht verloren gehen, wenn länger nicht auf
die Zelle zugegriffen wurde.
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Bedingt durch diese Eigenschaft sind
Standard-DRAM-Speicherbausteine etwa zehnmal langsamer als SRAM-Speicherbausteine,
deren Zelleninhalte stabil bleiben. Der
Geschwindigkeitsnachteil von DRAM-Speicherbausteinen kann durch besondere
Zugriffsarten teilweise wettgemacht werden.
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Um Adressleitungen zu sparen, wird bei den meisten DRAM-
Speicherbausteinen die Adresse gemultiplext und in zwei
Teilen nacheinander in dem Baustein übertragen.
DRAM-Speicherbausteine sind intern als rechteckige Gitter aus Zeilen
(Rows) und Spalten (Columns) aufgebaut. Für jedes adressierte
Bit wird nach einem Signal RAS (Row Address Strobe) über
Außenleitungen zuerst die Zeile adressiert. Nach dem Signal
CAS (Column Address Strobe) wird über die gleichen Leitungen
die Spalte adressiert. Die Zugriffzeit setzt sich also aus
der Zeilen- und Spaltenzugriffszeit zusammen. Sie beträgt
ohne Optimierung heutzutage 120 ns. Verschiedene
Zugriffsmodi, die bei allen DRAM-Speicherbausteinen Standard sind,
beschleunigen den DRAM-Zugriff. Ein NIBBLE-Modus liefert für
jedes gesetzte RAS-Signal die drei nächsten Bits, ohne dass
das RAS-Signal erneut gesetzt werden muss. Um Daten innerhalb
einer Zeile anzusprechen, braucht das RAS-Signal in einem
Page-Modus nicht jedes Mal neu eingelegt zu werden. Das
erlaubt aktuelle Zugriffszeiten von etwa 60 ns auf die Bits
einer Zeile bzw. Page. Beim Zugriff auf Daten innerhalb einer
Zeile braucht in einem Static-Column-Modus auch das CAS-
Signal nicht jedes Mal gesetzt zu werden.
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In jüngster Zeit sind verschiedene
DRAM-Speicherbaustein-Versionen mit verbesserten Zugriffsverhalten festgestellt
worden. Ein EDO-RAM-Speicherbaustein unterstützt
Adress-Pipelining, weil adressierte Daten länger am Bus zur Verfügung
stehen. Auf die Bits einer einmal adressierten, im Chip
gepufferten Zeile kann im Page-Modus schneller zugegriffen
werden, als bei Standard-Speicherbausteinen. EDO-RAM-
Speicherbausteine verkürzen den Zugriff auf Daten innerhalb
einer Page auf etwa 25 ms.
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Sogenannte synchrone DRAM-Speicherbausteine
(SDRAM-Speicherbausteine) erlauben Burst-Zugriffe einer spezifizierten Länge
innerhalb sequentieller DRAM-Bereiche. Hierbei sorgen nicht
Synchronisationssignale, sondern ein schnelles Taktsignal für
den korrekten Ablauf des DRAM-Zugriffs. Die Datenzugriffszeit
verringert sich hierbei auf etwa 8 bis 10 Nanosekunden also
ns.
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RAMBUS-Speicherbausteine verzichten auf die RAS/CAS-Signale.
Ein SDRAM-Kern wird stattdessen mit einer neuen
8-Bit-Breiten-Buszugriffschnittstelle versehen, die mit dem CPU-Takt
synchronisiert ist. Über die Schnittstelle lässt sich jeder
Chip wie eine komplette Speicherbank ansteuern.
Aufeinanderfolgende Bytes werden von einem Chip in Abständen von weniger
als zwei ns ausgegeben. Durch parallelen Zugriff auf mehrere
Chips können Hauptspeichersysteme mit Bandbreiten bis zu
einigen Gigabyte/Sekunde realisiert werden.
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Ferner kommt bei DRAM-Speicherbausteinen das sogenannte
Banking zum Einsatz. Dieses Verfahren wird auch als
Interleaf-Memory oder Speicherverschränkung bezeichnet. Dabei
werden n aufeinanderfolgende Datenworte in jeweils
unterschiedlichen Banken gespeichert, auf die nacheinander zugegriffen
wird. Beim Burst-Zugriff muss in diesem Fall nur die
Zugriffszeit und nicht die Zykluszeit berücksichtigt werden.
Ein DRAM-Controller ordnet aufeinanderfolgende
Speicheradressen unterschiedlichen Banken zu. Erst nach n Zugriffen wird
erneut auf die erste Bank zugegriffen.
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Folgender Problematik unterliegen sämtliche vorstehend
erläuterte Varianten des DRAM-Speichers:
Bei der Auslesung von Speicherzellen aus dem Zellenfeld wird
eine Mindestwartezeit zwischen dem Aktivierungsbefehl zum
Aktivieren einer Wortleitung und dem Schreibbefehl im Rahmen
der üblichen Spezifikation festgelegt. Hintergrund für die
Wartezeit ist, dass zunächst die Entwicklung der bei der
Aktivierung ausgelesenen Speicherzellen entlang einer
Wortleitung abgewartet wird. Dies bedeutet, dass nach der Öffnung
der Zellenfeldtransistoren eine gewisse Zeitspanne
verstreicht. Erst anschließend hieran wird der Leseverstärker
zwecks Verstärkung der Begleitungssignale aktiviert und erst
hieraufhin werden die Daten zum Auslesen oder aber bei einem
Schreibbefehl zum Überschreiben freigegeben.
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Eine Aufgabe der vorliegenden Erfindung besteht darin, ein
Verfahren zum Zugreifen auf Speicherzellen eines DRAM-
Speicherbausteins zu schaffen, das schnellere Zugriffszeiten
als bislang möglich gewährleistet.
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Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1.
Vorteilhafte Weiterbildungen der Erfindung sind in den
Unteransprüchen angegeben.
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Dadurch dass erfindungsgemäß vorgesehen ist, im Zellenfeld
den Schreibvorgang gleichzeitig mit der Aktivierung der
Wortleitung einzuleiten, können diejenigen Leseverstärker, welche
Schreibdaten erhalten sollen, überschrieben werden, ohne das
vorher die Zelldaten ausgewertet werden müssen. Bei allen
übrigen Lesverstärkern einer aktivierten Wortleitung erfolgt
die übliche Bewertung der Bitleitungssignale. Auf diese Weise
ergibt sich ein Geschwindigkeitsgewinn beim Betrieb des
Speicherbausteins.
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Bei zukünftigen DRAM-Speicherbausteinen ist denkbar, dass die
Anzahl der Adresspins erhöht wird. Dies ist beispielsweise
möglich durch die Verwendung von Ball Grid Arrays, wodurch
Wortleitungs- und Spaltenadressen auch in diesem Fall
gleichzeitig übertragen werden können, so dass es auch hier zu
einem beträchtlichen Geschwindigkeitsgewinn kommt.
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Vorteilhaft beim dem erfindungsgemäßen Verfahren ist ferner
die sich ergebende Stromeinsparung, da nur ein Teil der
Leseverstärker aufgrund des erfindungsgemäßen Verfahrens geladen
werden muss, und zwar derjenige Teil, der beim folgenden
Schreibzugriff überschrieben werden wird, so dass
Umladeströme für diese Leseverstärker nicht erforderlich sind.
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Aus der erfindungsgemäßen Grundidee, Wortleitungs- und
Speicheradressen gleichzeitig zu übertragen, resultiert der
Vorteil, dass Fehler in einer Wortleitung bzw. in einer CSL-
Leitung gezielt ermittelt werden können, weshalb Fehler in
diesen Leitungen auch gezielt beseitigt werden können, ohne
jeweils die komplette Leitung durch eine redundante Leitung
ersetzen zu müssen. Das erfindungsgemäße Verfahren erlaubt
dadurch hohe Flexibilität bei der Reparatur von
Wortleitungen. Alternativ gewährleistet die Erfindung eine Reduktion
redundanter Wortleitungs- und/oder CSL-Leitungsstrukturen,
wodurch die Chipfläche deutlich verkleinert werden kann.
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Nachfolgend wird die Erfindung anhand der Zeichnung
beispielhaft näher erläutert; in dieser zeigen
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Fig. 1 den Aufbau eines DRAM-Hauptspeichers,
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Fig. 2 das Lesen einer 0 aus einer DRAM-Zelle, und
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Fig. 3 das Schreiben einer 1 in eine DRAM-Zelle.
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Fig. 1 zeigt die Gesamtorganisation eines
DRAM-Speichersubsystems für einen Mikrocomputer. Ein Hauptspeicher 10 ist aus
mehreren gleichartigen DRAM-Chips aufgebaut, die für sich
jeweils als DRAM bezeichnet sind, und von denen einer
repräsentativ für die anderen mit der Bezugsziffer 11 bezeichnet
ist. Die DRAM-Chips können in unterschiedlichen Bänken
liegen. Ein DRAM-Controller 12 ermittelt aus der physikalischen
Speicheradresse die Bank und die adressierten Einzelchips und
liefert anschließend die je nach Zugriffsmodus benötigten
Adresssignale.
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Bei einem Zugriff auf den DRAM-Chip werden an eine DRAM-
Steuerung 12a das RAS, CAS und gegebenenfalls das Write-
Enable-Signal übergeben. Das RAS-Signal wird aktiviert. Ein
Adresspuffer 13 nimmt die Zeilenadresse ab. Aus der
Zeilenadresse ermittelt ein Zeilendekodierer 14 die adressierte
Zeile im Speicherzellenfeld des jeweiligen Chips 11, die über
eine Wortleitung WLj angesprochen wird. Anschließend wird das
CAS-Signal aktiviert und die DRAM-Steuerung 12a schreibt die
Spaltenadresse in den Adresspuffer 13. Der Spaltendekodierer
15 ermittelt die gesuchte Spalte innerhalb des Zellenfeldes,
die über die Bitleitungspaare Bli und ≙Bli angesprochen wird.
Bei einem Lesezugriff wird das gefundene Bit aus der
Speicherzelle ausgegeben. Von einem Leseverstärker 16
verstärkt und über ein I/O-Gatter 17 in einen Datenausgabepuffer
18 geschrieben. Das gelesene Bit wird über das Dout-Signal des
DRAM-Chips ausgegeben.
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Beim Schreibzugriff aktiviert die DRAM-Steuerung 12a das
≙WE-Signal (Write Enable). Die Schreibinformation wird über
Din an einen Datenpuffer 19 übergeben. Über das I/O-Gatter 17
und den Leseverstärker 16 wird die Information an die
adressierte Speicherzelle weitergeleitet und gespeichert.
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Anhand von Fig. 2 wird nunmehr der zeitliche Ablauf beim
Lesen des Werts 0 aus einer DRAM-Speicherzelle 11
dargestellt. Beim Lesen entsteht eine winzige Potentialdifferenz
beim Signal der Bitleitung. Beim leeren Kondensator (0) sinkt
das Potential etwas ab, sonst (1) steigt es. Der
Leseverstärker 17 intensiviert diesen Effekt über beide Bitleitungen in
der entsprechenden Richtung. Die Daten stehen nach kurzer
Zeit stabil zur Verfügung.
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Anhand von Fig. 3 wird nunmehr das Schreiben erläutert. Beim
Schreiben einer 1 werden mit dem ≙RAS-Signal gleichzeitig
die Schreibinformation Din und das ≙WE-Signal gesetzt. Im
Eingangspuffer wird das Signal verstärkt und an das
Leitungspaar I/O und ≙I/O übergeben. Der Zeilendekodierer 14
aktiviert die zuständige Wortleitung. Die gespeicherte Ladung
wird zunächst auf alle Begleitungspaare übertragen. Nachdem
das ≙CAS-Signal gesetzt und die an den Adresspuffer 13
übergebene Spaltenadresse vom Spaltendekodierer ermittelt ist,
intensiviert der zuständige Leseverstärker 16 das Potential
auf den adressierten Bitleitungen BLi und ≙BLi. Der bisher
gespeicherte Wert wird durch das verstärkte neue Signal
ersetzt. Die Logik der DRAM-Zelle ist derart konzipiert, dass
gleichzeitig auch alle anderen Zellen der angesteuerten Zeile
ihr bereits gespeichertes Signal auffrischen.
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Vorstehend ist anhand von Fig. 2 und 3 der bisherige Zugriff
auf die DRAM-Speicherzellen erläutert worden. Bisher war
ferner üblich, bei der Auslesung von Speicherzellen aus dem
Zellenfeld eines DRAM eine Mindestwartezeit zwischen einem
Aktivierungsbefehl (Activate bzw. Aktivierung einer
Wortleitung) und einem Schreibbefehl (Write) im Rahmen üblicher
Spezifikationen festgelegt, abzuwarten. Hintergrund für die
Wartezeit ist, dass zunächst die Entwicklung der bei der
Aktivierung ausgelesenen Speicherzellen entlang einer
Wortleitung abgewartet wird. D. h., dass nach Öffnung der
Zellenfeldtransistoren eine gewissen Zeitspanne verstreicht, wobei
anschließend der Leseverstärker zwecks Verstärkung der
Bitleitungssignale aktiviert wird, und wobei erst daraufhin die
Daten zum Auslesen oder aber bei einem Write-Befehl zum
Überschreiben freigegeben werden. Im Gegensatz hierzu ist
erfindungsgemäß vorgesehen, im Zellenfeld den Schreibvorgang
gleichzeitig mit der Aktivierung der Wortleitung einzuleiten.
Dies bedeutet, dass derjenige Leseverstärker, welcher
Schreibdaten erhalten soll, überschrieben werden kann, ohne
dass vorher die Zelldaten ausgewertet werden. Bei allen
üblichen Leseverstärkern einer aktivierten Wortleitung
hingegen erfolgt die bisher übliche Bewertung der
Begleitungssignale. Auf diese Weise ergibt sich ein
Geschwindigkeitsgewinn beim Betrieb des DRAM-Speicherbausteins sowie eine
geringfügige Stromeinsparung, weil nur eine verringerte
Anzahl von Leseverstärkern und Bitleitungen beim folgenden
Schreibzugriff überschrieben werden müssen.
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Durch die durch die Erfindung geschaffene gleichzeitige
Wortleitungs- und Spaltenadressenübertragung gestaltet sich die
Reparatur einer Wortleitung, wesentlich flexibler als bisher
unter Rückgriff auf redundante Leitungen oder alternativ
durch eine Verkleinerung der Chipfläche für entsprechend
redundante Leitungen.
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Beispielsweise im Fall der CSL-Redundanz mit vier Segmenten
vermag eine redundante CSL-Leitung in jedem der Segmente eine
beliebige CSL-Leitung zu ersetzen. Um dies zu ermöglichen,
wird auf vier sogenannte Fuse-Boxen zurückgegriffen, wobei
jede Fuse-Box für ein Segment zuständig ist. Wenn eine CSL-
Leitung defekt ist und mit einer redundanten CSL-Leitung in
einem Segment ersetzt wird, werden die Fuses der zugehörigen
Fuse-Box geschossen. Daraufhin wird die CSL-Leitung in diesem
und nur in diesem Segment durch die redundante CSL-Leitung
ersetzt; d. h., in jedem der anderen drei Segmente kann noch
jeweils eine Reparatur durchgeführt werden. Mit einer
redundanten CSL-Leitung können damit bei dem angesprochenen
Beispielsfall vier Reparaturen durchgeführt werden.
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Dasselbe trifft grundsätzlich auf die Wortleitungsredundanz
zu. Bislang werden defekte Wortleitungen komplett mit einer
redundanten Wortleitung ersetzt. Dies ist notwendig, weil zum
Zeitpunkt des Aktivierungsbefehls für die Wortleitung noch
nicht bekannt ist, welche CSL-Leitung mit einem folgenden
Lese- oder Schreibbefehl aktiviert wird. Wenn jedoch aufgrund
des erfindungsgemäßen Verfahrens mit einem Aktivierungsbefehl
nicht mehr nur auf die Wortleitungsadresse, sondern auch auf
die CSL-Adresse gezielt zugegriffen werden kann, ist bekannt,
welcher Sektor defekt ist, und damit kann die teilweise
defekte Wortleitung in gleicher Weise segmentiert werden, wie
dies vorstehend für die CSL-Leitung erläutert ist.
Bezugszeichenliste
10 Hauptspeicher
11 DRAM-Speicherzelle
12 DRAM-Controller
12a DRAM-Steuerung
13 Adresspuffer
14 Zeilendekodierer
15 Spaltendekodierer
16 Leseverstärker
17 I/O-Gatter
18 Datenausgabepuffer