DE10232962B4 - Schaltung und Verfahren zum Schreiben und Auslesen von Daten aus einer dynamischen Speicherschaltung - Google Patents

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Abstract

Verfahren zum Schreiben und Auslesen von Daten aus einer dynamischen Speicherschaltung, wobei die Speicherschaltung über Wortleitungen (WL) und Bitleitungen (BL) adressierbare Speicherzellen aufweist,
wobei eine Wortleitung (WL) bei einem Adressieren eines Speicherbereiches (SP1, SP2) mit einer bestimmten Adresse aktiviert wird, um eine erste Anzahl von Daten zu schreiben oder auszulesen,
wobei eine Wortleitung (WL) mehrere voneinander getrennte Wortleitungsabschnitte (WLA) aufweist,
wobei über die Bitleitungen (BL) bei einer Adressierung mit der bestimmten Adresse parallel die erste Anzahl von Daten in durch die Adresse adressierte Speicherzellen schreibbar oder Daten aus durch die Adresse adressierte Speicherzellen auslesbar sind,
dadurch gekennzeichnet , dass nur ein Teil der Wortleitungsabschnitte (WLA) bei einem Adressieren mit einer bestimmten Adresse aktiviert werden, um nur einen Teil der durch die Wortleitung (WL) adressierten Speicherzellen parallel zu beschreiben oder parallel auszulesen, wenn gleichzeitig nur eine zweite Anzahl von Daten, die kleiner ist als die erste Anzahl...

Description

  • Schaltung und Verfahren zum Schreiben und Auslesen von Daten aus einer dynamischen Speicherschaltung Die Erfindung betrifft ein Verfahren zum Schreiben und Auslesen von Daten aus einer dynamischen Speicherschaltung. Die Erfindung betrifft weiterhin eine Schaltung zum Beschreiben und Auslesen von Daten.
  • Eine dynamische Speicherschaltung, wie z.B. ein DRAM, weist Wortleitungen und Bitleitungen auf, an deren Kreuzungspunkten sich Speicherzellen befinden. Die Speicherzellen werden adressiert, indem eine Wortleitung, an der sich die Speicherzelle befindet, aktiviert wird und durch Auswahl der entsprechenden Bitleitung das Datum aus der Speicherzelle ausgelesen wird.
  • Bei der Aktivierung einer Wortleitung eines DRAMs werden intern zur Zeit üblicherweise zwei physikalische Wortleitungen aktiviert. So hat beispielsweise ein 256M Baustein 8.192 Wortleitungsadressen, d.h. der Adreßumfang ist mit 13 bit festgelegt. Physikalisch hat der 256M Baustein jedoch 16.384 Wortleitungen, wobei redundante Wortleitungen nicht berücksichtigt sind. Eine adressierbare Wortleitung umfasst daher zwei Wortleitungsabschnitte, die über die gleiche Adresse adressierbar sind und die jeweils mit einem eigenen Wortleitungstreiber angesteuert werden können. Dies hat den Vorteil, daß die Länge der Wortleitung im wesentlichen halbiert werden kann, so daß die Kapazität der Wortleitung auf die Kapazitäten eines Wortleitungsabschnittes reduziert wird. Auf diese Weise können Wortleitungen schneller umgeladen, d.h. schneller aktiviert bzw. deaktiviert werden, so daß der Zugriff auf eine Speicherzelle erheblich beschleunigt wird.
  • Je nach Konfiguration des Speicherbausteins werden pro Taktzyklus gleichzeitig 16, 8 oder 4 Datenbits ausgelesen. Bei einem Double-Data-Rate-Baustein werden diese Anzahl von Bits mit jeder steigenden und jeder fallenden Flanke des Taktsignals ausgegeben. Um die Daten zur Verfügung zu stellen werden die Ausleseverstärker mit Spaltenauswahlleitungen aktiviert. Ein x16 organisierter Speicherbaustein gibt mit einer steigenden Flanke und der fallenden Flanke des Taktsignals jeweils 16 Bit aus, so daß bei einem Taktzyklus 32 Bit ausgegeben werden müssen. Ein x16 organisierter Speicherbaustein aktiviert für einen Schreibe- und Lesevorgang daher vier Spaltenauswahlleitungen, wobei bei einem Zugriff innerhalb eines Taktzyklus 32 Bit Daten geschrieben oder gelesen werden können. Bei einem x8 organisierten Speicherbaustein werden daher nur zwei Spaltenauswahlleitungen aktiviert, so daß 16 Bit Daten pro Zugriff, d.h. pro Taktzyklus, zur Verfügung gestellt werden, die zu 8 Bit mit der steigenden Flanke und zu 8 Bit mit der fallenden Flanke übernommen oder ausgegeben werden können.
  • Bei einem x 4 organisierten Speicherbaustein werden jedoch ebenfalls zwei Spaltenauswahlleitungen zum Schreiben oder Lesen aktiviert, so daß pro Taktzyklus 16 Bit Daten verarbeitet werden können. Da jedoch nur 4 Bit gleichzeitig mit jeder steigenden und mit jeder fallenden Flanke übernommen bzw. ausgelesen werden können, kann nur ein Teil des so aktivierten Speicherbereichs von 16 Bit, nämlich nur 8 Bit davon, verwendet werden.
  • Das Aktivieren einer Wortleitung führt zu einem Leistungsverbrauch, der durch Umladen der Wortleitung aber auch aufgrund des dadurch aktivierten Ausleseverstärkers hervorgerufen wird. Dadurch ist nachteilig, daß der Leistungsverbrauch bei einem x4 organisierten Baustein ebenso hoch ist wie bei einem x8 organisierten Baustein, da selbst wenn nur 8 Bit Daten pro Taktzyklus ausgelesen werden, jeweils 16 Bit Daten bereitgestellt werden müssen.
  • Die Leistungsaufnahme entsteht dadurch, daß beim Aktivieren der Wortleitung die Ladung von den daran befindlichen Spei cherzellen auf eine der Bitleitungen fließt und durch die Ausleseverstärker die Potentiale der Bitleitung oder einer benachbarten Bitleitung bezüglich ihres Potentials auseinandergezogen werden, d.h. das Potential einer der Bitleitungen wird gegen ein Low-Potential, das Potential der jeweils anderen Bitleitung gegen ein High-Potential gezogen. Ferner wird Leistung verbraucht, um die Wortleitungsadresse zu dekodieren.
  • Aus der Druckschrift „A 30 ns 256-Mb DRAM with a Multidevided Array Structure", T. Sugibayashi et al., IEEE Journal of Solid State Circuits, Vol. 28, November 1993, ist eine DRAM-Architektur für einen 256-Mb-Speicherbaustein dargestellt. Der Speicherbaustein weist eine Zweiteilung einer Wortleitung in zwei Wortleitungsabschnitte auf.
    •
  • Es ist Aufgabe der vorliegenden Erfindung eine Schaltung und ein Verfahren zur Verfügung zu stellen, wodurch der Energieverbrauch eines dynamischen Speicherbausteins reduziert werden kann.
  • Diese Aufgabe wird durch das Verfahren nach Anspruch 1 und die Schaltung nach Anspruch 4 gelöst.
  • Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Erfindungsgemäß ist ein Verfahren zum Schreiben und Auslesen von Daten aus einer dynamischen Speicherschaltung vorgesehen. Die Speicherschaltung weist über Wortleitungen und Bitleitungen adressierbare Speicherzellen auf. Eine Wortleitung wird dabei bei einem Adressieren eines Speicherbereichs mit einer bestimmten Adresse aktiviert. Die Wortleitung weist mehrere voneinander getrennte Wortleitungsabschnitte auf. Über die Bitleitungen sind bei einer Adressierung mit der bestimmten Adresse parallel eine Anzahl von Daten in durch die Adresse adressierte Speicherzellen schreibbar oder aus durch die Ad resse adressierte Speicherzellen auslesbar. Es ist vorgesehen, daß nur ein Teil der Wortleitungsabschnitte bei einem Adressieren mit einer bestimmten Adresse aktiviert werden, um nur einen Teil der durch die Wortleitung adressierten Speicherzellen parallel zu beschreiben oder parallel auszulesen.
  • Das Aktvieren nur eines Teils der Wortleitungsabschnitte wird durchgeführt, wenn gleichzeitig nur eine zweite Anzahl von Daten, die kleiner ist als die erste Anzahl von Daten, in die durch die Adresse adressierten Speicherzellen geschrieben oder aus den durch Adresse adressierten Speicherzellen ausgelesen werden sollen.
  • Üblicherweise sind die Wortleitungen in mehrere, vorzugsweise zwei Wortleitungsabschnitte unterteilt und jeweils mit einem eigenen Wortleitungstreiber versehen. Dabei werden die Wortleitungstreiber jeweils bei einem Adressieren der Wortleitung gemeinsam üblicherweise über die gleiche Adressierung angesteuert. Beim Schreiben oder Auslesen von Daten werden die Ausleseverstärker über die Spaltenauswahlleitungen aktiviert. Je nach Organisation des Speicherbausteins, d.h. die gleichzeitig auszulesenden Datenbits, werden über die Spaltenauswahlleitungen eine bestimmte Anzahl von Speicherzellen zum Beschreiben oder zum Auslesen adressiert. Es kann jedoch vorkommen, insbesondere bei einem x4 organisierten Speicherbaustein, daß mehr Speicherzellen adressiert werden als in einem Taktzyklus beschrieben bzw. ausgelesen werden können.
  • Beim Aktivieren einer Wortleitung zum Adressieren einer Speicherzelle fließen die Ladungen der an der Wortleitung befindlichen Speicherzellen auf die entsprechenden Bitleitungen und müssen durch die Ausleseverstärker verstärkt werden, um die abgeflossene Ladung einerseits in die Speicherzellen wieder zurückzuschreiben und andererseits je nach zum Auslesen ausgewählten Bitleitungen als lesbare Information auf die Datenausgänge anzulegen. Das Verstärken der Ladungen auf den Bitleitungen benötigt elektrische Energie und bewirkt dadurch einen erheblichen Anteil an Stromverbrauch der Speicherschaltung.
  • Da die Wortleitungen üblicherweise in zwei oder mehr Wortleitungsabschnitte unterteilt sind, die voneinander physikalisch getrennt und jeweils durch einen Wortleitungstreiber angesteuert werden, ist es erfindungsgemäss vorgesehen, nicht alle der Wortleitungsabschnitte beim Adressieren von Speicherzellen zu aktivieren, um somit die zum Ladungstrennen notwendige Energie einzusparen. Dies ist insbesondere dann sinnvoll, wenn nur ein Teil der Speicherzellen, die nur über einen der Wortleitungsabschnitte adressierbar sind, in einem Taktzyklus beschrieben oder ausgelesen werden sollen.
  • Auf diese Weise läßt sich vermeiden, daß die Ausleseverstärker an einem Teil der Bitleitungen die von den Speicherzellen auf die Bitleitungen fließenden Ladungen verstärken müssen, da die Wortleitungsabschnitte, an denen Speicherzellen liegen, die nicht adressiert werden sollen, nicht aktiviert werden. Dadurch wird vorteilhaft erreicht, daß der Stromverbrauch reduziert werden kann, der durch das Aktivieren einer Wortleitung und durch die Ladungsverstärkung auf den Bitleitungen bewirkt wird.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine Schaltung zum Beschreiben oder Auslesen von Daten aus einer dynamischen integrierten Speicherschaltung vorgesehen. Die Speicherschaltung weist über Wortleitungen und Bitleitungen adressierbare Speicherzellen auf. Die Wortleitung wird bei einem Adressieren mit einer bestimmten Adresse aktiviert, wobei eine Wortleitung mehrere voneinander getrennte Wortleitungsabschnitte aufweist. Über die Bitleitungen sind bei einer Adressierung mit der bestimmten Adresse parallel eine erste Anzahl von Daten in durch die Adresse adressierte Speicherzellen schreibbar oder Daten aus durch die Adresse adressierte Speicherzellen auslesbar. Es ist eine Ansteuerschaltung vorgesehen, um bei einem Adressieren mit einer bestimmten Adresse nur einen Teil der Wortleitungsabschnitte zu ak tivieren, so daß nur ein Teil der mit der Wortleitung verbundenen Speicherzellen parallel beschrieben oder parallel ausgelesen werden kann, wenn gleichzeitig nur eine zweite Anzahl von Daten, die kleiner ist als die erste Anzahl von Daten, in die durch die Adresse adressierten Speicherzellen geschrieben oder aus den durch die Adresse adressierten Speicherzellen ausgelesen werden sollen.
  • Eine solche Schaltung hat den Vorteil, daß mit Hilfe der Ansteuerschaltung die Wortleitungsabschnitte, die üblicherweise gemeinsam über eine bestimmte Adresse adressiert werden können, nun einzeln angesteuert werden können, wenn die Wortleitung aktiviert werden soll. Dadurch ist es erfindungsgemäß möglich, nur einen Wortleitungsabschnitt zu aktivieren, wenn Daten nur aus Speicherzellen, die sich an diesem Wortleitungsabschnitt befinden, adressiert werden sollen.
  • Vorzugsweise ist vorgesehen, daß die Ansteuerschaltung abhängig von einem Steuersignal eines ersten Wortleitungsabschnitts und/oder eines zweiten Wortleitungsabschnitts einer Wortleitung aktiviert wird. Dieses Steuersignal wird vorzugsweise an einem externen Anschluß der integrierten Speicherschaltung angelegt, wobei der externe Anschluß ein Steueranschluß der integrierten Speicherschaltung ist. Üblicherweise weist ein integrierter Speicherbaustein nur eine bestimmte Anzahl von Adresseingängen und Datenein- und Ausgängen auf, so daß ein zusätzlicher externer Anschluß zur Auswahl eines der Wortleitungsabschnitte nicht vorgesehen ist. Dies würde einem weiteren Adresseingang entsprechen. Erfindungsgemäß ist nun vorgesehen, daß das Steuersignal an einen Steueranschluß der integrierten Speicherschaltung angelegt wird, der zum Steuern des Schreib-Lese-Vorgangs oder ähnlichem benutzt wird. Dies hat den Vorteil, daß kein weiterer externer Anschluß der integrierten Speicherschaltung hinzugefügt werden muss sondern bereits bestehende Anschlüsse genutzt werden können.
    •
  • Eine bevorzugte Ausführungsform der Erfindung ist im folgenden anhand der beigefügten Zeichnung näher erläutert.
  • 1 zeigt schematisch eine integrierte Speicherschaltung mit 256 Mbit Speicherkapazität. Die Speicherschaltung ist in 8.192 Wortleitungen WL organisiert. An den Wortleitungen WL befinden sich Speicherzellen (nicht gezeigt), deren Inhalte über Bitleitungen BL, ausgelesen werden können.
  • Eine Speicherzelle wird adressiert, indem zunächst die entsprechende Wortleitung WL die mit der zu adressierenden Seicherzelle verbunden ist, aktiviert wird. Anschließend wird der Inhalt einer Speicherzelle über die Bitleitung BL durch einen Ausleseverstärker 4 ausgelesen. Ein Datum wird in eine Speicherzelle geschrieben, indem über eine Bitleitung einer Speicherzelle eine Ladung eingeprägt wird.
  • Beim Aktivieren einer Wortleitung WL werden die jeweilige Speichertransistoren der daran befindlichen Speicherzellen durchgeschaltet und die Ladung der Speicherkondensatoren fließen auf die entsprechenden Bitleitungen BL. Die Ausleseverstärker 4 an den entsprechenden Bitleitungen BL verstärken den geringen Ladungsunterschied bezüglich einer benachbarten nicht mit einem Speicherkondensator verbundenen Bitleitung BL. Durch ein Spaltenauswahlsignal CSL werden diejenigen Ausleseverstärker 4 ausgewählt, von denen das Datum auf die entsprechende Datenleitung ausgegeben werden soll bzw. über die die adressierte Speicherzelle beschrieben werden soll.
  • Bei einem Double-Data-Rate-Speicher werden Daten mit der steigenden Flanke des Taktsignals und der fallenden Flanke des Taktsignals in den Speicherzellen oder aus den Speicherzellen übertragen. Dadurch wird die Datenübertragungsrate gegenüber konventionellen Speicherschaltungen erhöht. In einem Speicherbaustein, der Datenein-/ausgänge mit einer Datenbusbreite von 8 Bit aufweist, können somit pro Taktzyklus 16 Bit übertragen werden. Entsprechend werden bei einem Speicherbaustein, der eine Datenbusbreite von 4 Bit aufweist 8 Bit pro Taktzyklus übertragen. Sowohl bei einem Speicherbaustein mit einem 8 Bit Datenbus als auch bei einem Speicherbaustein mit einem 4 Bit Datenbus werden jedoch bei einer Adressierung zwei Spaltenauswahlleitungen aktiviert. Dies sind üblicherweise Vorgaben, die aus der Spezifikation der Speicherschaltung resultieren.
  • Bei Speicherbausteinen ist es wichtig, daß die Speicherzellen relativ schnell beschrieben und wieder ausgelesen werden können. Insbesondere bei großen Speicherblöcken würden daher die Wortleitungen WL eine große Länge annehmen, so daß beim Aktivieren der Wortleitungen WL die Umladezeiten aufgrund der Leitungskapazität erheblich wären. Aus diesem Grund werden Wortleitungen WL mit zwei oder mehreren Abschnitten vorgesehen, die jeweils mit einem eigenen Wortleitungstreiber 3 betrieben werden können wodurch sich die Zeit zum Umladen der Wortleitung WL, d.h. der einzelnen Wortleitungsabschnitte erheblich reduziert.
  • Dies hat zur Folge, daß mehrere Speicherbereiche SP1, SP2 vorgesehen werden, die jeweils eine Wortleitung WL aufweisen, die über die gleiche Adresse adressierbar sind. Jeder der Speicherbereiche ist mit den gleichen Spaltenauswahlleitungen CSL verbunden, so daß die Ausleseverstärker 4 in jedem der Speicherbereiche über die gleichen Spaltenauswahlsignale CSL aktiviert werden. Dadurch werden bei einer Speicherschaltung, deren Wortleitungen WL jeweils zwei Wortleitungsabschnitte WLA aufweisen, durch eine Spaltenauswahlleitung CSL Ausleseverstärker in beiden Speicherbereichen aktiviert, und mit jedem Auslesevorgang bzw. Einschreibvorgang 8 Bit Daten adressiert. Bei der Aktivierung von zwei Spaltenauswahlleitungen CSL zum Beschreiben oder Auslesen von Daten in die Speicherzellen hat dies zur Folge, daß 16 Bit Daten beim Auslesen bereitgestellt werden bzw. 16 Speicherzellen zum Beschreiben von Daten adressiert werden. Insbesondere bei einem 4 Bit Datenbus können jedoch nur maximal 8 Bit Daten (bei Double-Data-Rate) pro Taktzyklus übertragen werden. Werden nun Daten ausgelesen, so stehen jedoch mit jedem Taktzyklus 16 Bit Daten bereit, die ausgelesen werden könnten. Von diesen 16 Bit Daten werden jedoch nur 8 Bit ausgewählt, und ausgegeben. Die übrigen 8 Bit werden verworfen.
  • Das Verstärken von Ladungen auf den Bitleitungen BL benötigt eine erhebliche Menge an elektrischer Energie, da mit der Ak tivierung einer Wortleitung eine große Anzahl von Speichertransistoren geöffnet werden, so daß die Ladung aus den Speicherkondensatoren auf die jeweiligen Bitleitungen BL fließt. Die daran angeschlossenen Ausleseverstärker verstärken diese Ladung und stellen sie an einem Ausgang des Ausleseverstärkers zur Verfügung, auch wenn sie dort nicht abgegriffen werden. Auf Grund der großen Zahl von Bitleitungen benötigt dieser Vorgang viel Energie, auch dann, wenn die an dem Ausgang des Ausleseverstärkers anstehenden Daten nicht verwendet werden.
  • Erfindungsgemäß ist nun vorgesehen, daß die Wortleitungsabschnitte WLA voneinander getrennt angesteuert werden können, so daß jeweils nur ein oder ein Teil der Wortleitungsabschnitte WLA aktiviert wird. Es wird also Energie eingespart, indem ein Wortleitungabschnitt WLA der normalerweise beim Adressieren einer Wortleitung WL aktiviert werden würde, nicht aktiviert wird. Dadurch wird vermieden, dass die Ausleseverstärker 4 die Potentialunterschiede auf den entsprechenden Bitleitungen verstärken müssen. Dies spart eine erhebliche Menge der Energie ein die normalerweise durch das Bereitstellen der Daten auf den Bitleitungen verbraucht wird. Dadurch wird der Stromverbrauch der integrierten Speicherschaltung reduziert, wodurch sich beispielsweise der Chip weniger stark erwärmt.
  • In 1 ist eine solche Speicherschaltung dargestellt. Der beispielhafte Speicherbaustein weist 8.192 logische Wortleitungen auf. Diese können über Adresseingänge mit einer Adressbusbreite von 13 Bit adressiert werden. Die Auswahl der jeweiligen Wortleitung WL wird durch den Adressdekodierer 1 vorgenommen. Der Adressdekodierer 1 weist 8.192 Ausgänge auf, die mit dem jeweiligen adressierten Wortleitungen WL verbunden sind. Erfindungsgemäß ist nun jeder der Ausgänge des Adressdekodierers 1 mit einer Ansteuerschaltung 2 verbunden, die ein Steuereingang für ein Steuersignal S und zwei Ausgänge für jeweils ein Wortleitungsansteuersignal aufweist. Die beiden Ausgänge für das Wortleitungsansteuersignal sind jeweils über einen Wortleitungstreiber 3 mit einem Wortleitungsabschnit WLA verbunden.
  • Gesteuert durch das Steuersignal S ist nun vorgesehen, daß, sobald eine Wortleitung WL durch den Adressdekodierer 1 aktiviert werden soll, das Steuersignal S den Wortleitungsabschnitt WLA auswählt, an dem die Speicherzellen liegen, aus denen Daten ausgelesen oder in die Daten geschrieben werden sollen. Der jeweils andere Wortleitungsabschnitt wird nicht aktiviert.
  • Die Ansteuerschaltung kann so gestaltet sein, daß auch mehr als zwei Wortleitungsabschnitte WLA gesteuert über ein Steuersignal einzeln oder zu einem Teil aktiviert werden können.
  • Eine integrierte Speicherschaltung weist nur eine bestimmte Anzahl von externen Anschlüssen auf. Dazu gehören die Adresseingänge die Datenein-/ausgänge und bestimmte Steuersignale. Es ist also kein weiterer Anschluß vorgesehen, mit dem es möglich ist, die einzelnen Wortleitungsabschnitte zu adressieren, d.h. zu entscheiden, welcher der Wortleitungsabschnitte WLA jeweils aktiviert und welcher deaktiviert bleiben soll. Dazu ist vorgesehen, daß ein Steueranschluß, der während des Adressierens von Speicherzellen nicht benötigt wird, dazu verwendet wird, die Wortleitungsabschnitte WLA auszuwählen.
  • Dies kann mit Hilfe des DM-Anschlusses durchgeführt werden. Der DM-Anschluß (Data Mask) eines Speicherbausteins dient dazu, dass ein bereits begonnener Auslesevorgang nicht zu Ende geführt wird, indem die auszulesenden Daten maskiert, d.h. nicht auf den Datenbuss angelegt werden. Der DM-Anschluß wird normalerweise nur bei einem Spaltenzugriff verwendet, um einzelne Daten zu maskieren. Selbstverständlich ist es auch möglich, andere Steueranschlüsse zur Auswahl des jeweiligen Wortleitungsabschnittes WLA zu verwenden. Es muß sich ledig lich um einen Steueranschluß handeln, der während des Aktivierens der Wortleitung bis zum Zeitpunkt des Deaktivierens der Wortleitung WL im wesentlichen nicht verwendet wird.
  • Die erfindungsgemäße Vorrichtung bzw. das erfindungsgemäße Verfahren lassen sich immer dann anwenden, wenn mit einem Speicherzugriff mehr Daten bereitgestellt werden, als in der gleichen Zeit geschrieben oder ausgelesen werden können oder sollen. Es bietet ferner die Möglichkeit, einen Low-Power-Speicherbaustein zur Verfügung zu stellen, da eine erhebliche Leistungseinsparung beim Betrieb des Speicherbausteins erreicht wird, indem vermieden wird, daß zu viele Ausleseverstärker die Bitleitungspotentiale verstärken, obwohl die Daten nicht benötigt werden.
    • 1
    Adressdekodierer
    2
    Ansteuerschaltung
    3
    Wortleitungstreiber
    4
    Ausleseverstärker
    WL
    Wortleitung
    WLA
    Wortleitungsabschnitt
    BL
    Bitleitung
    CSL
    Spaltenauswahlleitung
    S
    Steuersignal
    A
    Adresssignale
    SP1,SP2
    Speicherbereich

Claims (7)

  1. Verfahren zum Schreiben und Auslesen von Daten aus einer dynamischen Speicherschaltung, wobei die Speicherschaltung über Wortleitungen (WL) und Bitleitungen (BL) adressierbare Speicherzellen aufweist, wobei eine Wortleitung (WL) bei einem Adressieren eines Speicherbereiches (SP1, SP2) mit einer bestimmten Adresse aktiviert wird, um eine erste Anzahl von Daten zu schreiben oder auszulesen, wobei eine Wortleitung (WL) mehrere voneinander getrennte Wortleitungsabschnitte (WLA) aufweist, wobei über die Bitleitungen (BL) bei einer Adressierung mit der bestimmten Adresse parallel die erste Anzahl von Daten in durch die Adresse adressierte Speicherzellen schreibbar oder Daten aus durch die Adresse adressierte Speicherzellen auslesbar sind, dadurch gekennzeichnet , dass nur ein Teil der Wortleitungsabschnitte (WLA) bei einem Adressieren mit einer bestimmten Adresse aktiviert werden, um nur einen Teil der durch die Wortleitung (WL) adressierten Speicherzellen parallel zu beschreiben oder parallel auszulesen, wenn gleichzeitig nur eine zweite Anzahl von Daten, die kleiner ist als die erste Anzahl von Daten, in die durch die Adresse adressierten Speicherzellen geschrieben oder aus den durch die Adresse adressierten Speicherzellen ausgelesen werden sollen, wobei die Auswahl des Teiles der aktivierenden Wortleitungsabschnitte bei einer Adressierung so erfolgt, dass nur der Teil der Wortleitungsabschnitte, über den der Teil der Speicherzellen adressiert wird, der beschrieben oder ausgelesen werden soll, aktiviert wird.
  2. Verfahren nach Anspruch 1, wobei beim Adressieren einer Wortleitung (WL) mit einer Adresse 8 Bit Daten parallel einzuschreiben oder parallel auszulesen sind.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Daten bei einer steigenden und einer fallenden Flanke in die Speicherzellen geschrieben oder aus den Speicherzellen gelesen werden.
  4. Schaltung zum Beschreiben oder Auslesen von Daten aus einer dynamischen integrierten Speicherschaltung, wobei die Speicherschaltung über Wortleitungen (WL) und Bitleitungen (BL) adressierbare Speicherzellen aufweist, wobei eine Wortleitung (WL) bei einem Adressieren mit einer bestimmten Adresse aktiviert wird, wobei eine Wortleitung mehrere voneinander getrennte Wortleitungsabschnitte (WLA) aufweist, wobei über die Bitleitungen (BL) bei einer Adressierung mit der bestimmten Adresse parallel eine erste Anzahl von Daten in durch die Adresse adressierte Speicherzellen schreibbar oder Daten aus durch die Adresse adressierte Speicherzellen auslesbar sind, dadurch gekennzeichnet, dass eine Ansteuerschaltung (2) vorgesehen ist, um bei einem Adressieren mit einer bestimmten Adresse nur einen Teil der Wortleitungsabschnitte (WLA) zu aktivieren, um nur einen Teil der mit der Wortleitung (WL) verbundenen Speicherzellen parallel beschrieben oder parallel auszulesen, wenn gleichzeitig nur eine zweite Anzahl von Daten, die kleiner ist als die erste Anzahl von Daten, in die durch die Adresse adressierten Speicherzellen geschrieben oder aus den durch die Adresse adressierten Speicherzellen ausgelesen werden sollen, wobei die Auswahl des Teiles der aktivierenden Wortleitungsabschnitte bei einer Adressierung so erfolgt, dass nur der Teil der Wortleitungsabschnitte, über den der Teil der Speicherzellen adressiert wird, der beschrieben oder ausgelesen werden soll, aktiviert wird.
  5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Ansteuerschaltung (2) abhängig von einem Steuersignal (S) nur eine Teil der Wortleitungsabschnitte (WLA) oder alle Wortleitungsabschnitte einer Wortleitung (WL) aktiviert.
  6. Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass das Steuersignal (S) an einen externen Anschluß der integrierten Speicherschaltung anlegbar ist, wobei der externe Anschluß ein Steueranschluß der integrierten Speicherschaltung ist.
  7. Schaltung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass eine Wortleitung (WL) zwei Wortleitungsabschnitte (WLA) aufweist.
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