DE19919360C2 - Integrierter Speicher mit Bitleitungen, Wortleitungen und Plattenleitungen sowie Betriebsverfahren für einen entsprechenden Speicher - Google Patents

Description

Die Erfindung betrifft einen integrierten Speicher mit Bit­ leitungen, Wortleitungen und Plattenleitungen sowie ein ent­ sprechendes Betriebsverfahren für einen entsprechenden Spei­ cher.

In dem Artikel "The Charge-Share Modified (CSM) Precharge- Level Architecture for High-Speed and Low-Power Ferroelectric Memory" von H. Fujisawa et al., in: IEEE Journal of Solid- State circuits, Vol. 32, NO. 5, May 1997, Seite 655 ff. ist ein ferroelektrischer Speicher vom Typ FeRAM bzw. FRAM be­ schrieben. Dies sind Speicher, die ähnlich wie DRAMs (Dynamic Random Access Memories) aufgebaut sind, deren Speicherzellen jedoch Speicherkondensatoren mit einem ferroelektrischen Di­ elektrikum aufweisen. Die Speicherzellen sind in Kreuzungs­ punkten von Wortleitungen und Bitleitungen angeordnet. Eine Elektrode der Speicherkondensatoren ist mit einem festen Plattenpotential verbunden. Das feste Plattenpotential liegt in der Mitte zwischen zwei Versorgungspotentialen des FRAMs. Im Gegensatz zu FRAMs, bei denen das Plattenpotential nicht konstant gehalten wird, sondern gepulst wird (sogenanntes "Pulsed Plate-Konzept") wird das im genannten Artikel be­ schriebene Konzept mit konstantem Plattenpotential im allge­ meinen auch als "VDD/2-Konzept" bezeichnet.

Die 1-Transistor/1-Kondensator-Speicherzellen des bekannten FRAMs speichern unterschiedliche logische Zustände durch ent­ sprechende unterschiedliche Polarisation des ferroelektri­ schen Dielektrikums ihres Speicherkondensators. Eine Beein­ flussung der Polarisation und somit des gespeicherten logi­ schen Zustands der Speicherzelle erfolgt nicht, wenn bei leitendem Auswahltransistor an beiden Elektroden des Speicher­ kondensators das gleiche Potential anliegt, daß heißt, wenn über dem Speicherkondensatoren die Spannung 0 Volt anliegt. Um beispielsweise von mehreren Speicherzellen, die mit der gleichen Wortleitung verbunden sind, eine auszuwählen, auf die ein Lesezugriff erfolgen soll, wird in dem oben genannten Artikel beschrieben, alle Bitleitungen, mit Ausnahme der aus­ gewählten Bitleitung, auf das konstante Plattenpotential vor­ zuladen. Werden die nicht ausgewählten Bitleitungen über den Auswahltransistor der Speicherzellen mit der einen Elektrode der Speicherkondensatoren verbunden, liegt bei diesen Spei­ cherkondensatoren an beiden Elektroden das Plattenpotential an und ihr Speicherinhalt wird nicht beeinflußt. Die ausge­ wählte Bitleitung jedoch wird auf ein vom Plattenpotential abweichendes Potential gebracht, so daß über dem Speicherkon­ densator der mit ihr verbundenen Speicherzelle eine Spannung abfällt. Dies führt zu einem Ladungsausgleich zwischen diesem Speicherkondensator und der ausgewählten Bitleitung, durch welchen das Potential der ausgewählten Bitleitung in Abhän­ gigkeit des Polarisationszustands des Speicherkondensators unterschiedlich beeinflußt wird. Ein Leseverstärker verstärkt die auf diese Weise ausgelesene logische Information.

Auch bei einem Schreibzugriff auf den beschriebenen Speicher werden diejenigen Bitleitungen auf dem Plattenpotential ge­ halten, auf deren Speicherzellen nicht zugegriffen werden soll. Dagegen wird vom Leseverstärker das Potential der je­ weils ausgewählten Bitleitung, deren Speicherzelle beschrie­ ben werden soll, auf ein entsprechendes Schreibpotential ge­ bracht, das sich vom Plattenpotential unterscheidet. Zum Ein­ schreiben einer logischen Null wird die ausgewählten Bitlei­ tung beispielsweise auf Masse entladen und zum Einschreiben einer logischen Eins wird sie auf den Wert des positiven Ver­ sorgungspotentials gebracht.

Bei bestimmten Anwendungen, beispielsweise in einem Testbe­ trieb, ist es erforderlich, in eine große Anzahl von Speicherzellen die gleiche Information einzuschreiben. Ein einfa­ cher Speichertest kann beispielsweise vorsehen, in sämtliche Speicherzellen eine logische Eins einzuschreiben und diese anschließend wider auszulesen.

Um einen derartigen Test bei dem im obengenannten Artikel be­ schriebenen Speicher durchzuführen, müssen alle Speicherzel­ len nacheinander beschrieben werden, da gleichzeitig immer nur eine der Wortleitungen und eine der Bitleitungen und da­ mit nur eine in deren Kreuzungsbereich befindliche Speicher­ zelle ausgewählt werden kann.

In der DE 197 32 694 A1 sind ein nichtflüchtiges ferroelek­ trisches Speicherbauelement aus einem Transistor und einem ferroelektrischen Kondensator und ein Ansteuerverfahren dafür beschrieben, bei dem die Bitleitungen alternativ als Platten­ leitungen zum Zuführen der für einen Lese- oder Schreibvor­ gang vorgesehenen Spannung zu den Kondensatorelektroden ein­ gesetzt werden.

In der DE 43 15 714 A1 sind eine Halbleiterspeichereinrich­ tung mit Flash-Schreibeigenschaften und Flash-Schreibverfah­ ren beschrieben. In einer besonderen Betriebsart wird dersel­ be Datenwert in einen Block von Speicherzellen gleichzeitig eingeschrieben, indem die zugehörigen Bitleitungen gemeinsam mit einer Eingabe/Ausgabeleitung verbunden werden.

Der Erfindung liegt die Aufgabe zugrunde, eine Möglichkeit zum vereinfachten Programmieren eines integrierten Speichers mit Kondensator-Speicherzellen anzugeben, mit der ein gleich­ zeitiges Einschreiben derselben logischen Information in meh­ rere Speicherzellen auf einfachere Weise erfolgt.

Diese Aufgabe wird mit einem integrierten Speicher gemäß Pa­ tentanspruch 1 bzw. mit einem Verfahren zum Programmieren ei­ nes integrierten Speichers gemäß Patentanspruch 7 gelöst.

Vorteilhafte Aus- und Weiterbildungen der Erfindungen sind Gegenstand abhängiger Patentansprüche.

Nach der Erfindung hat der integrierte Speicher eine erste Betriebsart und eine zweite Betriebsart. In der ersten Be­ triebsart weisen die Plattenleitungen ein konstantes Platten­ potential auf und die Bitleitungen weisen ebenfalls das Plat­ tenpotential auf, sofern kein Zugriff auf eine der Speicher­ zellen erfolgt. Bei einem Schreibzugriff auf eine der Spei­ cherzellen nimmt die mit dieser verbundene Bitleitung zum Einschreiben eines ersten logischen Zustands ein erstes Po­ tential an, das kleiner als das Plattenpotential ist, und zum Einschreiben eines zweiten logischen Zustands ein zweites Po­ tential, das größer als das Plattenpotential ist. In der zweiten Betriebsart weisen die Bitleitungen also grundsätz­ lich das Plattenpotential auf und bei einem Schreibzugriff nimmt wenigstens eine der Plattenleitungen ein bestimmtes Po­ tential an, das sich vom Plattenpotential unterscheidet.

Während sich also der erfindungsgemäße Speicher in der ersten Betriebsart wie bekannte FRAMs und damit so wie weiter oben anhand des Artikels vom H. Fujisawa et al. beschrieben ver­ hält, das heißt ein Schreibzugriff auf die Speicherzellen er­ folgt durch Veränderungen des Potentials der Bitleitungen, erfolgt in der zweiten Betriebsart ein Einschreiben von In­ formationen nicht durch Veränderung des Potentials der Bit­ leitungen sondern durch Veränderung des Potentials der Plat­ tenleitungen. Das bedeutet, der erfindungsgemäße Speicher ar­ beitet in der ersten Betriebsart wie ein herkömmlicher Spei­ cher, der nach dem VDD/2-Konzept betrieben wird, während in der zweiten Betriebsart die mit den Plattenleitungen verbun­ denen Elektroden seiner zu beschreibenden Speicherkondensato­ ren nicht mehr mit dem konstanten Plattenpotential sondern mit dem davon abweichenden bestimmten Potential verbunden sind. In der ersten Betriebsart wird die zum Einschreiben ei­ ner neuen logischen Information in den Speicherzellen erfor­ derliche Spannung am jeweiligen Speicherkondensator also durch Veränderung des Potentials der jeweiligen Bitleitung erzeugt, während das Potential der Plattenleitungen konstant gehalten wird. Dagegen erfolgt in der zweiten Betriebsart die Erzeugung der notwendigen Schreibspannung über dem Speicher­ kondensator durch Konstanthalten des. Potentials der Bitlei­ tungen und durch Ändern des Potentials der entsprechenden Plattenleitungen auf einen vom konstanten Plattenpotential abweichenden Wert.

Der erfindungsgemäße Speicher hat den Vorteil, daß bei ihm auf einfache Weise dieselbe Information gleichzeitig in meh­ rere Speicherzellen eingeschrieben werden kann. Dies ge­ schieht gleichzeitig bei allen Speicherzellen, deren zugehö­ rige Plattenleitungen das bestimmte Potential annehmen, das vom Plattenpotential abweicht. Im Extremfall können alle Plattenleitungen des Speichers gleichzeitig das bestimmte Potential annehmen, so daß in alle Speicherzellen gleichzeitig dieselbe logische Information eingeschrieben wird.

Es ist möglich, daß die Plattenleitungen Bestandteile einer zusammenhängenden Zellplatte sind und somit eine zusammenhän­ gende Fläche bilden. Durch Veränderungen des Potentials die­ ser Zellplatte werden dann alle Plattenleitungen und die mit diesen verbundenen Elektroden der Speicherkondensatoren gleichzeitig auf das geänderte Potential gebracht.

Nach einer Weiterbildung ist das bestimmte Potential entweder das erste oder das zweite Potential, das die Bitleitungen bei einem Schreibzugriff in der ersten Betriebsart annehmen. Ist das bestimmte Potential gleich dem ersten Potential, wird bei einem Schreibzugriff in der zweiten Betriebsart der zweite logische Zustand in die entsprechende Speicherzelle einge­ schrieben. Ist das bestimmte Potential gleich dem zweiten Po­ tential, wird der erste logische Zustand in die entsprechende Speicherzelle eingeschrieben.

Nach einer alternativen Weiterbildung liegt das bestimmte Po­ tential zwischen dem Plattenpotential und entweder dem ersten oder dem zweiten Potential. Dies hat zur Folge, daß der erste bzw. der zweite logische Zustand nicht mit ihrem vollen Pegel in die entsprechende Speicherzelle eingeschrieben werden, sondern mit einem geschwächten Pegel. Auf diese Weise läßt sich vorteilhaft eine Alterung der Speicherzellen simulieren, als deren Folge ebenfalls eine Schwächung des in deren Spei­ cherzellen gespeicherten Signals erfolgt. Durch die Simulati­ on der Alterung durch die nicht mit vollem Signalpegel einge­ schriebenen logischen Zustände läßt sich vorteilhaft die für einen Dauertest erforderliche Zeit verkürzen. Dies liegt dar­ an, daß die Speicherzellen bereits mit "geschwächten" Bits beschrieben werden, die bei herkömmlichen Speichern, bei de­ nen ein Beschreiben mit vollem Signalpegel erfolgt, erst nach einer längeren Zeitspanne aufgrund von auftretenden Leckströ­ men erreicht werden.

Nach einer Weiterbildung weist der integrierte Speicher eine Anschlußfläche zum Zuführen des bestimmten Potentials von au­ ßerhalb des Speichers auf. Dies hat den Vorteil, daß der Wert des bestimmten Potentials beliebig gewählt werden und während des Betriebs des Speichers auch geändert werden kann.

Nach einer Weiterbildung der Erfindung weist der Speicher Wortleitungstreiber auf, die Ausgänge eines Wortleitungsde­ coders mit jeweils einer der Wortleitungen verbinden, sowie einen Spannungsgenerator zur Erzeugung einer ersten Versor­ gungsspannung für die Wortleitungstreiber in der ersten Be­ triebsart. Ferner weist der Speicher eine Anschlußfläche zur Zuführung einer zweiten Versorgungsspannung für die Wortlei­ tungstreiber in der zweiten Betriebsart auf. Dies hat den Vorteil, daß die zweite Versorgungsspannung beliebig und un­ abhängig von der ersten Versorgungsspannung gewählt werden kann.

Eine Ausführungsform des erfindungsgemäßen Betriebsverfahrens sieht vor, daß die zweite Versorgungsspannung kleiner als die erste Versorgungsspannung ist. Hierdurch wird die Leistungs­ aufnahme des Speichers in der zweiten Betriebsart gesenkt, verglichen mit dem Fall, daß die Wortleitungstreiber auch in der zweiten Betriebsart mit der höheren ersten Versorgungs­ spannung versorgt werden. Die zweite Versorgungsspannung kann alternativ zur Zuführung über eine Kontaktfläche auch inner­ halb des integrierten Speichers generiert werden.

Nach einer Weiterbildung des Betriebsverfahrens wird die zweite Versorgungsspannung so gewählt, daß bei Aktivierung einer der Wortleitungen über den zugehörigen Wortleitungs­ treiber das Potential der Wortleitung größer als das Platten­ potential zuzüglich der Einsatzspannung der Auswahltransisto­ ren der Speicherzellen ist, jedoch kleiner als die erste Ver­ sorgungsspannung. In der ersten Betriebsart müssen die Aus­ wahltransistoren beim Einschreiben eines der beiden logischen Zustände ein Potential von einer der Bitleitungen zum ent­ sprechenden Speicherkondensator übertragen, das größer als das Plattenpotential ist (normalerweise ist dies beim Ein­ schreiben einer logischen Eins der Fall). Daher müssen die Wortleitungen zum Durchschalten der Auswahltransistoren auf ein Potential gebracht werden, das größer als das höchste auf den Bitleitungen auftretende Potential zuzüglich der Einsatz­ spannung der Auswahltransistoren ist. Entsprechend hoch muß die erste Versorgungsspannung für die erste Betriebsart ge­ wählt werden. Da in der zweiten Betriebsart das Potential der Bitleitungen konstant und gleich dem Plattenpotential ist, wird dieses Potential ohne Verlust zu den entsprechenden Elektroden der Speicherkondensatoren übertragen, wenn an den zugehörigen Auswahltransistoren über die Wortleitungen ein Potential anliegt, das mindestens gleich dem Plattenpotential zuzüglich der Einsatzspannung der Auswahltransistoren ist.

Nach einer alternativen Weiterbildung des Betriebsverfahrens wird die zweite Versorgungsspannung so gewählt, daß bei Akti­ vierung einer der Wortleitungen über den zugehörigen Wortlei­ tungstreiber das Potential der Wortleitung kleiner als das oder gleich dem Plattenpotential zuzüglich der Einsatzspan­ nung der Auswahltransistoren der Speicherzellen ist. Dies führt dazu, daß in der zweiten Betriebsart die Auswahltransi­ storen im leitenden Zustand nicht das volle Plattenpotential, auf dem sich die Bitleitungen befinden, zu den entsprechenden Speicherkondensatoren übertragen, sondern ein entsprechend niedrigeres Potential. Auch auf diese Weise wird also er­ reicht, daß in der zweiten Betriebsart Daten nicht mit dem vollen Signalpegel, sondern mit einem reduzierten bzw. "ge­ schwächten" Signalpegel in die Speicherzellen eingeschrieben werden.

Nach einer Weiterbildung des integrierten Speichers ist in der ersten Betriebsart bei einem Schreibzugriff gleichzeitig nur eine der Wortleitungen innerhalb eines Zellenfeldes akti­ viert. Dagegen ist in der zweiten Betriebsart bei einem Schreibzugriff mehr als eine Wortleitung pro Zellenfeld gleichzeitig aktiviert. Auf diese Weise wird erreicht, daß in der zweiten Betriebsart ein gleichzeitiger Schreibzugriff auf alle Speicherzellen erfolgt, die mit einer der gleichzeitig aktivierten Wortleitungen verbunden sind.

Die Erfindung wird im folgenden anhand der in den Figuren dargestellten Ausführungsbeispiele näher erläutert. Es zei­ gen:

Fig. 1 ein Ausführungsbeispiel des erfindungsgemäßen inte­ grierten Speichers,

Fig. 2 eine Speicherzelle des Speichers aus Fig. 1,

Fig. 3 eine Schaltung zur Ansteuerung von Wortleitungen des Speichers aus Fig. 1 und

Fig. 4 einen Ausschnitt eines Wortleitungsdecoders aus Fig. 3.

Fig. 1 zeigt einen Ausschnitt eines erfindungsgemäßen inte­ grierten Speichers vom Typ FRAM. Dieser weist ein Speicher­ zellenfeld auf, in dem Speicherzellen MC in Kreuzungsberei­ chen von Bitleitungen BLi, Wortleitungen WLk und Plattenlei­ tungen PLi angeordnet sind.

Fig. 2 zeigt eine der Speicherzellen MC aus Fig. 1. Sie weist einen Auswahltransistor T und einen Speicherkondensator C mit ferroelektrischem Dielektrikum auf. Die eine Elektrode des Speicherkondensators C ist mit einer der Plattenleitungen PLi und die andere Elektrode über die steuerbare Strecke des Auswahltransistors T mit einer der Bitleitungen BLi verbun­ den. Das Gate des Auswahltransistors T ist mit einer der Wortleitungen WLk verbunden.

Fig. 1 ist weiter zu entnehmen, daß die Bitleitungen BLi über n-Kanal-Transistoren N mit einem Leseverstärker SA ver­ bunden sind. Die Bitleitungen BLi sind außerdem über p-Kanal- Transistoren P mit dem Ausgang eines Spannungsgenerators 1 verbunden, der ein konstantes Plattenpotential VPL erzeugt. Die Steueranschlüsse des n-Kanal-Transistors N und des p- Kanal-Transistors P, die jeweils der gleichen Bitleitung BLi zugeordnet sind, sind jeweils mit einer Spaltenauswahlleitung CSLi verbunden.

Die Plattenleitungen PLi sind am Rande des Zellenfeldes mit­ einander verbunden. Über einen ersten Transistor T1 vom p- Kanal-Typ sind sie mit dem Ausgang des Spannungsgenerators 1 verbunden. Der erste Transistor T1 ist an seinem Gate mit ei­ nem Testsignal TEST verbunden. Die Plattenleitungen PLi sind außerdem über einen zweiten Transistor T2 vom n-Kanal-Typ mit einer Kontaktfläche A des Speichers verbunden. Auch das Gate des zweiten Transistors T2 ist mit dem Testsignal TEST ver­ bunden. Das Testsignal TEST bestimmt, in welcher Betriebsart sich der Speicher befindet. Bei einem niedrigen Pegel (0 V) des Testsignals befindet sich der Speicher in einer Normalbe­ triebsart und bei einem hohen Pegel (3,1 V) des Testsignals in einer Testbetriebsart.

Der in Fig. 1 dargestellte Speicher weist lediglich ein zu­ sammenhängendes Speicherzellenfeld und einen Leseverstärker SA auf. Außerdem sind lediglich zwei der Wortleitungen WLk und vier der Bitleitungen BLi mit den entsprechenden Platten­ leitungen PLi dargestellt. In Wirklichkeit weisen Speicher in der Regel mehrere Zellenfelder sowie eine große Anzahl von Bitleitungen und Wortleitungen sowie zugehörige Leseverstär­ ker auf.

Weiterhin werden bei FRAMs üblicherweise differentielle Lese­ verstärker SA eingesetzt, denen bei einem Lesezugriff außer dem über die jeweils ausgewählte Bitleitung zugeführten Si­ gnal auch ein Referenzsignal über eine zugehörige komplementäre Bitleitung zugeführt wird. In Fig. 1 wurden aus Gründen der vereinfachten Darstellung jedoch keine Paare von komple­ mentären Bitleitungen, sondern nur einfache Bitleitungen BLi dargestellt.

In der Normalbetriebsart ist die Funktionsweise des in Fig. 1 dargestellten Speichers wie folgt: Über entsprechende Adressen erfolgt mittels nicht dargestellter Decoder eine Auswahl einer der Wortleitungen WLk und einer der Spaltenlei­ tungen CSLi. Die ausgewählten Leitungen nehmen einen hohen Pegel an, während die nicht ausgewählten Leitungen einen niedrigen Pegel beibehalten. Wird beispielsweise die Wortlei­ tung WL0 und die Spaltenleitung CSL0 ausgewählt, werden alle mit der Wortleitung WL0 verbundenen Auswahltransistoren T leitend geschaltet, während die mit den übrigen Wortleitungen WLk verbundenen Auswahltransistoren gesperrt bleiben. Ferner wird der mit der Spaltenauswahlleitung CSL0 verbundene n- Kanal-Transistor N leitend geschaltet und der mit ihr verbun­ dene p-Kanal-Transistor P gesperrt. Dagegen bleiben die den übrigen Spaltenauswahlleitungen CSLi zugeordneten n-Kanal- Transistoren N gesperrt und p-Kanal-Transistoren P leitend. Bei einem Schreibzugriff vom Leseverstärker SA übertragene Daten werden somit nur zu der Bitleitung BL0 übertragen. Die übrigen Bitleitungen BLi bleiben über ihre p-Kanal-Transisto­ ren P auf dem vom Spannungsgenerator 1 erzeugten Plattenpo­ tential VPL.

Da in der Normalbetriebsart der erste Transistor T1 leitet und der zweite Transistor T2 sperrt, liegt das Plattenpoten­ tial VPL auch auf sämtlichen Plattenleitungen PLi an. Das Plattenpotential VPL ist gleich dem arithmetischen Mittel zweier Versorgungspotentiale GND, VDD des Speichers. Das er­ ste Versorgungspotential GND ist beispielsweise Masse (0 V) und das zweite Versorgungspotential VDD ist gleich 2,5 V. Dann hat das Plattenpotential VPL einen Wert von 1,25 V. Erzeugt der Leseverstärker SA bei dem Schreibzugriff beispielsweise 2,5 V an seinem Ausgang, wird dieses Potential über den leitend geschalteten n-Kanal-Transistor N der Bitleitung BL0 zu dieser übertragen und liegt über den leitenden Auswahltransi­ stor T an der einen Elektrode des Speicherkondensators C an. An der anderen Elektrode des Speicherkondensators C liegt über die entsprechende Plattenleitung PL0 das Plattenpotenti­ al von 1,25 V an. Somit liegt am Speicherkondensator C eine positive Spannung von 1,25 V an, die zu einer entsprechenden Polarisation seines ferroelektrischen Dielektrikums führt. Anschließend ist eine logische "1" in der Speicherzelle MC gespeichert. Zum Einschreiben einer logischen "0" erzeugt der Leseverstärker SA bei dem Schreibzugriff ein Potential von 0 V, das über die ausgewählte Bitleitung BL0 und den Auswahl­ transistor T der Speicherzelle MC an der einen Elektrode des Speicherkondensators C anliegt. Da die Plattenleitung PL0 nach wie vor das Plattenpotential von 1,25 V aufweist, liegt nunmehr eine Spannung von -1,25 V am Speicherkondensator C an, was zu einer im Vergleich zum Einschreiben einer logischen "1" entgegengesetzten Polarisation des ferroelektrischen Die­ lektrikums des Speicherkondensators C führt.

Eine Beeinflussung des gespeicherten Zustands der Speicher­ zellen MC, die sich im Bereich des Schnittpunkts der Bitlei­ tung BL0 mit den übrigen Wortleitungen WLk befinden, erfolgt nicht, da deren Auswahltransistoren T gesperrt sind. Außerdem erfolgt keine Beeinflussung der Speicherzellen MC, die sich im Kreuzungsbereich der Wortleitung WL0 mit den übrigen Bit­ leitungen BLi befinden, da letztere über ihre p-Kanal-Tran­ sistoren P auf dem Plattenpotential von 1,25 V gehalten werden und somit trotz des leitenden Auswahltransistors T dieser Speicherzellen MC an deren Speicherkondensatoren C eine Span­ nung von 0 V anliegt. Eine Spannung von 0 V an einem der Spei­ cherkondensatoren C hat zur Folge, daß dessen Speicherzustand beziehungsweise dessen Polarisationzustand nicht beeinflußt wird.

Wird der in Fig. 1 dargestellte Speicher in der Testbe­ triebsart betrieben, indem das Testsignal TEST einen hohen Pegel von 3,1 V annimmt, wird der erste Transistor T1 gesperrt, wodurch die Plattenleitungen PLi vom Ausgang des das Plattenpotential VPL erzeugenden Spannungsgenerator 1 ge­ trennt werden. Außerdem wird der zweite Transistor T2 leitend geschaltet, wodurch die Plattenleitungen PLi mit der Kontakt­ fläche A verbunden werden. Es ist dann möglich, über die Kon­ taktfläche A den Plattenleitungen PLi ein beliebiges Potenti­ al VF zuzuführen, das sich vom Plattenpotential VPL unter­ scheidet. Außerdem sind in der Testbetriebsart alle Spalten­ auswahlleitungen CSLi während durchzuführender Schreibzugrif­ fe auf niedrigem Potential, so daß die Bitleitungen BLi alle das Plattenpotential VPL aufweisen. Wird nun wenigstens eine der Wortleitungen WLk aktiviert, werden die mit dieser Wort­ leitung verbundenen Auswahltransistoren T der Speicherzellen MC leitend geschaltet. Über die Auswahltransistoren T liegt dann das Plattenpotential VPL in Höhe von 1,25 V an der einen Elektrode der Speicherkondensatoren C der ausgewählten Spei­ cherzellen MC. Wird nun beispielsweise das Potential VF = 0 V gewählt, liegt an den entsprechenden Speicherkondensatoren C eine positive Spannung von 1,25 V. Somit wird eine logische "1" gleichzeitig in alle Speicherzellen MC geschrieben, deren Wortleitung WLk einen hohen Pegel aufweist. Nimmt das Poten­ tial VF beispielsweise einen hohen Pegel von 2,5 V an, liegt an den entsprechenden Speicherkondensatoren C der ausgewähl­ ten Speicherzellen C eine negative Spannung von -1,25 V an, so daß eine logische "0" in diese Speicherzellen MC eingeschrie­ ben wird. In beiden Fällen erfolgt ein gleichzeitiges Ein­ schreiben des neuen logischen Zustands in mehrere der Spei­ cherzellen MC.

Beim in Fig. 1 dargestellten Speicher erfolgt in der Normal­ betriebsart zum selben Zeitpunkt immer nur die Aktivierung lediglich einer der Wortleitungen WLk. In der Testbetriebsart dagegen werden alle Wortleitungen WLk gleichzeitig aktiviert, so daß alle Auswahltransistoren T der Speicherzellen MC gleichzeitig leitend geschaltet werden. Auf diese Weise er­ folgt ein gleichzeitiger Schreibzugriff auf alle Speicherzellen MC. Hierauf wird weiter unten bezüglich der Fig. 4 noch eingegangen.

Um den Speicherzellen MC in der Testbetriebsart "geschwächte" Bits zuzuführen, also solche, die nicht mit dem vollen Si­ gnalpegel von 1,25 V in die Speicherzellen eingeschrieben wer­ den, wird der Wert des bestimmten Potentials VF beim Ein­ schreiben einer logischen "0" so gewählt, daß er zwischen dem Plattenpotential VDD von 1,25 V und dem positiven Versorgungs­ potential von 2,5 V, beispielsweise bei 2 V liegt. Zum Ein­ schreiben einer "geschwächten" logischen "1" wird das be­ stimmte Potential VF zwischen 0 V und 1,25 V gewählt, bei­ spielsweise bei 0,5 V. Auf diese Weise wird eine normalerweise in längeren Zeitspannen erfolgende Alterung der Speicherzel­ len MC simuliert, die ebenfalls eine Abschwächung der in ihr gespeicherten Signale zur Folge hat.

Bei anderen Ausführungsbeispielen der Erfindung ist es auch möglich, daß die Plattenleitungen PLi in der Testbetriebsart nicht mit einer Kontaktfläche A, wie beim Speicher gemäß Fig. 1, sondern mit einem weiteren internen Spannungsgenerator des Speichers verbunden werden, der das beschriebene Potenti­ al VF erzeugt.

Bei anderen Ausführungsbeispielen der Erfindung ist es auch möglich, daß lediglich ein Teil der Plattenleitungen PLi in der Testbetriebsart das vom konstanten Plattenpotential VPL abweichende Potential VF aufweisen. Dann erfolgt gleichzeitig lediglich ein Schreibzugriff auf die mit diesen Plattenlei­ tungen PLi verbundenen Speicherzellen MC. Die Plattenleitun­ gen können dann natürlich nicht alle elektrisch miteinander verbunden sein.

Fig. 3 zeigt eine Schaltungsanordnung zur Ansteuerung der beiden in Fig. 1 dargestellten Wortleitungen WLk. Darge­ stellt ist ein Wortleitungsdecoder RDEC, dem Wortadressen RADR zuführbar sind. In der Normalbetriebsart aktiviert er einen seiner Ausgänge B, C in Abhängigkeit der anliegenden Wortadresse RADR. Die Ausgänge B, C des Wortleitungsdecoders RDEC sind über je einen Wortleitungstreiber D mit einer der Wortleitungen WLk verbunden. Die Wortleitungstreiber D weisen Versorgungsspannungsanschlüsse auf, die über einen dritten Transistor T3 vom p-Kanal-Typ mit dem Ausgang eines zweiten Spannungsgenerators 2 verbunden ist, der zur Erzeugung einer ersten Versorgungsspannung VPP dient. Außerdem sind die Ver­ sorgungsanschlüsse der Wortleitungstreiber D über einen vier­ ten Transistor T4 vom n-Kanal-Typ mit einer zweiten Kontakt­ fläche E verbunden, über die eine zweite Versorgungsspannung Vext zuführbar ist. Die Gates des dritten Transistors T3 und des vierten Transistors T4 sind mit dem Testsignal TEST ver­ bunden. In der Normalbetriebsart (Test = 0 V) wird den Wortlei­ tungstreibern D über den dritten Transistor T3 die vom zwei­ ten Spannungsgenerator 2 erzeugte erste Versorgungsspannung VPP zugeführt. In der Testbetriebsart (Test = 3,1 V) wird den Wortleitungstreibern D über den vierten Transistor T4 die zweite Versorgungsspannung Vext zugeführt. Die erste Versor­ gungsspannung VPP hat den Wert 3,1 V. Wird über den Wortlei­ tungsdecoder RDEC eine der Wortleitungen WLk aktiviert, nimmt diese in der Normalbetriebsart den Wert der ersten Versor­ gungsspannung VPP, also 3,1 V an. Mit diesen 3,1 V wird der je­ weilige Auswahltransistor T der Speicherzellen MC angesteu­ ert, so daß über diesen beim Einschreiben einer logischen "1" auch das Potential von 2,5 V vom Leseverstärker SA zum Spei­ cherkondensator C übertragen werden kann. Die Einsatzspannung der Auswahltransistoren T der Speicherzellen MC beträgt 0,6 V.

In der Testbetriebsart aktiviert der Wortleitungstreiber RDEC, unabhängig von der an ihm anliegenden Wortadresse RADR, alle Wortleitungen WLk gleichzeitig. Würden die Wortlei­ tungstreiber D auch in der Testbetriebsart vom zweiten Span­ nungsgenerator 2 versorgt, müßte dieser entsprechend groß di­ mensioniert werden, um gleichzeitig eine Vielzahl von Wort­ leitungstreibern D treiben zu können. Daher erfolgt in der Testbetriebsart die Versorgung der Wortleitungstreiber nicht über den zweiten Spannungsgenerator 2, sondern über die zwei­ te Kontaktfläche E von außerhalb des integrierten Speichers.

Bei diesem Ausführungsbeispiel ist die zweite Versorgungs­ spannung Vext, die über die zweite Kontaktfläche E in der Testbetriebsart zugeführt wird, kleiner als die erste Versor­ gungsspannung VPP. Sie hat einen Wert von 2 V und ist somit größer als das Plattenpotential (1,25 V) zuzüglich der Ein­ satzspannung der Auswahltransistoren T der Speicherzellen MC (0,6 V). In der Testbetriebsart werden die aktivierten Wort­ leitungen WLk auf den Wert der zweiten Versorgungsspannung Vext = 2 V gebracht, so daß an den Gates der entsprechenden Aus­ wahltransistoren T 2 V anliegen. Diese Gatespannung reicht aus, um die in der Testbetriebsart auf allen Bitleitungen BLi anliegende Plattenpotential VPL von 1,25 V vollständig an die entsprechende Elektrode der Speicherkondensatoren C durchzu­ schalten.

Bei anderen Ausführungsbeispielen der Erfindung ist es auch möglich, den Wert der zweiten Versorgungsspannung Vext klei­ ner als den oder gleich dem Wert des Plattenpotentials zuzüg­ lich der Einsatzspannung der Auswahltransistoren T zu wählen. Wählt man die zweite Versorgungsspannung Vext = 1,25 V und damit gleich dem Plattenpotential VPL, wird letzteres nicht mehr in voller Höhe in der Testbetriebsart über die Auswahltransisto­ ren T zu den Speicherkondensatoren C übertragen. Somit kommt es auch hier zum Einschreiben "geschwächter" Bits in die Speicherzellen MC, wodurch wiederum eine Alterung der Spei­ cherzellen MC simuliert wird.

Bei anderen Ausführungsbeispielen der Erfindung können die Wortleitungstreiber D in der Testbetriebsart auch mit einer entsprechenden internen zweiten Versorgungsspannung Vext des integrierten Speichers verbunden werden, womit die zweite Kontaktfläche E überflüssig wäre. Auch dann wäre es vorteil­ haft, wenn die zweite Versorgungsspannung Vext kleiner als die erste Versorgungsspannung VPP gewählt wird, um die Leistungsaufnahme des Speichers zu reduzieren. Zur Erzeugung der zweiten Versorgungsspannung Vext müßte dann ein entsprechen­ der weiterer Spannungsgenerator innerhalb des Speichers vor­ gesehen werden.

Fig. 4 zeigt einen Ausschnitt des Wortleitungsdecoders RDEC aus Fig. 3. Dieser weist zwischen dem hohen Versorgungspo­ tential VDD und dem niedrigen Versorgungspotential Masse eine Reihenschaltung eines fünften T5, eines sechsten T6, eines siebten T7 und eines achten T8 Transistors auf. Der fünfte Transistor ist vom p-Kanal-Typ, während die übrigen drei Transistoren vom n-Kanal-Typ sind. Ein Schaltungsknoten zwi­ schen dem fünften T5 und dem sechsten T6 Transistor ist über eine Halteschaltung H in Form zweier antiparalleler Inverter und einen nachgeschalteten Inverter I mit dem Ausgang B des Wortleitungsdecoders RDEC verbunden. Ein Schaltungsknoten zwischen dem siebten T7 und dem achten T8 Transistor ist über einen neunten Transistor T9 vom n-Kanal-Typ mit dem Eingang der Halteschaltung H verbunden. Das Gate des neunten Transi­ stors T9 ist mit dem Testsignal TEST verbunden.

Die Gates des fünften T5 und des achten T8 Transistors sind mit einem Blocksignal BS verbunden. Das Gate des sechsten Transistors T6 ist mit einem ersten Adreßsignal A1 und das Gate des siebten Transistors T7 mit einem zweiten Adreßsignal A2 verbunden. Die beiden Adreßsignale A1, A2 und das Blocksi­ gnal BS bilden die Wortadresse RADR. Jedem Ausgang B, C des Wortleitungsdecoders RDEC aus Fig. 3 ist eine Schaltung, wie sie in Fig. 4 dargestellt ist, zugeordnet. Alle diese Schal­ tungen haben das gleiche Blocksignal BS gemeinsam. Dagegen unterscheiden sich ihre Adreßsignale A1, A2. Das Blocksignal BS dient der Auswahl des in Fig. 1 dargestellten Zellenfel­ des, während anderen Zellenfeldern des Speichers, die in Fig. 1 nicht dargestellt würden, andere Blocksignale zugeord­ net sind. Über die Adreßsignale A1, A2 erfolgt die Auswahl einer der Wortleitungen WLk des Zellenfeldes in der Normalbe­ triebsart.

In der Normalbetriebsart (Test = 0 V), ist der neunte Transistor T9 gesperrt, so daß der sechste Transistor T6 und der siebte Transistor T7 nicht überbrückt sind. Es erfolgt daher bei An­ legen einer Wortadresse RADR immer nur die Auswahl einer der Wortleitungen WLk, da nur einer der Ausgänge B, C des Wort­ leitungsdecoders RDEC aktiviert wird. In der Testbetriebsart (Test = 3,1 V) überbrückt der nun leitende neunte Transistor T9 den sechsten T6 und siebten T7 Transistor, so daß die Adreß­ signale A1, A2 wirkungslos sind, und über das Blocksignal BS sämtliche Ausgänge B, C des Wortleitungsdecoders RDEC gleich­ zeitig aktiviert werden, das heißt logisch '0' sind. Auf die­ se Weise werden in der Testbetriebsart bei einem hohen Pegel des Blocksignals BS alle Wortleitungen WLk eines Blockes be­ ziehungsweise eines Zellenfeldes gleichzeitig aktiviert.

Wollte man beim in Fig. 1 dargestellten Speicher in der Nor­ malbetriebsart in alle Speicherzellen MC die gleiche Informa­ tion einschreiben, müßte man nacheinander alle Wortleitungen WLk und alle Bitleitungen BLi auswählen. Das Einschreiben könnte - wie bei herkömmlichen nach dem VDD/2-Konzept arbei­ tenden FRAMs - nur sequentiell in alle Speicherzellen MC er­ folgen. Durch die erfindungsgemäße Testbetriebsart ist es möglich, eine Vielzahl von Speicherzellen MC gleichzeitig mit denselben Daten zu beschreiben und somit den Zeitaufwand für das Einschreiben dieser Daten zu reduzieren.

Claims (12)

1. Integrierter Speicher

• - mit Speicherzellen (MC), die jeweils wenigstens einen Aus­ wahltransistor (T) und einen Speicherkondensator (C) auf­ weisen,
• - mit Bitleitungen (BLi), Wortleitungen (WLk) und Platten­ leitungen (PLi), in deren Kreuzungsbereichen die Speicher­ zellen (MC) angeordnet sind,
• - bei dem bei jeder Speicherzelle (MC) die eine Elektrode des Speicherkondensators (C) über den Auswahltransistor (T) mit einer der Bitleitungen (BLi), die andere Elektrode mit einer der Plattenleitungen (PLi) und ein Steueran­ schluss des Auswahltransistors (T) mit einer der Wortlei­ tungen (WLk) verbunden ist,
• - bei dem mindestens drei verschiedene elektrische Potenzia­ le vorgesehen sind und
• - bei dem jede Bitleitung einzeln auf das höchste Potenzial (VDD) und das niedrigste Potenzial (GND) geschaltet werden kann,

dadurch gekennzeichnet, dass

• - mindestens zwei Bitleitungen gemeinsam auf das zwischen dem höchsten und dem niedrigsten Potenzial liegende Poten­ zial (VPL) und gemeinsam auf das höchste Potenzial oder das niedrigste Potenzial geschaltet werden können und
• - mindestens zwei Plattenleitungen auf das zwischen dem höchsten und dem niedrigsten Potenzial liegende Potenzial (VPL) und auf ein weiteres Potenzial geschaltet werden können.

2. Integrierter Speicher nach Anspruch 1, bei dem mindestens zwei Plattenleitungen auf das niedrigste Potenzial (GND) bzw. das höchste Potenzial (VDD) als weiteres Potenzial geschaltet werden können.

3. Integrierter Speicher nach Anspruch 1,
bei dem als weiteres Potenzial ein viertes Potenzial (VF) vorgesehen ist, das zwischen dem niedrigsten Potenzial (GND) und dem höchsten Potenzial (VDD) liegt und das von den übri­ gen Potenzialen verschieden ist, und
bei dem mindestens zwei Plattenleitungen auf dieses vierte Potenzial (VF) geschaltet werden können.

4. Integrierter Speicher nach Anspruch 3 mit einer Anschlussfläche (A) zum Zuführen des vierten Poten­ zials (VF) von außerhalb des Speichers.

5. Integrierter Speicher nach einem der Ansprüche 1 bis 4,

• - mit einem Wortleitungsdecoder (RDEC) zum Adressieren der Wortleitungen (WLk) in Abhängigkeit von ihm zuführbaren Wortadressen (RADR),
• - mit Wortleitungstreibern (D), die Ausgänge des Wortlei­ tungsdecoders (RDEC) mit jeweils einer der Wortleitungen (WLk) verbinden,
• - mit einem Spannungsgenerator (2) zur Erzeugung einer er­ sten Versorgungsspannung (VPP) für die Wortleitungstreiber (D)
• - und mit einer Anschlussfläche (E) zur Zuführung einer zweiten Versorgungsspannung (Vext) für die Wortleitungs­ treiber (D).

6. Integrierter Speicher nach einem der Ansprüche 1 bis 5, dessen Wortleitungen (WLk) und Bitleitungen (BLi) mit den da­ mit verbundenen Speicherzellen (MC) wenigstens ein Zellenfeld bilden, in dem mehrere Wortleitungen angeordnet sind, die gleichzeitig aktiviert werden können.

7. Verfahren zum Programmieren eines integrierten Speichers mit Speicherzellen (MC), die jeweils wenigstens einen Aus­ wahltransistor (T) und einen Speicherkondensator (C) aufwei­ sen, und
mit Bitleitungen (BLi), Wortleitungen (WLk) und Plattenlei­ tungen (PLi), in deren Kreuzungsbereichen die Speicherzellen (MC) angeordnet sind,
bei dem bei jeder Speicherzelle (MC) die eine Elektrode des Speicherkondensators (C) über den Auswahltransistor (T) mit einer der Bitleitungen (BLi), die andere Elektrode mit einer der Plattenleitungen (PLi) und ein Steueranschluss des Aus­ wahltransistors (T) mit einer der Wortleitungen (WLk) verbun­ den ist und
bei dem ein elektrisches Potenzial (VPL) als Plattenpotenzial zum Anlegen an die Plattenleitungen sowie ein niedrigeres Po­ tenzial (GND) und ein höheres Potenzial (VDD) zum jeweiligen Anlegen an eine Bitleitung für ein Einschreiben eines logi­ schen Zustandes in eine Speicherzelle vorgesehen sind,
dadurch gekennzeichnet, dass
mindestens zwei Bitleitungen (BLi) gemeinsam auf das als Plattenpotenzial vorgesehene Potenzial (VPL) gebracht werden und
mindestens zwei Plattenleitungen (PLi) gemeinsam auf ein elektrisches Potenzial gebracht werden, das sich von dem als Plattenpotenzial vorgesehenen Potenzial unterscheidet.

8. Verfahren nach Anspruch 7, bei dem die Plattenleitungen (PLi) auf ein weiteres Potenzial (VF) gebracht werden, das zwischen den zum Anlegen an eine Bitleitung vorgesehenen Potenzialen (GND, VDD) liegt und sich von diesen Potenzialen unterscheidet.

9. Verfahren nach Anspruch 7 oder 8
für einen integrierten Speicher mit einem Wortleitungsdecoder (RDEC) zum Adressieren der Wortleitungen (WLk) in Abhängig­ keit von ihm zuführbaren Wortadressen (RADR) und mit Wortlei­ tungstreibern (D), die Ausgänge des Wortleitungsdecoders (RDEC) mit jeweils einer der Wortleitungen (WLk) verbinden und für die eine erste Versorgungsspannung (VPP) vorgesehen ist,
bei dem den Wortleitungstreibern (D) eine zweite Versorgungs­ spannung (Vext) zugeführt wird, die kleiner als die erste Versorgungsspannung (VPP) ist.

10. Verfahren nach Anspruch 9, bei dem die zweite Versorgungsspannung (Vext) von außerhalb des Speichers zugeführt wird.

11. Verfahren nach Anspruch 9 oder 10, bei dem die zweite Versorgungsspannung (Vext) so gewählt wird, dass bei Aktivierung einer der Wortleitungen (WLk) über den zugehörigen Wortleitungstreiber (D) das Potenzial der Wortleitung größer als das als Plattenpotenzial vorgesehene Potenzial (VPL) zuzüglich der Einsatzspannung (Vth) der Aus­ wahltransistoren (T) der Speicherzellen (MC) ist.

12. Verfahren nach Anspruch 9 oder 10, bei dem die zweite Versorgungsspannung (Vext) so gewählt wird, dass bei Aktivierung einer der Wortleitungen (WLk) über den zugehörigen Wortleitungstreiber (D) das Potenzial der Wortleitung kleiner als das oder gleich dem als Plattenpoten­ zial vorgesehenen Potenzial (VPL) zuzüglich der Einsatzspan­ nung (Vth) der Auswahltransistoren (T) der Speicherzellen (MC) ist.