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Viele
Arten von Speichervorrichtungen bzw. Speicherbauelementen speichern
Informationen in einem Array von Speicherzellen, die über eine
Zeilen- und Spaltenadresse adressierbar sind. Eine Zeilenadresse
wird decodiert, um die Wortleitung zu identifizieren, die die erwünschte Speicherzelle
beinhaltet, während
eine Spaltenadresse auf ähnliche Weise
decodiert wird, um die Bitleitung zu identifizieren, die die erwünschte Zelle
beinhaltet. Während
einer Schreiboperation wird ein Datenbit durch ein Auswählen der
Wortleitung und der Bitleitung, an deren Schnittpunkt die erwünschte Speicherzelle
positioniert ist, zu einer speziellen Position innerhalb des Speicherarrays
geschrieben. Das Datenbit wird dann zu der ausgewählten Speicherzelle
geschrieben. Daten werden typischerweise während eines einzigen Schreibzyklus
durch ein Auswählen
mehrerer Speicherzellen innerhalb einer Zeile zu mehreren Speicherzellen
geschrieben.
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Herkömmliche
Speichervorrichtungen umfassen eine Daten-Eingabe/Ausgabe-Schaltungsanordnung
(Daten-E/A-Schaltungsanordnung)
zum Steuern des Datenflusses in und aus einem Speicherarray. Die
Daten-E/A-Schaltungsanordnung umfasst typischerweise eine Mehrzahl
von Bitleitungserfassungsverstärkern,
die während
einer Schreiboperation Daten zu ausgewählten Bitleitungen schreiben und
während
einer Leseoperation Speicherzelldaten verstärken, die aus ausgewählten Bitleitungen
erfasst werden. Die Daten-E/A-Schaltungsanordnung umfasst ferner
eine Gatter-Schaltungsanordnung zum Koppeln spezieller Erfassungsverstärker (und somit
Bitleitungen) mit einem internen Speicherdatenbus. Herkömmlicherweise
wird ein Spaltenauswahlsignal an die Gatter-Schaltungsanordnung
angelegt, das bewirkt, dass die Gatter-Schaltungsanordnung spezielle
Erfassungsverstärker
mit dem Datenbus koppelt. Die verbleibenden Erfassungsverstärker werden
von dem Datenbus entkoppelt. Während
Schreiboperationen speichern die ausgewählten Erfassungsverstärker Daten,
die von dem Datenbus erfasst werden, statisch. Die geeigneten Wort- und
Bitleitungen in dem Speicherarray werden dann aktiviert und die
Erfassungsverstärker
treiben die Daten in die aktivierten Speicherzellen über die
aktivierten Bitleitungen. Auf diese Weise werden Daten durch Koppeln
der geeigneten Erfassungsverstärker (und
somit Bitleitungen) mit dem internen Speicherdatenbus zu Speicherzellen
geschrieben oder aus denselben gelesen.
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Während einer
Schreiboperation kann eines oder können mehrere Datenbits maskiert
sein. Eine derartige Schreiboperation wird allgemein als eine maskierte
Schreiboperation bezeichnet. Ein Datenmaskensignal, das durch eine
Speichervorrichtung empfangen wird, gibt an, ob eines oder mehrere
Bits während
einer Schreiboperation maskiert sein sollte bzw. sollten. Falls
dem so ist, werden die maskierten Datenbits nicht zu dem Speicherarray
geschrieben. Anstelle dessen werden Datenbits aus den maskierten
Positionen in dem Speicherarray gelesen, als ob eine Leseoperation
durchgeführt
würde,
wobei so die maskierten Bits aufgefrischt werden. Somit werden lediglich
unmaskierte Datenbits zu dem Speicherarray geschrieben.
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Es
wird mehr Zeit benötigt,
um eine maskierte Schreiboperation durchzuführen als eine unmaskierte Schreiboperation,
weil maskierte Bits aus dem Speicherarray gelesen werden, anstatt
zu dem Array geschrieben zu werden. Das Lesen von Datenbits aus
einem Speicher erfordert zusätzliche
Zeit, damit die Erfassungsverstärker
die Datenbitwerte, die erfasst werden, ausreichend verstärken, bevor
die Bitleitungen durch die Gatter-Schaltungsanordnung mit dem internen
Datenbus gekoppelt werden können. Anderenfalls
können
die Datenwerte verfälscht
werden, falls die Bitleitungen vorzeitig mit dem internen Datenbus
gekoppelt werden. Zum Schreiben von Daten wird weniger Zykluszeit
benötigt.
Die Bitleitungen müssen
lediglich auf einen annehmbaren Signalpegel geladen werden, um eine
Rausch verfälschung durch
die Gatter-Schaltungsanordnung zu verhindern, bevor die Bitleitungen
während
einer Schreiboperation mit dem internen Datenbus gekoppelt werden
können.
Herkömmliche
Speichervorrichtungen verwenden die gleiche Zykluszeit sowohl für eine maskierte
als auch eine unmaskierte Schreiboperation, obwohl eine unmaskierte
Schreiboperation in kürzerer
Zeit abgeschlossen werden kann. Folglich ist eine Speichervorrichtungsleistungsfähigkeit
verringert, wenn die Speichervorrichtung in einer Umgebung verwendet
wird, die keine maskierten Schreibvorgänge nutzt.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Durchführen einer
Schreiboperation in einer Speichervorrichtung, eine Speichervorrichtung,
ein Verfahren zum Schreiben von Informationen zu einer Speichervorrichtung
und eine Speichervorrichtung, die eine Gatter-Schaltungsanordnung
aufweist, mit verbesserten Charakteristika zu schaffen.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und Anspruch 14
und eine Vorrichtung gemäß Anspruch
7, Anspruch 13 und Anspruch 19 gelöst.
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Gemäß den hierin
gelehrten Verfahren und Vorrichtungen wird bei einer Speichervorrichtung eine
Schreiboperation durchgeführt.
Während
einer ersten Stufe der Schreiboperation wird ein Signal an eine
Gatter-Schaltungsanordnung bei einem ersten Spannungspegel zum Koppeln
einer Datenbusleitung mit einer Bitleitung, wenn die Datenbusleitung unmaskiert
ist, und zum Entkoppeln der Datenbusleitung von der Bitleitung,
wenn die Datenbusleitung maskiert ist, angelegt. Während einer
oder mehrerer nachfolgender Stufen der Schreiboperation wird der Signalspannungspegel
zum Ermöglichen
eines Abschlusses der Schreiboperation geändert.
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Natürlich ist
die vorliegende Erfindung nicht auf die obigen Merkmale und Vorteile
begrenzt. Fachleute auf dem Gebiet erkennen auf ein Lesen der folgenden
detaillierten Beschreibung hin und auf ein Betrachten der zugehörigen Zeichnungen
hin zusätzliche
Merkmale und Vorteile.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert.
Es zeigen:
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1 ein
Blockdiagramm eines Ausführungsbeispiels
einer Speichervorrichtung, die eine Schaltungsanordnung zum Verringern
der Zykluszeit unmaskierter Schreiboperationen umfasst;
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2 ein
Blockdiagramm eines Ausführungsbeispiels
einer Spaltendecodiererschaltungsanordnung, die in der Speichervorrichtung
von 1 enthalten ist, zum Erzeugen eines Mehrpegel-Spaltenauswahlsignals;
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3 ein
Blockdiagram eines Ausführungsbeispiels
einer Gatter- und Bitleitungserfassungsverstärker-Schaltungsanordnung, die
in der Speichervorrichtung von 1 enthalten
ist;
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4 ein
Zeitdiagramm, das eine exemplarische unmaskierte Schreiboperation
darstellt, die durch die Speichervorrichtung von 1 ausgeführt wird;
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5 ein
Zeitdiagramm, das eine exemplarische maskierte Schreiboperation
darstellt, die durch die Speichervorrichtung von 1 ausgeführt wird; und
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6 ein
Blockdiagramm eines Ausführungsbeispiels
einer Schaltungsanordnung, die in der Speichervorrichtung von 1 enthalten
ist, zum Koppeln eines internen Datenbusses mit einer Datenpufferschaltungsanordnung.
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1 stellt
ein Ausführungsbeispiel
einer Speichervorrichtung 100 dar, die ein Speicherarray 102 umfasst.
Das Speicherarray 102 ist als eine oder mehrere Bänke von
Speicher zellen angeordnet, wie beispielsweise Dynamischer-RAM-(DRAM,
DRAM = Dynamic Random Access Memory), Ferroelektrischer-RAM-(FRAM, FRAM = Ferroelectric
Random Access Memory), Magnetoresistiver-RAM-(MRAM, MRAM = Magnetoresistive
Random Access Memory), Phasenänderung-RAM-(PRAM,
PRAM = Phase-change Random Access Memory) oder ähnliche Arten von Zellen. Zeilen-,
Spalten- und Bankadressinformationen (ZEILEN-/SP-/BANK-ADR), die
durch die Speichervorrichtung 100 empfangen werden, werden
in einem Adressregister 104 gespeichert. Die Adressinformationen
geben an, auf welche Zeilen- und Spaltenposition in dem Speicherarray 102 während einer
Lese- oder Schreiboperation zugriffen werden soll (und Bank, falls
das Speicherarray so angeordnet ist).
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Eine
Zeilenadresszwischenspeicher- und -Decodiererschaltungsanordnung 106 erzeugt
ein Zeilenauswahlsignal (row_sel, row_sel = row select = Zeilenauswahl)
basierend auf Zeilenadressinformationen, die durch das Adressregister 104 geliefert
werden. Das Zeilenauswahlsignal aktiviert eine spezielle Wortleitung
in dem Speicherarray 102, wobei die Speicherzellen in der
aktivierten Zeile mit den jeweiligen Bitleitungen derselben (BL<0:q>) gekoppelt werden.
Auf ähnliche
Weise erzeugt eine Spaltenadresszwischenspeicher- und -Decodiererschaltungsanordnung 108 ein
Spaltenauswahlsignal (col_sel, col_sel = column select = Spaltenauswahl)
basierend auf Spaltenadressinformationen, die durch das Adressregister 104 geliefert
werden. Das Spaltenauswahlsignal wird an eine Gatter-Schaltungsanordnung 110 angelegt,
die in der Daten-E/A-Schaltungsanordnung 112 enthalten
oder derselben zugeordnet ist. Wenn dieselbe durch das Spaltenauswahlsignal aktiviert
ist, koppelt die Gatter-Schaltungsanordnung 110 einen internen
Datenbus (LDB<0:m>) mit Bitleitungserfassungsverstärkern 114,
die in der Daten-E/A-Schaltungsanordnung 112 enthalten
oder derselben zugeordnet sind. Die Bitleitungserfassungsverstärker 114 sind
auch mit den Speicherarray-Bitleitungen gekoppelt. Die Bitleitungserfassungsverstärker 114 verstärken Bitleitungssignalpegel
während
Leseoperationen und schreiben Daten während Schreiboperationen zu
aktivierten Bitleitungen. Auf diese Weise können durch Aktivieren der geeigneten
Wortleitung über
das Zeilenauswahlsignal und Aktivieren der Gatter-Schaltungsanordnung 110 über das
Spaltenauswahlsignal Daten aus erwünschten Zellen in dem Speicherarray 102 gelesen oder
zu denselben geschrieben werden.
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Das
Spaltenauswahlsignal wird während
eines Speicherzugriffszyklus zu zumindest zwei Spannungspegeln getrieben.
Während
einer ersten Stufe des Speicherzugriffszyklus wird das Spaltenauswahlsignal
zu einem ersten Spannungspegel getrieben. Der erste Spannungspegel
ist ausreichend um zu bewirken, dass die Gatter-Schaltungsanordnung 110 die
internen Datenbusleitungen mit entsprechenden Bitleitungen koppelt,
wenn der Speicherzugriffszyklus während einer unmaskierten Schreiboperation auftritt;
wie es später
detaillierter beschrieben wird. Die Zykluszeit für eine unmaskierte Schreiboperation kann
somit verringert werden, weil die Bitleitungen ein Laden/Entladen
früher
in dem Speicherzugriffszyklus beginnen, wenn dieselben ansprechend
auf den ersten Spannungspegel mit dem lokalen Datenbus gekoppelt
sind. Falls jedoch die Speicheroperation eine maskierte Schreiboperation
ist, ist der erste Spannungspegel ungenügend um zu bewirken, dass die
Gatter-Schaltungsanordnung 110 Datenbusleitungen mit entsprechenden
Bitleitungen während
der ersten Stufe des Speicherzugriffszyklus koppelt, wie es ebenfalls
später
detaillierter beschrieben wird. Auf diese Weise wird den Bitleitungserfassungsverstärkern 114 genug
Zeit gewährt,
maskierte Datenbits, die während
einer maskierten Schreiboperation aus dem Speicherarray 102 gelesen
werden, zuverlässig zu
erfassen, bevor die Bitleitungen mit dem internen Datenbus gekoppelt
werden.
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Genauer
gesagt umfasst die Speichervorrichtung 100 ferner eine
Steuerlogik 116 zum Verwalten eines gesamten Speichervorrichtungsbetriebs der
Speichervorrichtung 100 ansprechend auf empfangene Signale,
wie beispielsweise Taktfreigabe (CKE, CKE = clock enable), Takt
(CK, CK = clock), Chipauswahl (CS, CS = chip select), Schreibfreigabe (WE,
WE = write enable), Zeilenadressübernahmesignal
(RAS, RAS = row address strobe), Spaltenadressübernahmesignal (CAS, CAS =
column address strobe) und die Adresssignale, wie es auf dem Gebiet bekannt
ist. Die Steuerlogik 116 behält die gegenwärtigen Betriebsmoduseinstellungen
der Speichervorrichtung 100 bei und bestimmt, welche Art
von Speicheroperation wann durchgeführt werden soll. Die Speichervorrichtung 100 umfasst
ferner einen Datenpuffer 118 zum Aufnehmen bzw. Erfassen
von Daten, die von einem externen Datenbus (DQ<0:n>)
als ein Teil einer Schreiboperation empfangen werden, und zum Halten
von Daten, die auf den externen Datenbus als ein Teil einer Leseoperation
getrieben werden sollen. Der externe Datenbus kann von der gleichen Breite
wie der interne Datenbus oder einer unterschiedlichen Breite sein.
Ferner kann der externe Datenbus bei der gleichen Frequenz wie der
interne Datenbus oder einem Mehrfachen der Internbusfrequenz wirksam
sein, wie beispielsweise zweimal der Internbusfrequenz oder höher.
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Ungeachtet
dessen umfasst die Speichervorrichtung 100 auch einen Spannungsregler 120 und
einen Zeitgebungsgenerator 122. Der Spannungsregler 120 und
der Zeitgebungsgenerator 122 ermöglichen einen ordnungsgemäßen Betrieb
der Speichervorrichtung 100 während Lese- und Schreiboperationen.
Der Spannungsregler 120 gibt verschiedene Referenzspannungen
aus, während
der Zeitgebungsgenerator 122 verschiedene Freigabesignale
ausgibt. Bei einem Ausführungsbeispiel
werden durch den Spannungsregler 120 zumindest drei Referenzspannungen
(Vblh, Vbleq und VbleqN) ausgegeben und werden durch den Zeitgebungsgenerator 122 zumindest
drei Freigabesignale (T1_en, T2_en und T3_en) ausgegeben. Vblh wird
sowohl zu der Spaltendecodiererschaltungsanordnung 108 als auch
der Daten-E/A-Schaltungsanordnung 112 geliefert
und wird verwendet, um Signalleitungen zu einem hohen logischen
Wert zu treiben. Vbleq wird zu der Spaltendecodiererschaltungsanordnung 108 und der
Daten-E/A-Schaltungsanordnung 112 geliefert und wird verwendet,
um Signalleitungen während Speicheroperationen
zu einem erwünschten
Spannungspegel vorzuladen. Die dritte Spannung, VbleqN, wird zu
der Spaltendecodiererschaltungsanordnung 108 geliefert.
Die Spaltendecodiererschaltungsanordnung 108 verwendet
Vblh und VbleqN, um das Spaltenauswahlsignal während Lese- und Schreiboperationen
rampenmäßig auf
unterschiedliche Spannungspegel einzustellen.
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2 stellt
ein Ausführungsbeispiel
der Spaltendecodiererschaltungsanordnung 108 dar. Ein Spaltendecodierer 200 treibt
das Spaltenauswahlsignal während
der ersten Stufe eines Speicherzugriffszyklus auf einen ersten Spannungspegel
VbleqN, wie es durch T1_en angegeben ist. Ein erstes Gatter 202 koppelt
die Referenzspannung VbleqN mit der Spaltenauswahlsignalleitung,
wenn T1_en aktiv ist. Der Pegel von VbleqN ist ausreichend zum Koppeln
interner Datenbusleitungen mit entsprechenden Bitleitungen während einer
unmaskierten Schreiboperation, wobei ermöglicht wird, dass die Bitleitungen
sich in dem Speicherzugriffszyklus früh zu laden/entladen beginnen.
Der Pegel von VbleqN ist jedoch nicht ausreichend zum Koppeln der
Datenbusleitungen mit den Bitleitungen während der ersten Stufe des
Speicherzugriffszyklus, wenn der Speicherzugriffszyklus während einer
maskierten Schreiboperation auftritt.
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Während der
zweiten Stufe des Speicherzugriffszyklus, wie es durch T3_en angegeben
ist, treibt der Spaltendecodierer 200 das Spaltenauswahlsignal
auf einen zweiten Spannungspegel Vblh. Ein zweites Gatter 204 koppelt
Vblh mit der Spaltenauswahlsignalleitung, wenn T3_en aktiv ist.
Die im Gang befindliche Speicheroperation wird zuverlässig abgeschlossen,
wenn das Spaltenauswahlsignal auf Vblh getrieben ist. Das Freigabesignal
T2_en gibt der Daten-E/A-Schaltungsanordnung 112 an, wann
die Bitleitungserfassungsverstärker 114 während einer
Lese- oder Schreiboperation aktiviert werden sollen.
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3 stellt
ein Ausführungsbeispiel
einer Bitleitungserfassungsverstärker-
und Gatter-Schaltungsanordnung 300 dar, die einem Bit des
Datenbusses und einer entsprechenden Bitleitung des Speicherarrays 102 zugeordnet
ist. Die Schaltungsanordnung 300 von 3 kann
auf alle Bits des Datenbusses und die Speicherarraybitleitungen
erweitert werden. Gemäß diesem
Ausführungsbeispiel weist
eine Gatter-Schaltungsanordnung 302 zwei n-MOS-Transistoren
T1 und T2 auf. Die Gatter-Schaltungsanordnung 302 kann
jedoch andere Arten von Transistoren aufweisen, wie beispielsweise
p-MOS-Transistoren. Wenn dieselben freigegeben sind, koppeln die
n-MOS-Transistoren T1 und T2 ein Differenziell-Datenbus-Leitungspaar
(LDB/LDB) mit dem entsprechenden
Differenziell-Bitleitungspaar (BL/BL)
und dem Bitleitungserfassungsverstärker.
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Ein
Betrieb der Gatter-Schaltungsanordnung 302 und des Bitleitungserfassungsverstärkers 304 während einer
unmaskierten Schreiboperation wird als nächstes mit Bezug auf das Zeitdiagramm
beschrieben, das in 4 dargestellt ist. Bevor der Schreibzyklus
beginnt, werden das Bitleitungspaar und das Datenbusleitungspaar
beide auf einen erwünschten
Signalpegel, z. B. Vbleq bei einem Ausführungsbeispiel, vorgeladen.
Wenn zu einem Zeitpunkt t1 der unmaskierte Schreibzyklus beginnt,
beginnt die Speicherzelle (nicht gezeigt), die mit dem Bitleitungspaar
gekoppelt ist, eine der differenziellen Bitleitungen zu laden. Die
differenzielle Bitleitung, die durch die Speicherzelle geladen wird,
hängt von
dem Zustand der Speicherzelle ab. Lediglich zu Darstellungszwecken
zeigt 4 Signalübergänge, wenn die
Speicherzelle anfänglich
eine logische Eins speichert. Folglich lädt die Speicherzelle eine differenzielle
Bitleitung BL auf einen Spannungspegel etwas über dem vorgeladenen Pegel,
z. B. auf näherungsweise
Vbleq + 100 mV oder weniger. Falls die Speicherzelle eine logische
Null speicherte, würde
die differenzielle Bitleitung BL auf
den etwas erhöhten Spannungspegel
geladen. Auf die eine oder andere Art wird auf eine Aktivierung
der Speicherzelle hin eine der differenziellen Bitleitungen auf
einen Spannungspegel geladen, der etwas über dem vorgeladenen Pegel
erhöht
ist.
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Das
Spaltenauswahlsignal wird dann auf einen ersten Spannungspegel getrieben,
nachdem ausreichend Zeit verstrichen ist, seitdem die Speicherzelle
erstmals mit dem Bitleitungspaar BL/BL gekoppelt
wurde. Bei einem Ausführungsbeispiel
wird das Spaltenauswahlsignal auf den Spannungspegel VbleqN getrieben,
wenn das Signal T1_en durch den Zeitgebungsgenerator 122 aktiviert
ist. Die Menge an Zeit, die verstrichen ist, bevor das Spaltenauswahlsignal
aktiviert wird, hängt
von der Speichertechnologie und der Anwendung ab, für die die
Speichervorrichtung 100 beabsichtigt ist. An sich kann
das Spaltenauswahlsignal auf einen ersten Spannungspegel getrieben
werden, nachdem irgendeine erwünschte Menge
an Zeit verstrichen ist, seitdem die Speicherzelle erstmals mit
dem Bitleitungspaar gekoppelt wurde. Vorzugweise wird das Spaltenauswahlsignal auf
den ersten Spannungspegel getrieben, nachdem eine der komplementären Bitleitungen
sich auf einen Signalpegel geladen hat, der ausreichend ist, um
zu verhindern, dass ein Rauschen, das durch die Gatter-Schaltungsanordnung 302 erzeugt
ist, den Datenwert verfälscht,
der durch das Bitleitungspaar getragen ist.
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Anfänglich sind
beide n-MOS-Transistoren T1 und T2 ausgeschaltet, weil sowohl das
Datenbusleitungspaar als auch das Bitleitungspaar auf den gleichen
Spannungspegel (bei diesem Ausführungsbeispiel
Vbleq) vorgeladen sind. Folglich ist die Gate-zu-Source-Spannung
beider Transistoren T1 und T2 nicht hoch genug, um irgendeine Vorrichtung einzuschalten.
Der Bitleitungserfassungsverstärker 304 wird
schließlich
bei einem Zeitpunkt t2 aktiviert. Bei einem Ausführungsbeispiel wird der Erfassungsverstärker 304 aktiviert,
wenn der Zeitgebungsgenerator 122 das Signal T2_en aktiviert.
Der Erfassungsverstärker 304 wird
aktiviert, wenn die Erfassungsverstärkerversorgungsspannungen (SAN/SAP)
an eine positive Spannungsquelle (bei diesem Ausführungsbeispiel
Vblh) und Masse gebunden sind. Wenn derselbe aktiviert ist, erfasst
der Bitleitungserfassungsverstärker 304 die
kleine Spannungsdifferenz zwischen dem Differenziell-Bitleitungspaar
und verstärkt
dieselbe, in dem derselbe beginnt, das Bitleitungspaar auf entgegengesetzte
Spannungspegel (Vblh und 0V in 4) zu treiben.
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Schließlich ist
das Lokaldatenbusleitungspaar auf einen Signalpegel geladen, der
den Datenbitwert darstellt, der in das Speicherarray 102 geschrieben
werden soll. Wenn das Spaltenauswahlsignal auf den ersten Spannungspegel
geladen ist und das Lokaldatenbusleitungspaar aus dem vorgeladenen
Zustand desselben getrieben ist, schaltet einer der n-MOS-Transistoren T1 oder
T2 ein, wobei die Differenziell-Datenbus-Leitung
desselben mit der entsprechenden differenziellen Bitleitung gekoppelt wird.
Natürlich
hängt der
n-MOS-Transistor,
der einschaltet, davon ab, ob das Datenbusleitungspaar einen Datenwert
einer logischen Null oder einer logischen Eins trägt. Bei
dem in 4 gezeigten Ausführungsbeispiel ist der LDB
auf einen Wert einer logischen Null (0V) geschrieben, während die
komplementäre
Busleitung LDB auf einen Wert
einer logischen Eins (Vlbh) getrieben ist. Folglich ist die Gate-zu-Source-Spannung
des Transistors T1 hoch genug, um die Vorrichtung einzuschalten.
Das heißt, der
etwas erhöhte
Signalpegel, der an der Bitleitung BL vorliegt, ist ausreichend,
um den Transistor T1 einzuschalten, wenn LDB zu Masse getrieben
ist. Folglich koppelt der Transistor T1 somit LDB mit BL. Falls
eine logische Eins anstelle einer logischen Null geschrieben würde, würde der
Transistor T2 somit LDB mit BL koppeln. Natürlich gilt
für eine
p-MOS-Logik das Umgekehrte.
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Vorzugsweise
wird das Spaltenauswahlsignal auf den ersten Spannungspegel getrieben,
bevor das Datenbusleitungspaar aus dem vorgeladenen Zustand desselben
getrieben ist. Auf diese Weise schaltet einer der Transistoren T1
oder T2 mit einer minimalen Verzögerung
ansprechend darauf ein, dass die entsprechende Differenziell-Datenbus-Leitung
einen ausreichenden Signalpegel erreicht. Eine Aktivierung des Spaltenauswahlsignals
kann jedoch so lange verzögert
werden, bis das Datenbus leitungspaar aus dem vorgeladenen Zustand
desselben getrieben ist.
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Auf
die eine oder andere Art bewirkt das Datenbusleitungspaar LDB/LDB, dass das Bitleitungspaar
BL/BL beginnt, von einem Wert
einer logischen Eins zu einem Wert einer logischen Null umzuschalten,
bevor das Spaltenauswahlsignal auf einen höheren Spannungspegel, z. B.
auf Vblh bei einem Ausführungsbeispiel,
getrieben ist. Der Bitleitungsumschaltpunkt ist in 4 durch
tW angegeben. Das Spaltenauswahlsignal bei
einer herkömmlichen
Speichervorrichtung wird bei unterschiedlichen Stufen eines Speicherzugriffszyklus
nicht auf zwei unterschiedliche Spannungspegel getrieben. Anstelle
dessen wird ein herkömmliches
Spannungsauswahlsignal später
in dem Speicherzyklus sowohl für
maskierte als auch für
unmaskierte Schreiboperationen auf einen einzigen hohen Spannungspegel
getrieben, wie beispielsweise Vblh, wobei sich so die gleiche Speicherzugriffszykluszeit
für beide
Arten von Speicheroperationen ergibt.
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Gemäß den hierin
offenbarten Ausführungsbeispielen
ergibt sich für
unmaskierte Schreiboperationen ein schnellerer Bitleitungsumschaltpunkt, wenn
der lokale Datenbus mit den Arraybitleitungen gekoppelt ist, bevor
das Spaltenauswahlsignal später in
dem Schreibzyklus auf einen höheren
Spannungspegel getrieben ist. Die Speicherzugriffszykluszeit für unmaskierte
Schreiboperationen kann verkürzt
sein, wenn der Bitleitungsumschaltpunkt zeitlich früher auftritt,
wie es z. B. durch tW in 4 angegeben
ist. Das Spaltenauswahlsignal wird während der zweiten Stufe des
Speicherzugriffszyklus (bei einem Zeitpunkt t3 in 4)
auf den höheren
Spannungspegel getrieben, um einen Abschluss des unmaskierten Schreibvorgangs
zu ermöglichen.
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Ein
Betrieb der Gatter-Schaltungsanordnung 302 und des Bitleitungserfassungsverstärkers 304 während einer
maskierten Schreiboperation wird als nächstes mit Bezug auf das in 5 dargestellte Zeitdiagramm
beschrieben. Die Signalübergänge und
-pegel, die in 5 gezeigt sind, sind ähnlich diesen,
die in 4 gezeigt sind, außer dass das Datenbusleitungspaar
LDB/LDB während einer maskierten Schreiboperation
bei dem vorgeladenen Pegel (z. B. Vbleq) bleibt. Die Differenziell-Datenbus-Leitungen
bleiben bei dem vorgeladenen Pegel, weil das Datenbit, das durch
die Leitungen dargestellt ist, maskiert ist und somit während der
Schreiboperation nicht zu dem Speicherarray geschrieben wird. Anstelle
dessen wird der Datenwert, der durch die Speicherzelle gespeichert
ist, die mit dem maskierten Bitleitungspaar gekoppelt ist, aus dem
Speicherarray 102 ausgelesen, als ob eine Leseoperation
durchgeführt
würde.
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Besonders
ist die Gate-zu-Source-Spannung von beiden n-MOS-Transistoren T1 und T2 nicht ausreichend,
um irgendeine Vorrichtung einzuschalten, wenn das Datenbusleitungspaar
LDB/LDB bei dem vorgeladenen
Pegel bleibt. Die Speicherzelle, die mit dem entsprechenden Bitleitungspaar BL/BL gekoppelt ist, lädt eine
der differenziellen Bitleitungen auf einen Spannungspegel etwas über dem vorgeladenen
Pegel, wie es vorhergehend beschrieben ist. Weder die etwas erhöhte Bitleitungsspannung
noch der vorgeladene Pegel des Datenbusleitungspaares ist ausreichend,
um entweder den Transistor T1 oder T2 einzuschalten, wenn das Spaltenauswahlsignal
sich bei dem ersten Spannungspegel befindet, z. B. VbleqN bei einem
Ausführungsbeispiel.
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So
ist keine der Differenziell-Datenbus-Leitungen mit der entsprechenden
Bitleitung derselben gekoppelt, wenn das Datenbit, das durch die
Differenziell-Bus-Leitungen dargestellt ist, maskiert ist. Dies
ermöglicht,
dass der Bitleitungserfassungsverstärker 304 den Bitleitungsdatenwert
ohne eine Störung
von dem Datenbusleitungspaar verstärken kann. Schließlich wird
das Spaltenauswahlsignal bei t3 in 5 auf einen
höheren
Spannungspegel getrieben, so dass die maskierte Schreiboperation
abgeschlossen werden kann. Bei einem Ausführungsbeispiel wird das Spaltenauswahlsignal
auf Vbleq getrieben, wenn der Zeitgebungsgenerator 122 das
Signal T3_en aktiviert. Der verstärkte Bitleitungsdatenwert kann
dann durch einen Leseerfassungsverstärker (nicht gezeigt) ausgelesen
werden, der in der Daten-E/A-Schaltungsanordnung 112 enthalten
oder derselben zugeordnet ist.
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6 stellt
ein Ausführungsbeispiel
einer Schaltungsanordnung 600 dar, die in der Daten-E/A-Schaltungsanordnung 112 enthalten
oder derselben zugeordnet ist. Die Schaltungsanordnung 600 treibt
während
Schreiboperationen Daten auf den lokalen Datenbus und liest während Leseoperationen
Daten von dem lokalen Datenbus. Ein Schalter 602 steuert,
wann die Schaltungsanordnung 600 mit dem lokalen Datenbus
gekoppelt ist. Eine Erfassungsverstärkerschaltungsanordnung 604 liest
Daten während
Leseoperationen von dem lokalen Datenbus und liefert die verstärkten Daten
an den Datenpuffer 118 zum chipexternen Treiben. Die Erfassungsverstärkerschaltungsanordnung 604 kann während maskierter
Schreiboperationen auch maskierte Datenbits lesen. Eine Schreibtreiberschaltungsanordnung 606 empfängt Daten
von dem Schreibpuffer 118 während Schreiboperationen und treibt
die Daten auf den lokalen Datenbus. Während einer Schreiboperation
kann eines oder können
mehrere Bits maskiert sein und somit in einem vorgeladenen Zustand
bleiben. Bei einem Ausführungsbeispiel behält die Schreibtreiberschaltungsanordnung 606 während maskierter
Schreiboperationen maskierte Datenbits bei dem Spannungspegel Vbleq
bei, wie es durch ein Datenmaskensignal (DM) angegeben ist, das
durch die Speichervorrichtung 100 empfangen wird.
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Angesichts
des obigen Bereichs von Variationen und Anwendungen sollte klar
sein, dass die vorliegende Erfindung nicht durch die vorstehende
Beschreibung begrenzt ist und auch nicht durch die zugehörigen Zeichnungen
begrenzt ist. Anstelle dessen ist die vorliegende Erfindung lediglich
durch die folgenden Ansprüche
und die rechtlichen Äquivalente derselben
begrenzt.