KR20140044123A - 데이터 경로 옵션기능을 갖는 반도체 메모리 장치 - Google Patents

데이터 경로 옵션기능을 갖는 반도체 메모리 장치 Download PDF

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Abstract

데이터 경로 옵션기능을 갖는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는, 리드 데이터 및 라이트 데이터가 비트라인 데이터 래치부를 경유하도록 할 지의 유무를 선택하는 선택부를 구비한다. 또한, 반도체 메모리 장치는, 비트라인에 연결된 메모리 셀에 저장된 데이터를 감지 증폭하거나, 라이트 데이터가 상기 비트라인을 통해 상기 메모리 셀에 저장되도록 하기 위해 구성된 비트라인 데이터 래치부와, 상기 비트라인에 나타나는 리드 데이터를 외부로 출력하거나 외부에서 인가되는 상기 라이트 데이터를 구동하기 위해 구성된 입출력 드라이버를 포함한다.

Description

데이터 경로 옵션기능을 갖는 반도체 메모리 장치{Semiconductor memory device with data path option function}
본 발명은 반도체 메모리 분야에 관한 것으로, 보다 구체적으로 데이터 경로 옵션기능을 갖는 반도체 메모리 장치에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리(이하 DRAM)등과 같은 휘발성 반도체 메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 메인 메모리로서 폭넓게 사용되고 있다.
그러한 휘발성 반도체 메모리 장치와 메모리 콘트롤 장치를 포함하는 메모리 시스템은 마이크로프로세서 등과 같은 호스트 장치에 내장되거나 흔히 연결될 수 있다.
한편, 불휘발성 반도체 메모리 장치는 메인 메모리의 데이터를 백업하거나 프로그램 데이터를 저장하기 위해 메모리 시스템에 사용될 수 있다.
메모리 시스템이나 복수의 프로세서들을 구비한 데이터 처리 시스템에서, 레이턴시는 반도체 메모리 장치에 코멘드가 인가되고 나서 리드된 데이터를 얻기까지 걸리는 시간을 의미하는 용어로서 흔히 사용된다.
랜덤 데이터의 리드 동작 시에 랜덤 억세스 리드 동작상 레이턴시는 빠를 것이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 액티브와 코멘드 간의 딜레이를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 패스트 레이턴시나 패스트 라이트중 하나를 선택적으로 취할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따른 반도체 메모리 장치는,
비트라인에 연결된 메모리 셀에 저장된 데이터를 감지 증폭하거나, 라이트 데이터가 상기 비트라인을 통해 상기 메모리 셀에 저장되도록 하기 위해 구성된 비트라인 데이터 래치부;
상기 비트라인에 나타나는 리드 데이터를 외부로 출력하거나 외부에서 인가되는 상기 라이트 데이터를 구동하기 위해 구성된 입출력 드라이버; 및
상기 리드 데이터 및 상기 라이트 데이터가 상기 비트라인 데이터 래치부를 경유하도록 할 지의 유무를 선택하는 선택부를 포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 선택부는, 리드 동작에서 상기 메모리 셀에 저장된 데이터가 상기 입출력 드라이버로 직접적으로 전송되도록 할지 아니면 상기 비트라인 데이터 래치부를 경유하여 상기 입출력 드라이버로 전송되도록 할지를 선택하며,
라이트 동작에서 상기 라이트 데이터가 상기 메모리 셀로 직접적으로 전송되도록 할지 아니면 상기 비트라인 데이터 래치부를 경유하여 상기 메모리 셀로 전송되도록 할지를 선택할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 메모리 셀은 자기저항 랜덤 억세스 타입의 메모리 셀일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 자기저항 랜덤 억세스 타입의 메모리 셀은 스핀 전달 토크 자기저항 랜덤 억세스 메모리(STT-MRAM) 셀일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 비트라인 데이터 래치부는,
상기 비트라인의 신호레벨을 소스라인의 기준레벨과 비교하여 증폭하는 비트라인 센스앰프와;
상기 라이트 데이터에 응답하여 셋 바이어스 전압 또는 리셋 바이어스 전압을 생성하는 비트라인 드라이버를 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 입출력 드라이버는,
입출력 라인에 나타나는 상기 리드 데이터를 감지 및 증폭하는 입출력 센스앰프와;
상기 라이트 데이터를 구동하여 상기 입출력 라인으로 전송하는 라이트 드라이버를 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 선택부는,
모드 레지스터 셋 신호에 응답하여 상기 메모리 셀에 상기 입출력 드라이버가 연결되도록 할지 상기 메모리 셀에 상기 비트라인 데이터 래치부가 연결되도록 할지를 결정하는 멀티플렉서일 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 멀티플렉서는,
게이트로 상기 모드 레지스터 셋 신호를 수신하는 복수의 모오스 트랜지스터들을 포함할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 반도체 메모리 장치에는,
액티브 코멘드와 리드 코멘드가 1클럭 사이클 이내의 타임 구간에 인가될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 다른 양상에 따라, 데이터 처리 시스템은,
데이터 처리를 수행하기 위한 버스를 가지는 프로세서부; 및
비트라인에 연결된 메모리 셀에 저장된 데이터를 감지 증폭하거나 라이트 데이터가 상기 비트라인을 통해 상기 메모리 셀에 저장되도록 하기 위해 구성된 비트라인 데이터 래치부, 상기 비트라인에 나타나는 리드 데이터를 상기 버스로 출력하거나 상기 버스에서 인가되는 상기 라이트 데이터를 구동하기 위해 구성된 입출력 드라이버, 및 상기 리드 데이터와 상기 라이트 데이터가 상기 비트라인 데이터 래치부를 경유하도록 할 지의 유무를 선택하는 선택부를 포함하는 반도체 메모리 장치를 포함한다.
본 발명의 개념에 따른 실시 예에 따라, 상기 선택부는,
라이트 동작에서 상기 라이트 데이터가 상기 비트라인 데이터 래치부를 경유토록 한 후, 상기 메모리 셀로 전송되도록 하고,
리드 동작에서 상기 메모리 셀에 저장된 데이터가 상기 비트라인 데이터 래치부를 경유함이 없이 상기 입출력 드라이버로 직접적으로 전송되도록 할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 프로세서부는 상기 리드 동작에서, 액티브 코멘드와 리드 코멘드를 1클럭 사이클 이내의 타임 구간 내에 상기 반도체 메모리 장치로 인가할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 선택부는,
라이트 동작에서 상기 라이트 데이터가 상기 비트라인 데이터 래치부를 경유함이 없이 상기 메모리 셀로 직접적으로 전송되도록 하고,
리드 동작에서 상기 메모리 셀에 저장된 데이터가 상기 비트라인 데이터 래치부를 경유함이 없이 상기 입출력 드라이버로 직접적으로 전송되도록 할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 프로세서부는 상기 라이트 동작에서, 액티브 코멘드와 라이트 코멘드를 1클럭 사이클 이내의 타임 구간 내에 상기 반도체 메모리 장치로 인가할 수 있다.
본 발명의 개념에 따른 실시 예에 따라, 상기 프로세서부는 복수의 프로세서들을 포함하며, 상기 반도체 메모리 장치는 복수의 포트를 가지는 멀티 포트 MRAM일 수 있다.
본 발명의 실시 예적인 구성에 따르면, 하나의 메모리에서 선택적으로 액티브와 코멘드 간의 딜레이가 줄어들도록 할 수 있다. 따라서, 레이턴시가 중요시되는 경우에나 빠른 라이트 동작 타임이 요구되는 경우에 어느 하나의 선택이 가능한 이점이 있다.
도 1은 본 발명의 개념적 실시 예에 따른 반도체 메모리 장치의 개략적 일부 블록도,
도 2는 도 1의 반도체 메모리 장치중 선택부 및 비트라인 데이터 래치부 간의 연결관계를 예시적으로 보여주는 회로도,
도 3은 도 1에 인가되는 코멘드들과 데이터의 동작 타이밍 예시도,
도 4는 도 1의 반도체 메모리 장치가 적용된 데이터 처리 시스템의 블록도,
도 5는 도 1의 반도체 메모리 장치가 적용된 또 다른 데이터 처리 시스템의 블록도,
도 6은 도 4 또는 도 5에 관련된 메모리 동작 타이밍도,
도 7은 본 발명에 적용가능한 메모리 셀의 동작 원리를 보여주기 위한 도면,
도 8은 도 7의 메모리 셀의 등가 회로도,
도 9는 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도,
도 10은 셀룰러 폰에 적용된 본 발명의 응용 예를 도시한 도면,
도 11은 태블릿 피씨에 적용된 본 발명의 응용 예를 도시한 도면, 및
도 12는 노트북 컴퓨터에 적용된 본 발명의 응용 예를 도시한 도면이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, DRAM,NAND 플래시 메모리, 및 MRAM에 대한 기본적 데이터 억세스 동작과 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 개념적 실시 예에 따른 반도체 메모리 장치의 개략적 일부 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀(10), 비트라인 데이터 래치부(20), 선택부(30), 및 입출력 드라이버(40)를 포함할 수 있다.
상기 비트라인 데이터 래치부(20)는 비트라인(BL)에 연결된 메모리 셀(10)에 저장된 데이터를 감지 증폭하거나, 라이트 데이터가 상기 비트라인(BL)을 통해 상기 메모리 셀(10)에 저장되도록 하는 역할을 한다.
상기 메모리 셀(10)이 MRAM 셀일 경우에, 상기 비트라인 데이터 래치부(20)는 상기 비트라인(BL)의 신호레벨을 소스라인(SL)의 기준레벨과 비교하여 증폭하는 비트라인 센스앰프(24)와, DQ 패드(C1)를 통해 인가되는 상기 라이트 데이터에 응답하여 셋 바이어스 전압 또는 리셋 바이어스 전압을 생성하는 비트라인 드라이버(22)를 포함할 수 있다.
상기 입출력 드라이버(40)는 상기 비트라인(BL)에 나타나는 리드 데이터를 입출력 라인(IO,IOB)를 통해 수신하여 외부로 출력하거나 외부에서 인가되는 상기 라이트 데이터를 입출력 라인(IO,IOB)상에 구동하는 역할을 한다. 상기 입출력 드라이버(40)는 입출력 라인(IO,IOB)에 나타나는 상기 리드 데이터를 감지 및 증폭하는 입출력 센스앰프(42)와, 상기 라이트 데이터를 구동하여 상기 입출력 라인(IO,IOB)으로 전송하는 라이트 드라이버((44)를 포함할 수 있다.
상기 선택부(30)는 라인(L10)을 통해 인가되는 선택 제어신호(MRS)에 응답하여, 상기 리드 데이터 및 상기 라이트 데이터가 상기 비트라인 데이터 래치부(20)를 경유하도록 할 지의 유무를 선택한다.
즉, 상기 선택부(30)는 리드 동작에서 상기 메모리 셀(10)에 저장된 데이터가 상기 입출력 드라이버(40)로 직접적으로 전송되도록 할지, 아니면 상기 비트라인 데이터 래치부(20)를 경유하여 상기 입출력 드라이버(40)로 전송되도록 할지를 선택할 수 있다. 예를 들어, 상기 선택부(30)내의 제1,2 스위치들(SW10,SW20)이 스위칭 노드들(N1,N3)에 각기 스위칭되는 경우에, 데이터 라인(DL2)이 입출력 라인(IO)에 연결되고, 데이터 라인(DL2B)이 입출력 라인(IOB)에 연결된다. 따라서, 상기 메모리 셀(10)에 저장된 데이터는 상기 비트라인 데이터 래치부(20)를 경유함이 없이, 상기 입출력 드라이버(40)로 직접적으로 전송된다.
한편, 상기 선택부(30)내의 제1,2 스위치들(SW10,SW20)이 스위칭 노드들(N2,N4)에 각기 스위칭되는 경우에, 데이터 라인(DL1)이 입출력 라인(IO)에 연결되고, 데이터 라인(DL1B)이 입출력 라인(IOB)에 연결된다. 따라서, 상기 메모리 셀(10)에 저장된 데이터는 상기 비트라인 데이터 래치부(20)를 경유하여, 상기 입출력 드라이버(40)로 전송된다.
또한, 상기 선택부(30)는 라이트 동작에서 상기 라이트 데이터가 상기 메모리 셀(10)로 직접적으로 전송되도록 할지 아니면 상기 비트라인 데이터 래치부(20)를 경유하여 상기 메모리 셀(10)로 전송되도록 할지를 선택할 수 있다. 예를 들어, 상기 선택부(30)내의 제1,2 스위치들(SW10,SW20)이 스위칭 노드들(N1,N3)에 각기 스위칭되는 경우에, 데이터 라인(DL2)이 입출력 라인(IO)에 연결되고, 데이터 라인(DL2B)이 입출력 라인(IOB)에 연결된다. 따라서, 라이트 데이터는 상기 메모리 셀(10)로 직접적으로 전송된다.
한편, 상기 선택부(30)내의 제1,2 스위치들(SW10,SW20)이 스위칭 노드들(N2,N4)에 각기 스위칭되는 경우에, 데이터 라인(DL1)이 입출력 라인(IO)에 연결되고, 데이터 라인(DL1B)이 입출력 라인(IOB)에 연결된다. 따라서, 상기 라이트 데이터는 상기 비트라인 데이터 래치부(20)를 경유하여 상기 메모리 셀(10)로 전송된다.
결국, 상기 선택부(30)는 모드 레지스터 셋(MRS) 신호에 응답하여 상기 메모리 셀(10)에 상기 입출력 드라이버(40)가 다이렉트로 연결되도록 할지 혹은 상기 메모리 셀(10)에 상기 비트라인 데이터 래치부(20)가 연결되도록 할지를 선택하는 기능을 한다. 상기 선택부(30)는 멀티플렉서로 구현될 수 있다.
상기 자기저항 랜덤 억세스 타입의 메모리 셀은 예컨대 스핀 전달 토크 자기저항 랜덤 억세스 메모리(STT-MRAM) 셀일 수 있다.
상기 메모리 셀(10)이 MRAM 셀일 경우에, 상기 비트라인 데이터 래치부(20)는 DRAM에서 채용되는 비트라인 센스앰프와는 구성이나 기능면에서 다를 수 있다. 또한, 상기 소스라인(SL)은 상기 비트라인(BL)의 신호레벨과는 반대의 신호레벨로 되어 있는 것이 아니라, 미리 설정된 기준 레벨(REF)로 설정될 수 있다. MRAM 셀은 디램 셀과는 달리 리프레쉬 동작을 필요로 하지 않으며, 불휘발성 메모리이다. 따라서, 라이트 동작에서 데이터 "0"을 저장하는 셋 바이어스 전압과, 데이터 "1"을 저장하는 리셋 바이어스 전압이 필요하다. 결국, 상기 비트라인 드라이버(22)는 상기 라이트 데이터가 "0"으로서 입력되면 셋 바이어스 전압을 생성하고, 상기 라이트 데이터가 '1"로서 입력되면 리셋 바이어스 전압을 생성하는 동작을 수행한다.
그러나, 상기 비트라인 드라이버(22)에 의해 구동됨이 없이도, 상기 라이트 데이터는 상기 라이트 드라이버(44)에 의해 적절히 구동될 경우에 상기 메모리 셀(10)에 곧바로 저장될 수 있다. 물론, 이 경우에는 상기 비트라인 드라이버(22)에 의해 라이트 데이터가 구동되지 않으므로 라이트 동작 시간이 상대적으로 길 수 있다. 그렇지만, 리드 동작에서의 레이턴시가 개선되는 장점이 있다.
데이터 리드 동작의 경우에, 일정한 전압으로 프리차아지된 상태로 되어있는 비트라인(BL)에 감지 전류가 공급된다. 따라서, 메모리 셀(10)의 저장소자인 자기 터널 접합부 MTJ는 상기 감지 전류가 공급될 때 기억된 자계 방향에 따라 전압 변화를 차별적으로 일으킨다. 결국, 상기 비트라인(BL)에 나타나는 전압 레벨을 센스앰프를 통해 감지함에 의해 메모리 셀에 저장되어 있던 데이터의 레벨이 판독될 수 있다.
그러나, 이와 같은 구성이나 설명은 실시 예에 불과하며 본 발명을 한정하는 것은 아님을 이해하여야 한다.
도 2는 도 1의 반도체 메모리 장치중 선택부 및 비트라인 데이터 래치부 간의 연결관계를 예시적으로 보여주는 회로도이다.
도 2를 참조하면, 도 1의 입출력 드라이버(40)내의 라이트 드라이버(44)는 피모오스 트랜지스터들(P10,P11)과 엔모오스 트랜지스터들(N10,N11)로 구현될 수 있다.
도 1의 상기 메모리 셀(10)은 비트라인(BL)과 소스라인(SL)간에 연결된다.
상기 비트라인 데이터 래치부(20)는 피모오스 트랜지스터들(P1,P2,P30)과 엔모오스 트랜지스터들(N1,N2,N30)로 구현될 수 있다.
상기 선택부(30)는 엔모오스 트랜지스터들(N3,N4,N5,N6)로 구현될 수 있다.
엔모오스 트랜지스터들(N40,N41)은 컬럼 스위치를 구성하며, 컬럼 선택 신호(Col)에 응답하여 입출력라인(IO,IOB)을 데이터 라인(DL,DLB)에 동작적으로 연결한다.
라이트 동작에서, 상기 선택부(30)내의 제1,2 스위치들(SW10,SW20)이 스위칭 노드들(N1,N3)에 각기 스위칭되기 위해서는, 상기 엔모오스 트랜지스터들(N3,N5)은 턴오프되고, 상기 엔모오스 트랜지스터들(N4,N6)은 턴온된다. 따라서, 이 경우에 선택 제어신호(S2)는 하이레벨로 인가되고, 선택 제어신호(S1)는 로우레벨로 인가된다. 이 경우에, 라이트 데이터는 데이터 라인(DL,DLB)에서 비트라인(BL) 및 소스라인(SL)으로 바로 전달되어, 메모리 셀(10)에 저장된다.
한편, 라이트 동작에서 상기 선택부(30)내의 제1,2 스위치들(SW10,SW20)이 스위칭 노드들(N2,N4)에 각기 스위칭되기 위해서는, 상기 엔모오스 트랜지스터들(N3,N5)은 턴온되고, 상기 엔모오스 트랜지스터들(N4,N6)은 턴오프된다. 따라서, 이 경우에 선택 제어신호(S2)는 로우레벨로 인가되고, 선택 제어신호(S1)는 하이레벨로 인가된다. 이 경우에, 라이트 데이터는 상기 비트라인 데이터 래치부(20)를 경유하게 된다. 상기 비트라인 데이터 래치부(20)는 상기 라이트 데이터에 응답하여 셋 바이어스 전압 또는 리셋 바이어스 전압을 생성한다. 도 2의 경우에는 비트라인 센스앰프 회로의 구조가 도시되어 있으나, 셋 바이어스 전압이나 리셋 바이어스 전압을 생성하는 비트라인 드라이버(22)가 설치될 수 있을 것이다.
도 3은 도 1에 인가되는 코멘드들과 데이터의 동작 타이밍 예시도이다.
도 3을 참조하면, C1과 C2는 신속한 라이트 동작을 보장하기 위해 도 1의 비트라인 데이터 래치부(20)를 사용하는 경우에 인가되는 동작 타이밍을 보여준다. 먼저, C1에서 액티브와 라이트 코멘드 간에는 지연 구간이 존재한다. 라이트 코멘드가 인가되면 C2에서 보여지는 타이밍과 같이 라이트 데이터가 라이트된다. 한편, C1에서 액티브와 리드 코멘드 간에도 지연 구간이 존재한다. 리드 코멘드가 인가되면 C2에서 보여지는 타이밍과 같이 일정한 지연 후에 리드 데이터가 리드된다. 비트라인 데이터 래치부(20)를 사용하는 경우에는 C1과 C2에서와 같은 타이밍이 수행되어, 레이턴시는 상대적으로 느리지만, 신속한 라이트 동작이 수행될 수 있다. 따라서 랜덤 라이트 특성이 개선된다.
C10과 C20은 패스트 레이턴시를 보장하기 위해 리드 동작에서 도 1의 비트라인 데이터 래치부(20)를 사용하지 않는 경우에 인가되는 동작 타이밍을 보여준다. 먼저, C10에서 액티브와 라이트 코멘드간에는 지연 구간이 존재하나, 액티브(A1)와 리드 코멘드(R1)간에는 지연 구간이 거의 존재하지 않는다. 액티브와 리드 코멘드가 거의 동시에 인가되면 C20에서 보여지는 타이밍과 같이 리드 데이터가 리드된다. 비트라인 데이터 래치부(20)를 리드 동작에서 사용하지 않는 경우에는 C10과 C20에서와 같은 타이밍이 수행되어, 리드동작에서 레이턴시는 상대적으로 빠르다. 한편, 라이트 동작에서는 비트라인 데이터 래치부(20)를 사용하므로, 신속한 라이트 동작이 수행될 수 있다.
C30과 C40은 패스트 레이턴시와 패스트 라이트 동작을 보장하기 위해 리드 동작에서 도 1의 비트라인 데이터 래치부(20)를 사용하지 않는 경우에 인가되는 동작 타이밍을 보여준다. 먼저, C30에서 액티브(A1)와 라이트 코멘드(W1)간에는 지연 구간이 거의 존재하지 않는다. 또한, 액티브와 리드 코멘드간에도 지연 구간이 거의 존재하지 않는다. 액티브와 코멘드가 거의 동시에 인가되더라도, C40에서 보여지는 타이밍과 같이 비트라인 데이터 래치부(20)를 선택적으로 사용되게 할 수 있다. 즉, 비트라인 데이터 래치부(20)를 리드 동작에서는 사용하지 않고, 라이트 동작에서는 사용하면, 패스트 레이턴시와 패스트 라이트 동작이 모두 수행될 수 있다. 결국, C30과 C40에서와 같은 타이밍이 수행되어, 리드동작에서 레이턴시가 개선되고, 라이트 동작에서는 라이트 동작 타임이 단축된다.
도 4는 도 1의 반도체 메모리 장치가 적용된 데이터 처리 시스템의 블록도이다.
도 4를 참조하면, 데이터 처리 시스템은 데이터 처리를 수행하기 위한 버스를 가지는 프로세서부(200)와, 반도체 메모리 장치(100)를 포함한다.
상기 프로세서부(200)는 제1 프로세서(210)와 제2 프로세서(220)를 포함하는 멀티 프로세서일 수 있다.
상기 제1 프로세서(210)는 산술 연산을 위한 ALU 담당 프로세서일 수 있으며, 상기 제2 프로세서(220)는 그래픽 처리를 위한 GPU 담당 프로세서일 수 있다.
상기 반도체 메모리 장치(100)가 멀티 포트들을 구비한 경우에, 제1 버스(B1)는 상기 제1 프로세서(210)와 상기 반도체 메모리 장치(100)의 A 포트(130)간에 연결될 수 있다. 또한, 제2 버스(B2)는 상기 제2 프로세서(210)와 상기 반도체 메모리 장치(100)의 B 포트(132)간에 연결될 수 있다.
상기 반도체 메모리 장치(100)는 예시적으로 2 그룹의 메모리 셀 어레이를 포함할 수 있다. 즉, MRAM 셀들로 구성가능한 메모리 셀 어레이는 제1 메모리 셀 어레이 그룹(110)과, 제2 메모리 셀 어레이 그룹(120)을 포함할 수 있다.
상기 제1 메모리 셀 어레이 그룹(110)은 데이터 억세스 시 비트라인 데이터 래치부(20)를 사용하는 그룹일 수 있다. 이를 흔히 페이지 클로즈 모드 어레이라고 한다.
또한, 제2 메모리 셀 어레이 그룹(120)은 데이터 억세스 시 비트라인 데이터 래치부(20)를 사용하지 않는 그룹일 수 있다. 이를 흔히 페이지 오픈 모드 어레이라고 한다.
상기 프로세서부(200)내의 상기 제1 프로세서(210)와 제2 프로세서(220)의 데이터 프로세싱 특성에 맞게 상기 제1,2 메모리 셀 어레이 그룹들(110,120)을 매칭할 경우에 데이터 처리 시스템의 동작 퍼포먼스가 개선될 수 있다.
상기 반도체 메모리 장치(100)는 도 1에서 보여지는 바와 같은 구성 요소들, 즉, 비트라인에 연결된 메모리 셀에 저장된 데이터를 감지 증폭하거나 라이트 데이터가 상기 비트라인을 통해 상기 메모리 셀에 저장되도록 하기 위해 구성된 비트라인 데이터 래치부(20), 상기 비트라인에 나타나는 리드 데이터를 상기 버스로 출력하거나 상기 버스에서 인가되는 상기 라이트 데이터를 구동하기 위해 구성된 입출력 드라이버(40), 및 상기 리드 데이터와 상기 라이트 데이터가 상기 비트라인 데이터 래치부를 경유하도록 할 지의 유무를 선택하는 선택부(30)를 포함할 수 있다. 필요한 경우에 상기 선택부(30)는 생략되고, 상기 제2 메모리 셀 어레이 그룹(120)에는 비트라인 데이터 래치부(20)가 제거될 수 있을 것이다.
상기 반도체 메모리 장치(100)는 상기 A,B 포트들(130,132)을 통해 상기 제1,2 프로세서들에 의해 억세스된다. 상기 메모리 셀 어레이는 상기 제1,2 프로세서들에 의해 공통으로 억세스되는 공유 영역을 포함할 수 있다. 또한, 상기 메모리 셀 어레이내에는 전용 메모리 영역들이 설치될 수 있다. 예를 들어, 제1 전용 메모리 영역은 상기 A 포트(130)에 연결되고, 제2 전용 메모리 영역은 상기 B 포트(132)에 연결될 수 있다.
도 5는 도 1의 반도체 메모리 장치가 적용된 또 다른 데이터 처리 시스템의 블록도이다.
도 5의 반도체 메모리 장치는 도 4와는 달리, 버스(BUS)에 연결된 단일 포트를 구비할 수 있다.
도 5를 참조하면, 데이터 처리 시스템은 데이터 처리를 수행하기 위한 버스를 가지는 프로세서부(200)와, 반도체 메모리 장치(100)를 포함한다.
상기 프로세서부(200)는 제1 프로세서(210)와 제2 프로세서(220)를 포함하는 멀티 프로세서일 수 있다.
유사하게, 상기 제1 프로세서(210)는 산술 연산을 위한 ALU 담당 프로세서일 수 있으며, 상기 제2 프로세서(220)는 그래픽 처리를 위한 GPU 담당 프로세서일 수 있다.
상기 반도체 메모리 장치(100)가 하나의 포트를 구비한 경우에, 상기 버스(BUS)는 상기 제1 프로세서(210)와 상기 제2 프로세서(210)에 공통으로 연결될 수 있다.
상기 반도체 메모리 장치(100)는 예시적으로 2 종류의 데이터 경로를 포함할 수 있다. 즉, 상기 버스(BUS)는 MRAM 셀들로 구성가능한 메모리 셀 어레이(170)에 패스트 랜덤 패쓰(150)와 패스트 페이지 패쓰(160)중의 하나를 통해 연결될 수 있다.
여기서, 상기 패스트 랜덤 패쓰(150)는 상기 비트라인 데이터 래치부를 사용하는 경로이고, 상기 패스트 페이지 패쓰(160)는 상기 비트라인 데이터 래치부를 사용하지 않는 경로이다.
선택회로(140)는 패드(C1)를 통해 인가되는 MRS 신호에 응답하여 스위치(SW1)를 상기 패스트 랜덤 패쓰(150)와 상기 패스트 페이지 패쓰(160)중 하나에 스위칭한다.
한편, 제어 회로(130)는 상기 프로세서부(200)에 의해 제어되며, 반도체 메모리 장치(100)내의 각 회로 블록의 동작을 제어한다. 이를 위해 상기 제어 회로(130)는 제어신호(CON)를 생성한다.
상기 프로세서부(200)내의 상기 제1 프로세서(210)와 제2 프로세서(220)의 데이터 프로세싱 특성에 맞게 상기 패스트 랜덤 패쓰(150)와 상기 패스트 페이지 패쓰(160)중 하나를 선택할 경우에, 데이터 처리 시스템의 동작 퍼포먼스가 개선될 수 있다.
상기 반도체 메모리 장치(100)는 도 1에서 보여지는 바와 같은 구성 요소들, 즉, 비트라인에 연결된 메모리 셀에 저장된 데이터를 감지 증폭하거나 라이트 데이터가 상기 비트라인을 통해 상기 메모리 셀에 저장되도록 하기 위해 구성된 비트라인 데이터 래치부(20), 상기 비트라인에 나타나는 리드 데이터를 상기 버스로 출력하거나 상기 버스에서 인가되는 상기 라이트 데이터를 구동하기 위해 구성된 입출력 드라이버(40)를 포함할 수 있다.
도 6은 도 4 또는 도 5에 관련된 메모리 동작 타이밍도이다.
도 6을 참조하면, 리드 동작 시 레이턴시를 증가시키기 위해, 액티브 코멘드(ACT)와 리드 코멘드(RD)가 1클럭 사이클 이내의 타임 구간에 인가되는 것이 보여진다. 이와 같이 액티브 코멘드(ACT)와 리드 코멘드(RD)가 1클럭 사이클 이내의 타임 구간에서 인가되면, 레이턴시 타임을 가리키는 구간(tAA)이 짧아진다. 물론 이 경우에 레이턴시의 개선을 위해 비트라인 데이터 래치부(20)는 사용되지 않을 수 있다.
도 7은 본 발명에 적용가능한 메모리 셀의 동작 원리를 보여주기 위한 도면이다.
도 7을 참조하면, STT-MRAM 셀은 자기 터널 접합(MTJ)저장요소(105), 트랜지스터(110), 비트 라인(120), 및 워드 라인(130)을 포함한다. 예를 들어, MTJ 저장 요소(105)는 예시된 것처럼, 절연(터널 배리어)층에 의해 분리되는 핀드층(pinned layer) 및 프리층(free layer)으로 형성되며, 이들 각각은 자기장을 보유할 수 있다. 소스 라인(140)은 라인(114)을 통해 상기 트랜지스터(110)에 연결된다.
감지 증폭기(150)는 비트 라인 레퍼런스(170)의 신호레벨과 비트 라인(120)의 신호레벨을 비교하고 그 비교된 차이를 증폭한다. 리드/라이트 회로(160)는 상기 비트 라인(120)과 상기 소스 라인(140) 사이에 연결된다.
자기 터널 접합(MTJ) 저장요소(105)는 바닥 전극(BE) 플레이트(180)로서 알려진 금속층 상에서 성장될 수 있으며, 상기 바닥 전극(BE) 플레이트(180)는 시드(미도시)를 통해 트랜지스터(110)의 상부 부분(112)에 접속된다. 상기 BE 플레이트(180)의 기계적 표면 특성들, 이를 테면 표면 평탄도(flatness)또는 조도(roughness)는 MTJ 저장요소(105)의 성능에 영향을 미친다. 일반적으로, BE 플레이트(180)는 강성의 연마된 금속 이를 테면 MTJ 저장요소(105)상에 형성하기에 적합한 기계적 특성들을 갖는 티타늄 합금 또는 이와 유사한 금속으로 형성된다.
MRAM은 자성의 성질 중에서 스핀이 업(Up)과 다운(Down)으로 나뉘어지는 것을 이용하는 메모리이다. 즉, MRAM은 자성 요소들을 이용하는 비휘발성 메모리 기술인 것이다. 예를 들어, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(스핀 필터)을 통과함에 따라 스핀-편광되는 전자들을 이용한다. 또한, STT-MRAM은 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달 RAM(SMT-RAM)으로 나뉠 수 있다.
자기장을 이용하여 도전성 물질의 저항을 변화시키는 이른바 자기 저항 효과(magneto-resistance effect)를 이용하는 전형적인 MRAM은 MTJ(Magnetic Tunnel Junction)로 형성된 다수의 저항 메모리 셀을 포함한다.
강자성체의 자화 상태에 따라 MTJ를 통과하여 흐르는 터널링 전류(또는 터널링 저항)가 변화된다. MTJ가 중간에 개재된 강자성체는 자유층(free layer) 및 고정층(pinned layer)를 포함하며, 자유층과 고정층에서 자화 방향이 서로 평행할 경우 터널링 저항은 최소이며, 자유층과 고정층에서의 자화 방향이 서로 반평행할 경우 터널링 저항은 최대일 수 있다. 고정층에 피닝층(pinning layer)으로 지칭되는 반강자성층(anti-ferromagnetic layer)이 부가될 경우 고정층의 자화 방향은 고정되어, 터널링 저항은 자유층의 자화 방향에 따라 변할 수 있다. 여기서 자유층의 자화 방향은 비트 라인 및 워드 라인을 따라 흐르는 전류에 의해 형성되는 자기장을 이용하여 스위치할 수 있다. 그런데, 상기와 같은 방법은 저항 메모리 장치가 고집적화될수록 자유층의 보자력(coercivity)이 증가하여 원하지 않는 자유층이 스위치될 수 있다. 따라서, 스핀 전달 토크(STT; Spin Transfer Torque) 방식을 이용하는 자기 메모리 장치나 토글 스위칭(toggle switching) 라이팅 방식을 이용하는 자기 메모리 장치에 대한 관심이 보다 높다.
스핀 전달 토크 방식을 이용한 자기 메모리 장치는 자기 메모리 장치에서 스핀이 분극화되는 방향으로 전류를 제공함으로써 전자의 스핀 전달(spin transfer of electron)을 이용하여 자유층을 원하는 방향으로 스위치할 수 있다. 이는 셀 사이즈가 감소함에 따라 요구되는 전류의 양이 상대적으로 감소하므로, 저항 메모리 장치를 고집적화시킬 수 있다.
워드 라인 및 비트 라인은 교차점에서 45°방향만큼 비스듬하게 배치되며, MTJ는 순차적으로 적층된 제2 마그네틱 영역, 터널링 배리어 및 제1 마그네틱 영역을 포함할 수 있다. 여기서, 제1 및 제2 마그네틱 영역은 상부 강자성층, 하부 강자성층 및 이들 사이에 삽입된 반자성 커플링 스페이서층을 포함하는 SAF(Synthetic Anti-Ferromagnetic) 구조체를 포함할 수 있다.
도 8은 도 7의 메모리 셀의 등가 회로도이다.
도 8을 참조하면, STT-MRAM 셀은 억세스 트랜지스터(510)에 연결된 워드라인(WL)을 포함한다. 저장 요소(520)(예를 들어, MTJ)는 단순한 저항으로 표현된다. 억세스 트랜지스터(510) 및 저장 요소(520)는 비트 라인(BL)과 소스 라인(SL) 사이에 배치된다. 기록 동작 동안 상태 "0"에 대해서 WL=H, BL=H 그리고 SL=L이고 상태 "1"에 대해서 WL=H, BL=L 그리고 SL=H이다. 본 발명의 실시예에서 사용될 때, H는 높은 전압/로직 레벨이고 L은 낮은 전압/로직 레벨이다. 전압 레벨들은 공급 전압 레벨들(예를 들어, Vdd 및 0)일수 있거나 공급 전압 레벨들보다 높거나 이보다 낮을 수 있다. 상기 배열 및 상태 조건들은 단지 본 발명의 실시예의 논의를 위해 제공된 것이며, 논의된 상태나 조건들에 제한되지 않음을 인식하여야 할 것이다.
도 9는 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도이다.
도 9를 참조하면, 모바일 기기는 멀티 포트 MRAM(100), 제1 프로세서(200), 제2 프로세서(300), 디스플레이부(400), 유우저 인터페이스(500), 카메라 유닛(600), 및 모뎀(700)을 포함할 수 있다.
상기 멀티 포트 MRAM(100)은 제1-3버스들(B10,B20,B22)과 연결되는 3개의 포트들을 가지며, 상기 제1 프로세서(200)와 제2 프로세서(300)에 연결되어 있다. 보다 구체적으로, 상기 멀티포트 MRAM(100)의 제1 포트는 제1 버스(B10)를 통해 베이스밴드 프로세서인 제1 프로세서(200)에 연결되고, 멀티포트 MRAM(100)의 제2 포트는 제2 버스(B20)를 통해 응용 프로세서인 제2 프로세서(300)에 연결된다. 또한, 멀티포트 MRAM(100)의 제3 포트는 제3 버스(B22)를 통해 상기 제2 프로세서(300)에 연결된다.
따라서, 하나의 멀티 포트 MRAM(100)은 하나의 스토리지 메모리와 두개의 DRAM을 대체할 수 있다.
결국, 도 9의 멀티포트 MRAM(100)은 3개의 포트를 구비하고 DRAM과 플래시 메모리의 역할을 함께 수행할 수 있다. 그러한 경우에 상기 멀티포트 MRAM(100)은데이터 경로 옵션기능을 가지므로, 하나의 메모리에서 선택적으로 액티브와 코멘드 간의 딜레이가 줄어들 수 있다. 따라서, 레이턴시가 중요시되는 경우에나 빠른 라이트 동작 타임이 요구되는 경우에 어느 하나의 선택이 가능하다. 그러므로, 레이턴시를 선택하는 경우에 레이턴시 타임이 단축된다. 레이턴시 타임의 단축은 상기 모바일 기기의 고속 응답성을 높인다. 또한, 하나의 메모리 장치가 2개의 DRAM과 하나의 플래시 메모리를 겸하게 되므로, 시스템의 사이즈가 축소되고, 시스템 구현 비용이 저렴해질 수 있다. 더구나, 기존의 프로세서들의 연결구성을 변경함이 없이 그대로 채용할 수 있으므로 호환성이 개선된다.
상기 제1 버스(B10)의 인터페이스는 휘발성 메모리 인터페이스일 수 있으며, 상기 제1 포트는 상기 제1 프로세서(200)로부터 발생된 제1 패킷 데이터(DQ1/ADDR1/CMD1)를 수신하여 멀티포트 MRAM(100)의 내부 회로블록으로 전달한다. 또한, 상기 제1 포트는 상기 멀티포트 MRAM(100)의 제1 데이터를 상기 제1 프로세서(200)로 제공한다. 이 경우에 상기 제1 데이터는 병렬 데이터일 수 있다.
상기 제3 버스(B22)의 인터페이스도 휘발성 메모리 인터페이스일 수 있으며, 상기 제3 포트는 상기 제2 프로세서(200)로부터 발생된 제3 패킷 데이터(DQ3/ADDR3/CMD3)를 수신하여 멀티포트 MRAM(100)의 내부 회로블록으로 전달한다. 또한, 상기 제3 포트는 상기 멀티포트 MRAM(100)의 제3 데이터를 상기 제2 프로세서(300)로 제공한다.
이 경우에 상기 제1,3 데이터는 직렬 또는 병렬 데이터일 수 있다. 미도시된 클럭 발생기는 외부 클럭신호(CLK)에 기초하여 제1 내부 클럭신호(ICLK1) 및 제3 내부 클럭신호(ICLK3)를 발생할 수 있다. 이 경우에 제1 내부 클럭신호(ICLK1)와 제3 내부 클럭신호(ICLK3)는 주파수가 서로 다를 수 있다.
한편, 상기 제2 버스(B20)의 인터페이스는 낸드 플래시와 같은 불휘발성 메모리 인터페이스일 수 있으며, 상기 제2 포트는 상기 제2 프로세서(300)로부터 발생된 제2 패킷 데이터(DQ2/ADDR2/CMD2)를 수신하여 멀티포트 MRAM(100)의 내부 회로블록으로 전달한다. 또한, 상기 제2 포트는 상기 멀티포트 MRAM(100)의 제2 데이터를 상기 제2 프로세서(300)로 제공한다. 이 경우에 상기 제2 데이터는 직렬 또는 병렬 데이터일 수 있다.
상기 제1,2 프로세서들(200,300)과 상기 MRAM(100)은 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 결국, 상기 MRAM(100)은 상기 모바일 기기에 임베디드될 수도 있다.
상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 상기 제1 프로세서(200)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀(700)이 연결될 수 있다.
대용량의 정보 저장을 위해 상기 제1 프로세서(200) 또는 제2 프로세서(300)에는 노어 타입 혹은 낸드 타입 플래시 메모리가 추가로 연결될 수 있다.
상기 디스플레이 부(400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 부(400)는 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
카메라 유닛(600)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 제2 프로세서(300)와 연결된다.
비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 MRAM(100)칩이나 상기 플래시 메모리의 칩은 각기 혹은 함께 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
비록, 도 9에서 MRAM 이 설치된 것을 예로 들었으나, 다양한 종류의 불휘발성 메모리가 사용될 수 있다.
상기 불휘발성 메모리는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 불휘발성 메모리는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
도 1의 반도체 메모리 장치(100)는 셀룰러 폰, 태플릿 피씨, 또는 노트북 컴퓨터에 DRAM과 소용량 플래시 메모리를 대체하는 메모리로서 적용될 수 있다.
도 10은 셀룰러 폰에 적용된 본 발명의 응용 예를 도시한 도면이다.
도 10을 참조하면, 셀룰러 폰(2000)은 도 1의 반도체 메모리 장치(100)를 구비함에 의해, DRAM과 소용량 플래시 메모리의 설치를 생략할 수 있다. 따라서, 셀룰러 폰(2000)의 경우에도 패스트 레이턴시나 패스트 라이트중 하나를 선택적으로 취할 수 있다. 레이턴시 타임의 단축은 상기 셀룰러 폰의 고속 응답성을 높인다. 또한, 하나의 메모리 장치가 DRAM과 플래시 메모리를 겸하게 되므로, 폰 사이즈가 축소되고, 셀룰러 폰의 구현 비용이 저렴해질 수 있다.
도 11은 태블릿 피씨에 적용된 본 발명의 응용 예를 도시한 도면이다.
도 11을 참조하면, 태블릿 피씨(3000)은 도 1의 반도체 메모리 장치(100)를 구비함에 의해, DRAM과 소용량 플래시 메모리의 설치를 생략할 수 있다. 따라서, 태블릿 피씨(3000)의 경우에도 패스트 레이턴시나 패스트 라이트중 하나를 선택적으로 취할 수 있다. 라이트 동작 타임의 단축은 상기 태블릿 피씨의 데이터 저장 동작의 고속성을 보장한다. 또한, 하나의 메모리 장치가 DRAM과 플래시 메모리를 겸하게 되므로, 피씨 사이즈가 축소되고, 태블릿 피씨의 구현 비용이 저렴해질 수 있다.
도 12는 노트북 컴퓨터에 적용된 본 발명의 응용 예를 도시한 도면이다.
도 12를 참조하면, 노트북 컴퓨터(4000)은 도 1의 반도체 메모리 장치(100)를 구비함에 의해, DRAM과 소용량 플래시 메모리의 설치를 생략할 수 있다. 따라서, 노트북 컴퓨터(4000)의 경우에도 리드 동작이나 라이트 동작에서 데이터 경로의 선택이 가능하다. 따라서, 레이턴시 타임의 단축이 선택될 경우에 상기 노트북 컴퓨터의 고속 응답성이 높아진다. 또한, 하나의 메모리 장치가 DRAM과 플래시 메모리를 겸하게 되므로, 노트북 컴퓨터의 사이즈가 축소되고, 노트북 컴퓨터의 구현 비용이 저렴해질 수 있다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 데이터 경로 스위칭의 구현 방식을 다양하게 변경 및 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
10: 메모리 셀
20: 비트라인 데이터 래치부
30: 선택부
40: 입출력 드라이버

Claims (10)

  1. 비트라인에 연결된 메모리 셀에 저장된 데이터를 감지 증폭하거나, 라이트 데이터가 상기 비트라인을 통해 상기 메모리 셀에 저장되도록 하기 위해 구성된 비트라인 데이터 래치부;
    상기 비트라인에 나타나는 리드 데이터를 외부로 출력하거나 외부에서 인가되는 상기 라이트 데이터를 구동하기 위해 구성된 입출력 드라이버; 및
    상기 리드 데이터 및 상기 라이트 데이터가 상기 비트라인 데이터 래치부를 경유하도록 할 지의 유무를 선택하는 선택부를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 선택부는,
    리드 동작에서 상기 메모리 셀에 저장된 데이터가 상기 입출력 드라이버로 직접적으로 전송되도록 할지 아니면 상기 비트라인 데이터 래치부를 경유하여 상기 입출력 드라이버로 전송되도록 할지를 선택하며,
    라이트 동작에서 상기 라이트 데이터가 상기 메모리 셀로 직접적으로 전송되도록 할지 아니면 상기 비트라인 데이터 래치부를 경유하여 상기 메모리 셀로 전송되도록 할지를 선택하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 메모리 셀은 자기저항 랜덤 억세스 타입의 메모리 셀 인 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 자기저항 랜덤 억세스 타입의 메모리 셀은 스핀 전달 토크 자기저항 랜덤 억세스 메모리(STT-MRAM) 셀인 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 비트라인 데이터 래치부는,
    상기 비트라인의 신호레벨을 소스라인의 기준레벨과 비교하여 증폭하는 비트라인 센스앰프와;
    상기 라이트 데이터에 응답하여 셋 바이어스 전압 또는 리셋 바이어스 전압을 생성하는 비트라인 드라이버를 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 입출력 드라이버는,
    입출력 라인에 나타나는 상기 리드 데이터를 감지 및 증폭하는 입출력 센스앰프와;
    상기 라이트 데이터를 구동하여 상기 입출력 라인으로 전송하는 라이트 드라이버를 포함하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 선택부는,
    모드 레지스터 셋 신호에 응답하여 상기 메모리 셀에 상기 입출력 드라이버가 연결되도록 할지 상기 메모리 셀에 상기 비트라인 데이터 래치부가 연결되도록 할지를 결정하는 멀티플렉서인 반도체 메모리 장치.
  8. 데이터 처리를 수행하기 위한 버스를 가지는 프로세서부; 및
    비트라인에 연결된 메모리 셀에 저장된 데이터를 감지 증폭하거나 라이트 데이터가 상기 비트라인을 통해 상기 메모리 셀에 저장되도록 하기 위해 구성된 비트라인 데이터 래치부, 상기 비트라인에 나타나는 리드 데이터를 상기 버스로 출력하거나 상기 버스에서 인가되는 상기 라이트 데이터를 구동하기 위해 구성된 입출력 드라이버, 및 상기 리드 데이터와 상기 라이트 데이터가 상기 비트라인 데이터 래치부를 경유하도록 할 지의 유무를 선택하는 선택부를 포함하는 반도체 메모리 장치를 포함하는 데이터 처리 시스템.
  9. 제8항에 있어서, 상기 선택부는,
    라이트 동작에서 상기 라이트 데이터가 상기 비트라인 데이터 래치부를 경유토록 한 후, 상기 메모리 셀로 전송되도록 하고,
    리드 동작에서 상기 메모리 셀에 저장된 데이터가 상기 비트라인 데이터 래치부를 경유함이 없이 상기 입출력 드라이버로 직접적으로 전송되도록 하는 데이터 처리 시스템.
  10. 제8항에 있어서, 상기 선택부는,
    라이트 동작에서 상기 라이트 데이터가 상기 비트라인 데이터 래치부를 경유함이 없이 상기 메모리 셀로 직접적으로 전송되도록 하고,
    리드 동작에서 상기 메모리 셀에 저장된 데이터가 상기 비트라인 데이터 래치부를 경유함이 없이 상기 입출력 드라이버로 직접적으로 전송되도록 하는 데이터 처리 시스템.
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