TWI690926B - 記憶體裝置以及包含該裝置的記憶體系統 - Google Patents

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Abstract

一種記憶體裝置可包含資料區域、參考區域、電阻器電路以及感測放大器。資料區域可包含耦接在第一位元線與第一源極線之間的多個資料記憶體胞元。資料區域可提供對應於儲存於資料記憶體胞元中的每一者中的資料的資料電壓。參考區域可包含耦接在參考位元線與參考源極線之間的多個參考記憶體胞元。參考區域可提供參考電壓。電阻器電路可包含一或多個電阻器，且耦接在參考源極線與電源線之間。感測放大器可藉由比較資料電壓與參考電壓來提供輸出電壓。電源線可為接地電壓或負電壓。

Description

記憶體裝置以及包含該裝置的記憶體系統 〔相關申請案的交叉參考〕
本申請案主張2015年5月18日於韓國智慧財產局(Korean Intellectual Property Office；KIPO)申請的韓國專利申請案第10-2015-0068655號的優先權，所述韓國專利申請案的內容以全文引用的方式併入本文中。
實例實施例大體上是關於半導體裝置，且更特定言之，是關於記憶體裝置以及包含所述記憶體裝置的記憶體系統。
一般而言，磁阻式記憶體(magneto-resistive memory；MRAM)裝置可藉由使用包含自旋轉移力矩-磁阻式隨機存取記憶體(spin transfer torque-magneto-resistive random access memory；STT-MRAM)胞元的參考胞元來存取資料。近來，已發展用於最佳化MRAM裝置以用於自MRAM的參考胞元安全讀取資料的研究。
一些實例實施例提供一種記憶體裝置，其能夠藉由基於連接至參考源極線的電阻器電路的電阻值提供參考電壓來增加效能。
一些實例實施例提供一種記憶體胞元陣列，其能夠藉由基於連接至參考源極線的電阻器電路的電阻值提供參考電壓來增加效能。
一些實例實施例提供一種能夠藉由基於電阻器電路的電阻值提供參考電壓來增加效能的記憶體系統，電阻器電路連接至參考源極線。
根據實例實施例，電子裝置包含記憶體裝置，所述記憶體裝置包含記憶體胞元陣列以及感測放大器。所述記憶體胞元陣列包含資料區域、參考區域以及電阻器電路。資料區域包含耦接在第一位元線與第一源極線之間的多個資料記憶體胞元。資料區域提供對應於儲存於資料記憶體胞元中的每一者中的資料的資料電壓。參考區域包含耦接在參考位元線與參考源極線之間的多個參考記憶體胞元。參考區域提供參考電壓。電阻器電路包含一或多個電阻器，且耦接在參考源極線與電源線之間。感測放大器藉由比較資料電壓與參考電壓來提供輸出電壓。電源線為接地電壓VSS或負電壓RV。
參考記憶體胞元中的每一者的狀態可為第一狀態，其中包含於參考記憶體胞元中的第一層的自旋方向等於包含於參考記憶體胞元中的第二層的自旋方向。
參考區域可包含連接在參考源極線與電阻器電路之間的參考電晶體。資料區域可包含連接在第一源極線與接地電壓之間 的資料電晶體。
參考電晶體及資料電晶體可基於讀取信號而接通。
電阻器電路可連接在參考電晶體與接地電壓之間。
參考位元線的電壓可基於電阻器電路的電阻值而改變。
參考位元線的電壓可隨電阻器電路的電阻值增大而增大。
參考位元線的電壓可隨電阻器電路的電阻值減小而減小。
參考電晶體可為NMOS電晶體。
記憶體裝置可基於電阻器控制信號來控制電阻器電路的電阻值。
當電阻器控制信號為第一邏輯位準時，電阻器電路的電阻值可增大。
當電阻器控制信號為第二邏輯位準時，電阻器電路的電阻值可減小。
參考最小電壓可大於第一資料最大電壓。參考最小電壓可為參考記憶體胞元的電壓分佈中的最小值。第一資料最大電壓可為資料記憶體胞元中的具有第一資料的第一資料電壓記憶體胞元的電壓分佈中的最大值。
參考最大電壓可小於第二資料最小電壓。參考最大電壓可為參考記憶體胞元的電壓分佈中的最大值。第二資料最小電壓可為資料記憶體胞元中的具有第二資料的第二資料電壓記憶體胞元的電壓分佈中的最小值。
參考記憶體胞元中的每一者的狀態可為第二狀態，其中 包含於參考記憶體胞元中的第一層的自旋方向不同於包含於參考記憶體胞元中的第二層的自旋方向。
參考區域可包含連接在參考源極線與電阻器電路之間的參考電晶體。參考電晶體可基於讀取信號而接通。
電阻器電路可連接在參考電晶體與反向偏壓電壓之間。
參考位元線的電壓可根據反向偏壓電壓來控制。
記憶體胞元陣列可為三維記憶體胞元陣列。
記憶體胞元陣列的記憶體胞元可包含磁穿隧接面元件
根據實例實施例，一種記憶體系統包含記憶體控制器以及記憶體裝置。記憶體控制器提供存取位址信號以及讀取信號。記憶體裝置基於存取位址信號以及讀取信號來提供輸出資料。記憶體裝置包含資料區域、參考區域以及感測放大器。資料區域提供對應於儲存於資料記憶體胞元中的資料的資料電壓。資料區域包含安置於位元線與源極線之間的資料記憶體胞元。參考區域基於連接至參考源極線的電阻器電路的電阻值來提供參考電壓。參考區域包含安置於參考位元線與參考源極線之間的參考記憶體胞元。感測放大器藉由比較資料電壓與參考電壓來提供輸出資料。
根據實例實施例的記憶體裝置可藉由基於電阻器電路的電阻提供參考電壓來增加效能，電阻器電路連接至參考源極線。
根據實例實施例，一種記憶體裝置包含：第一記憶體胞元，其耦接在第一位元線與第一源極線之間；第一電晶體，其耦接在所述第一源極線與第一電源線之間；第二記憶體胞元，其耦接在第二位元線與第二源極線之間；第二電晶體，其耦接在所述第二源極線與第二電源線之間；電阻器電路，其包含耦接在所述第二電晶 體與所述第二電源線之間的一或多個電阻器；以及感測放大器，其經組態以感測以及放大所述第一位元線的電壓位準與所述第二位元線的電壓位準之間的電壓差。所述第二位元線的電壓位準基於所述電阻器電路的電阻值可變。
根據實例實施例，一種記憶體裝置包含：耦接在第一位元線與第一源極線之間的第一組記憶體胞元，其中第一組記憶體胞元中的每一胞元包含彼此連接的第一磁穿隧接面元件及第一胞元電晶體；耦接在第二位元線與第二源極線之間的第二組記憶體胞元，其中第二組記憶體胞元中的每一胞元包含彼此連接的第二磁穿隧接面元件及第二胞元電晶體；電阻器電路，其包含一或多個電阻器且耦接在第二源極線與電源線之間；以及感測放大器，其經組態以基於第一位元線的電壓位準以及第二位元線的電壓位準來提供輸出電壓。所述第二位元線的電壓位準基於所述電阻器電路的電阻值可變。
10、10a、10b、720:記憶體裝置
11、21、41、53、63:自由層
12、22、33_2、42:障壁層
13、23、33_1、43:釘紮層
15、811、1120:記憶體控制器
20、30、40、420:MTJ元件
24、33_3:釘選層
33:固定層
50、60:雙MTJ元件
51、61:第一釘紮層
52、62:第一障壁層
54、64:第二障壁層
55、65:第二釘紮層
100、250、330:記憶體胞元陣列
110、120、130、140:資料區域
111~114、121~124、131~134、141~144:記憶體胞元元件
115、125、135、145:資料開關
116~119、126~129、136~139、146~149:資料胞元電晶體
151、152、153、154:資料電晶體
210:命令解碼器
220:位址緩衝器
230:列解碼器
240、350:行解碼器
251、400:記憶體胞元
260:感測放大器/寫入驅動器(S/A，W/D)單元
270:輸入輸出驅動器單元
280:資料輸入輸出單元
290:模式暫存器集合
300:參考區域
301~304:參考胞元元件
305:參考開關
306~309、316~319、327:參考胞元電晶體
310:第一參考區域
311~314:參考記憶體胞元元件
315:第一參考開關
320:第二參考區域
320A:字線驅動器
321~324:參考記憶體胞元
325:第二參考開關
340:切換單元
351:參考電晶體
360:寫入驅動器
361:第一層
362:第二層
363:第三層
370:電阻器電路
370A:感測放大器
371:第一電阻器
372:第二電阻器
373:第三電阻器
374:第一電阻器電晶體
375:第二電阻器電晶體
380:源極電壓產生器
500:感測放大器
700、800:計算系統
710、810:處理器
730:儲存裝置
740:顯示裝置
750:電源供應器
760:影像感測器
820:輸入/輸出集線器
830:輸入/輸出控制器集線器
840、1110:記憶體模組
850:圖形卡
900:半導體記憶體裝置
1100:記憶體系統
1111~1118:記憶體晶片
ADD:位址信號
ADDR:存取位址信號
AGP:加速圖形埠介面
AP:反向平行方向
BL、BL0、BL1、BL2、BLn、BLM-1、BLM:位元線
CKE:時脈啟用信號
CMD:命令信號
CSL0、CSL1、CSLM-1、CSLM:行選擇信號
CT:胞元電晶體
DIN:輸入緩衝器
DOUT:輸出緩衝器
D_OUT:輸出資料
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
DATA_V:資料電壓
DATA1:第一資料
DATA2:第二資料
DQ:資料
DQS:資料選通信號
GATEC:閘控電路
GPIO:通用輸入/輸出
IODRV:輸入輸出驅動器
IOSA:輸入輸出感測放大器
IREAD、I(A):讀取電流
IWRITE、WC1、WC2:寫入電流
LPC:低接腳計數匯流排
MAXRV:參考最大電壓
MAXV1:第一資料最大電壓
MINRV:參考最小電壓
MINV2:第二資料最小電壓
MRAM:磁阻式隨機存取記憶體
P:平行方向
PCIe:高速周邊組份介面
RCS1:第一電阻器控制信號
RCS2:第二電阻器控制信號
READ:讀取信號
REF0BL:第二參考位元線
REF0SL:第二參考源極線
REF1BL:第一參考位元線
REF1SL:第一參考源極線
RV:負電壓/反向偏壓電壓線/反向偏壓電壓
Rp、Rp+α、Rap、VREF0+α:電壓
R1、R2、R3:電阻值
SATA:串列進階附接技術埠
SL、SL0、SL1、SL2、SLn:源極線
SPI:串列周邊介面
USB:通用串列匯流排埠
VREF:參考電壓
VREF0:第二參考電壓
VREF1:第一參考電壓
VSS:接地電壓/接地電壓線
WL、WL0、WL1、WLn-1、WLn、WLN:字線
WRITE0、WRITE1:寫入信號
X-ADD:列位址
Y-ADD:行位址
/CAS:行位址選通信號
/CS:晶片選擇信號
/RAS:列位址選通信號
/WS:寫入啟用信號
自結合附圖的以下詳細描述將更清楚地理解說明性、非限制性實例實施例。
圖1為說明根據實例實施例的記憶體裝置的圖。
圖2為說明根據實例實施例的記憶體裝置的方塊圖。
圖3為說明根據實例實施例的圖2的記憶體裝置中的記憶體胞元陣列的實例的電路圖。
圖4為說明圖3的記憶體胞元陣列中的自旋轉移力矩磁阻式隨機存取記憶體(STT-MRAM)胞元的實例的圖。
圖5及圖6為說明視寫入資料而定的磁穿隧接面(magnetic tunnel junction；MTJ)元件的磁化方向的圖。
圖7為用於描述STT-MRAM胞元的寫入操作的圖。
圖8、圖9、圖10、圖11以及圖12為說明STT-MRAM胞元中的MTJ元件的實例的圖。
圖13為說明根據實例實施例的記憶體系統的方塊圖。
圖14為說明包含於圖1的記憶體裝置的參考區域中的參考記憶體胞元的實例的圖。
圖15為用於描述根據實例實施例的圖1的記憶體裝置的參考區域的操作實例的圖。
圖16為說明包含於圖1的記憶體裝置的資料區域中的資料記憶體胞元的實例的圖。
圖17為用於描述根據實例實施例的圖1的記憶體裝置的資料區域的操作實例的圖。
圖18為說明包含資料區域及參考區域的習知記憶體裝置的圖。
圖19為說明包含於圖18的記憶體裝置的第一參考區域中的參考記憶體胞元的實例的圖。
圖20為用於描述圖18的記憶體裝置的第一參考區域的操作實例的圖。
圖21為說明包含於圖18的記憶體裝置的第二參考區域中的參考記憶體胞元的實例的圖。
圖22為用於描述圖18的記憶體裝置的第二參考區域的操作實例的圖。
圖23為說明包含於圖18的記憶體裝置的資料區域中的資料記憶體胞元的實例的圖。
圖24為用於描述圖18的記憶體裝置的資料區域的操作實例的圖。
圖25及圖26為描述圖18的記憶體裝置的讀取干擾錯誤的圖。
圖27為說明包含於根據實例實施例的圖1的記憶體裝置中的電阻器電路的實例的圖。
圖28為說明根據實例實施例當第一資料儲存於第一組資料記憶體胞元中時的參考記憶體胞元的電壓分佈以及第一組資料記憶體胞元的電壓分佈的圖。
圖29為說明根據實例實施例當第二資料儲存於第二組資料記憶體胞元中時的參考記憶體胞元的電壓分佈以及第二組資料記憶體胞元的電壓分佈的圖。
圖30為說明根據實例實施例的記憶體裝置的圖。
圖31為說明包含於圖30的記憶體裝置的參考區域中的參考記憶體胞元的實例的圖。
圖32為用於描述根據實例實施例的圖30的記憶體裝置的參考區域的操作實例的圖。
圖33為說明包含於圖30的記憶體裝置的資料區域中的資料記憶體胞元的實例的圖。
圖34為用於描述根據實例實施例的圖30的記憶體裝置的資料區域的操作實例的圖。
圖35為說明包含於根據實例實施例的圖30的記憶體裝置中 的電阻器電路的實例的圖。
圖36為說明根據實例實施例當第一資料儲存於第一組資料記憶體胞元中時的參考記憶體胞元的電壓分佈以及第一組資料記憶體胞元的電壓分佈的圖。
圖37為說明根據實例實施例當第二資料儲存於第二組資料記憶體胞元中時的參考記憶體胞元的電壓分佈以及第二組資料記憶體胞元的電壓分佈的圖。
圖38為說明根據實例實施例的記憶體胞元陣列的圖。
圖39為說明根據實例實施例的記憶體系統的圖。
圖40為說明根據實例實施例的包含記憶體裝置的計算系統的方塊圖。
圖41為說明用於根據實例實施例的圖40的計算系統中的介面的實例的方塊圖。
將在下文中參看繪示一些實例實施例的隨附圖式更充分地描述各種實例實施例。然而，本發明可以許多不同形式體現，且不應被理解為限於本文中所闡述的實例實施例。在圖式中，為了清晰起見，可能誇示了層及區域的大小以及相對大小。類似數字貫穿全文指類似元件。
應理解，儘管本文中可使用術語第一、第二、第三等來描述各種元件，但此等元件不應受限於此等術語。除非另外指明，否則此等術語用以區分一個元件與另一元件。因此，下文所論述的第一元件可被稱為第二元件而不脫離本發明的教示。如本文中所使 用，術語「及/或」包含相關聯所列項目中的一或多者中的任一者及所有組合。
應理解，當元件被稱作「連接」或「耦接」至另一元件時，所述元件可直接地連接或耦接至另一元件，或可存在介入元件。相比之下，當元件被稱作「直接連接」或「直接耦接」至另一元件或「接觸」另一元件時，不存在介入元件。應以類似方式解釋用以描述元件之間的關係的其他詞(例如，「在……之間」對「直接在……之間」、「鄰近」對「直接鄰近」等)。
本文中所使用的術語僅出於描述特定實施例之目的，且不意欲限制本發明性概念。如本文中所使用，除非上下文另外明確指示，否則單數形式「一(a/an)」及「所述」意欲亦包含複數形式。應進一步理解，諸如「包括」及/或「包含」的術語在用於本說明書中時指定所陳述的特徵、整數、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
亦應注意，在一些替代實施中，區塊中所指出的功能/動作可按不同於流程圖中所指出的次序出現。舉例而言，取決於所涉及的功能性/動作，連續繪示的兩個區塊實際上可基本上同時執行，或所述區塊有時可以相反次序執行。
除非另外定義，否則本文中所用的所有術語(包含技術及科學術語)具有與由本發明所屬領域的一般技術者通常理解的含義相同的含義。應進一步理解，諸如常用辭典中所定義的術語的術語應解釋為在相關技術的情況下具有與其含義一致的含義，且不應在理想化或過度正式意義上進行解釋，除非本文中明確地如此 界定。
圖1為說明根據實例實施例的記憶體裝置的圖。如本文中所描述的記憶體裝置可為半導體裝置或電子裝置的類型。如本文中所使用，磁阻式隨機存取記憶體(MRAM)可指各種項目，諸如記憶體裝置、形成於半導體基板中或上的一或多個邏輯裝置或記憶體胞元、半導體晶片、記憶體晶片、記憶體晶粒、包含一個或記憶體晶片且視情況包含一或多個邏輯晶片或其組合的封裝。可由晶圓形成諸如半導體晶片、記憶體晶片或邏輯晶片的磁阻式隨機存取記憶體(MRAM)。磁阻式隨機存取記憶體(MRAM)可包括可包含堆疊在封裝基板上的一或多個晶片，或包含多個封裝的疊層封裝裝置。磁阻式隨機存取記憶體(MRAM)可包含一或多個電晶體(諸如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)或鰭式場效電晶體(fin field effect transistor；FinFET))，或記憶體胞元的陣列。
如本文中所使用，電子裝置可指此等裝置中的一者，且亦可包含包含此等裝置的產品，諸如記憶卡、記憶體模組、包含額外組件的硬碟機、行動電話、膝上型電腦、平板電腦、桌上型電腦、攝影機、伺服器或其他消費型電子裝置。
參看圖1，記憶體裝置10包含記憶體胞元陣列100及感測放大器500。記憶體胞元陣列100包含資料區域110、120、130以及140及參考區域300。資料區域110、120、130以及140中的每一者提供對應於儲存於資料記憶體胞元中的資料的資料電壓DATA_V。資料區域110、120、130以及140中的每一者可包含多個資料記憶體胞元。多個資料記憶體胞元可包含資料記憶體胞元 元件111至114、121至124、131至134以及141至144(例如，磁穿隧接面(MTJ)元件)及資料胞元電晶體(data cell transistor)116至119、126至129、136至139以及146至149，資料記憶體胞元元件及資料胞元電晶體分別安置於位元線BL0、BL1、BL2以及BLn與源極線SL0、SL1、SL2以及SLn之間。舉例而言，根據某些實施例，資料記憶體胞元包含彼此連接的資料記憶體胞元元件(例如，磁穿隧接面(MTJ)元件)及資料胞元電晶體。舉例而言，資料區域110、120、130以及140可包含第一資料區域110、第二資料區域120、第三資料區域130以及第四資料區域140。第一資料區域110可包含安置於第一位元線BL0與第一源極線SL0之間的第一至第四資料記憶體胞元元件111至114及資料胞元電晶體116至119。第二資料區域120可包含安置於第二位元線BL1與第二源極線SL1之間的第五至第八資料記憶體胞元元件121至124及資料胞元電晶體126至129。第三資料區域130可包含安置於第三位元線BL2與第三源極線SL2之間的第九至第十二資料記憶體胞元元件131至134及資料胞元電晶體136至139。第四資料區域140可包含安置於第四位元線BLn與第四源極線SLn之間的第十三至第十六資料記憶體胞元元件141至144及資料胞元電晶體146至149。
參考區域300可包含多個參考記憶體胞元。多個參考記憶體胞元可包含安置於參考位元線REF0BL與參考源極線REF0SL之間的參考胞元元件301、302、303以及304(例如，磁穿隧接面(MTJ)元件)及參考胞元電晶體(reference cell transistor)306、307、308以及309。舉例而言，每一參考記憶體胞元可包含 彼此連接的參考胞元元件(例如，磁穿隧接面(MTJ)元件)及參考胞元電晶體。如圖14中將描述，第一至第四參考記憶體胞元元件301至304中的每一者的狀態可為第一狀態，其中包含於第一至第四參考記憶體胞元元件301至304中的每一者中的第一層361的自旋方向等於包含於第一至第四參考記憶體胞元元件301至304中的每一者中的第二層362的自旋方向。舉例而言，本文中所揭露的第一狀態可對應於低電阻。舉例而言，包含於第一至第四參考記憶體胞元元件301至304中的每一者中的第一層361及第二層362的自旋方向可為第一方向D1。
參考區域300基於電阻器電路370的電阻值提供參考電壓VREF，電阻器電路連接在參考源極線REF0SL與接地電壓線VSS(在下文中，其可被稱為接地電壓)之間。與將電阻器電路370連接至參考位元線REF0BL相比，參考電壓VREF在電阻器電路連接至參考源極線REF0SL時可更穩定。舉例而言，可啟用第三字線WLn-1以讀取包含於第一資料區域110中的第三資料記憶體胞元元件113的資料。
在實例實施例中，用於第一資料區域110的資料開關115可基於讀取信號READ接通。舉例而言，讀取信號READ可在記憶體裝置10處於讀取操作中時啟動且在記憶體裝置10處於寫入操作中時撤銷啟動。當用於第一資料區域110的資料開關115基於讀取信號READ接通時，讀取電流IREAD可沿著第一位元線BL0提供至第一資料區域110。當第三字線WLn-1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110時，讀取電流IREAD可經由第三資料記憶體胞元元件113及第三資料胞 元電晶體118提供至第一源極線SL0。當讀取電流IREAD經由第三資料記憶體胞元元件113及第三資料胞元電晶體118提供至第一源極線SL0時，讀取電流IREAD可經由第一資料區域110的資料電晶體151提供至接地電壓VSS。舉例而言，第一位元線BL0的電壓可為資料電壓DATA_V。
在實例實施例中，在參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。當第三字線WLn-1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，讀取電流IREAD可經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL。當讀取電流IREAD經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至接地電壓VSS。舉例而言，參考位元線REF0BL的電壓可為參考電壓VREF。
在某些實施例中，當電阻器電路370的電阻值為0時，提供自參考區域300的參考電壓VREF可為對應於資料「0」的參考電壓VREF。提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻增大而增大。另外，提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值減小而減小。因此，當電阻器電路370的電阻受控制時，提供自參考區域300的參考電壓VREF可用以判定來自資料區域110、120、130以及140中的每一者的資料電壓DATA_V是對應於資料「0」的電壓抑或對應於 資料「1」的電壓。
感測放大器500藉由比較資料電壓DATA_V與參考電壓VREF來提供輸出資料D_OUT。舉例而言，儲存於包含於第一資料區域110中的第三資料記憶體胞元元件113中的資料可為「1」。可啟用第三字線WLn-1以讀取包含於第一資料區域110中的第三資料記憶體胞元元件113的資料。當第三字線WLn-1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，參考區域300可提供參考電壓VREF。另外，當第三字線WLn-1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110時，第一資料區域110可提供對應於資料「1」的資料電壓DATA_V。舉例而言，感測放大器500可藉由比較對應於資料「1」的資料電壓DATA_V與參考電壓VREF來提供輸出資料D_OUT。
根據實例實施例的記憶體裝置10可藉由基於電阻器電路370的電阻值提供參考電壓VREF來增加效能，所述電阻器電路耦接在參考源極線REF0SL與接地電壓VSS之間。
圖2為說明根據實例實施例的記憶體裝置的方塊圖。
參看圖2，半導體記憶體裝置900可包含命令解碼器210、位址緩衝器220、列解碼器(row decoder)230、行解碼器(column decoder)240、記憶體胞元陣列250、感測放大器/寫入驅動器(S/A，W/D)單元260(如本文中所使用，「單元」可指「電路」)、輸入輸出驅動器單元270、資料輸入輸出單元280以及模式暫存器集合(mode register set)290。
模式暫存器集合290可將半導體記憶體裝置900設定在 正常操作模下或測試模式下。測試模式可為讀取調平測試模式、並列位元測試模式以及邊界掃描測試模式中的一者。
命令解碼器210接收來自外部裝置(諸如記憶體控制器)的命令CMD且對所接收命令執行解碼操作。命令解碼器210可基於晶片選擇信號/CS、列位址選通信號/RAS、行位址選通信號/CAS、寫入啟用信號/WS以及時脈啟用信號CKE來執行解碼操作。在解碼操作完成之後，可控制記憶體裝置900以執行來自記憶體控制器的命令CMD。
來自記憶體控制器的位址信號ADD儲存於位址緩衝器220中。位址緩衝器220將列位址X-ADD提供至列解碼器且將行位址Y-ADD提供至行解碼器240。
列解碼器230及行解碼器240分別包含多個開關。列解碼器230回應於列位址X-ADD執行切換操作以選擇字線WL，且行解碼器240回應於行位址Y-ADD執行切換操作以選擇位元線BL。記憶體胞元陣列250包含多個記憶體胞元(memory cell)。可選擇安置於字線WL及位元線BL的交叉區中的記憶體胞元251以寫入或讀取資料。
記憶體胞元251可為STT-MRAM胞元。STT-MRAM胞元251具有非揮發性的特性且視寫入資料而具有相對較小或較大的電阻值。
在讀取操作中，將對應於記憶體胞元251的電阻值的資料電壓提供至感測放大器/寫入驅動器單元260。感測放大器/寫入驅動器單元260包含用於感測以及放大資料電壓的多個感測放大器電路以輸出對應於資料電壓的數位信號。來自感測-放大器/寫入 驅動器單元260的信號是經由輸入輸出驅動器單元270傳送至資料輸入輸出單元280。輸入輸出驅動器單元270可包含輸入輸出驅動器IODRV、輸入輸出感測放大器IOSA以及閘控電路GATEC。資料輸入輸出單元280可包含輸出緩衝器DOUT及輸入緩衝器DIN。資料輸入輸出單元280將傳送資料DQ輸出至記憶體控制器。
圖3為說明根據實例實施例的圖2的記憶體裝置中的記憶體胞元陣列的實例的電路圖。
參看圖3，記憶體胞元陣列330包含多個字線WL0至WLN、多個位元線BL0至BLM以及分別安置於字線WL0至WLN與位元線BL0至BLM的交叉區中的多個記憶體胞元400。當記憶體胞元400是用STT-MRAM胞元實施時，每一記憶體胞元400可包含磁性材料的磁穿隧接面(MTJ)元件。記憶體胞元陣列330的記憶體胞元400可包含磁穿隧接面元件。
記憶體胞元400可包含胞元電晶體及MTJ元件。胞元電晶體回應於由字線驅動器320A驅動的信號而接通或斷開。字線驅動器320A輸出字線電壓以選擇字線WL0至WLN中的一者。字線驅動器320A可包含用於解碼列位址的構件，或經解碼位址可自圖2中的列解碼器230提供至字線驅動器320A。每一記憶體胞元400中的胞元電晶體及MTJ元件耦接在源極線SL與位元線BL0至BLM中的一者之間。即使圖3中未說明，多個記憶體胞元亦可耦接至共同源極線。在一些實施例中，記憶體胞元陣列330可分割成至少兩個胞元區域，且所述胞元區域可耦接至不同源極線。
在一些實例實施例中，MTJ元件可用(例如)以下各者來 替換：使用相變材料的相變隨機存取記憶體(phase-change random access memory；PRAM)、使用具可變電阻的複合金屬氧化物的電阻隨機存取記憶體(resistance random access memory；RRAM)、使用鐵電材料的鐵電體隨機存取記憶體(ferroelectrics random access memory；FRAM)以及使用鐵磁性材料的磁阻式隨機存取記憶體(MRAM)。此等電阻性記憶體具有視所施加電流或電壓的量值及/或方向而定的電阻值，且具有即使在電源關閉的情況下亦維持電阻值的非揮發性的特性。
位元線BL0至BLM耦接至寫入驅動器360。寫入驅動器360可藉由回應於外部命令而將電流或電壓施加至記憶體胞元來執行寫入操作。
行解碼器350產生行選擇信號CSL0至CSLM以選擇位元線BL0至BLM中的一者。舉例而言，可實施包含耦接至位元線BL0至BLM的開關的切換單元340，且可將行選擇信號CSL0至CSLM提供至切換單元340。在讀取操作中，視記憶體胞元400的電阻值而定的資料電壓將經由對應位元線傳送至感測放大器370A。感測放大器370A感測以及放大資料電壓與參考電壓之間的差以輸出數位信號。源極電壓產生器380耦接至源極線SL且提供用於讀取操作或寫入操作的電壓。
圖4為說明圖3的記憶體胞元陣列中的自旋轉移力矩磁阻式隨機存取記憶體(STT-MRAM)胞元的實例的圖。
參看圖4，STT-MRAM胞元可包含MTJ元件420及胞元電晶體CT。胞元電晶體CT的閘極耦接至對應字線WL0，胞元電晶體CT的第一電極經由MTJ元件420耦接至對應位元線BL0， 且胞元電晶體CT的第二電極耦接至源極線SL0。
MTJ元件可包含釘紮層(pinned layer)13、自由層11以及在兩個層11與13之間的障壁層(barrier layer)12。釘紮層13的磁化方向是固定的，但自由層11的磁化方向可根據寫入資料而在與釘紮層13的磁化方向相同的方向與相反的方向之間變化。在實例實施例中，反鐵磁性層可另外包含於MTJ元件中以加強釘紮層13的磁化方向。
舉例而言，為了執行STT-MRAM胞元的讀取操作，將高位準電壓施加至字線WL0以接通胞元電晶體CT，施加讀取電流以自位元線BL0流至源極線SL0，且量測電阻值以判定儲存於MTJ元件420中的資料。
圖5及圖6為說明視寫入資料而定的磁穿隧接面(magnetic tunnel junction；MTJ)元件的磁化方向的圖。
圖5及圖6說明MTJ元件及實例讀取操作的磁化方向。MTJ元件的電阻值可改變自由層11的磁化方向。當將讀取電流I(A)施加至MTJ元件時，輸出視MTJ元件的電阻值而定的資料電壓。讀取電流I(A)的量值比寫入電流的量值小得多，且因此自由層的磁化方向不因讀取電流I(A)而改變。
參看圖5，自由層11的磁化方向可平行於釘紮層13的磁化方向而配置。在此情況下，MTJ元件具有相對較小電阻值，且藉由施加讀取電流I(A)可讀出資料「0」。
參看圖6，自由層11的磁化方向可與釘紮層13的磁化方向相反地配置。在此情況下，MTJ元件具有相對較大電阻值，且藉由施加讀取電流I(A)可讀出資料「1」。
儘管在圖5及圖6中說明了具有水平磁化的自由層11及釘紮層13，但MTJ元件可經實施以使得自由層11及釘紮層13具有垂直磁化。
圖7為用於描述STT-MRAM胞元的寫入操作的圖。
自由層11的磁化方向可視寫入電流WC1及WC2來判定。舉例而言，當將第一寫入電流WC1施加至MTJ元件時，自旋方向與釘紮層13相同的自由電子施加力矩至自由層11，且因此自由層11在與釘紮層13相同的方向(亦即，平行方向(P))上磁化。當將第二寫入電流WC2施加至MTJ元件時，自旋方向與釘紮層13相反的自由電子施加力矩至自由層11，且因此自由層11在與釘紮層13相反的方向(亦即，反向平行方向(AP))上磁化。因而，MTJ元件中的自由層11的磁化方向可藉由自旋轉移力矩(spin transfer torque；STT)改變。
圖8及圖9為說明STT-MRAM胞元中的MTJ元件的實例的圖。具有水平磁化的MTJ元件對應於所施加電流的方向垂直於簡易磁化軸線的情況。
參看圖8，MTJ元件20可包含自由層21、障壁層22、釘紮層23以及釘選層(pinning layer)24。
自由層21可包含具有可變磁化方向的材料。自由層21的磁化方向可視內部及/或外部的電及/或磁性因數而變化。自由層21可用包含鈷(Co)、鐵(Fe)以及鎳(Ni)中的至少一者的鐵磁性材料來實施。舉例而言，自由層21可包含以下各者中的至少一者：FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、 EuO以及Y3Fe5O12。
障壁層22可具有比自旋擴散距離短的寬度。障壁層22可用非磁性材料來實施。舉例而言，障壁層22可包含以下各者中的至少一者：鎂(Mg)、鈦(Ti)、鋁(Al)、鎂鋅(MgZn)或硼化鎂(MgB)的氧化物、以及鈦(Ti)或釩(V)的氮化物。
釘紮層23可具有藉由釘紮層24固定的磁化方向。釘紮層23可用鐵磁性材料來實施。舉例而言，釘紮層23可包含以下各者中的至少一者：FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12。
釘選層24可用反鐵磁性材料來實施。舉例而言，釘選層24可包含以下各者中的至少一者：PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO以及Cr。
參看圖9，MTJ元件30中的固定層33可經實施而具有合成反鐵磁性(anti-ferromagnetic；SAF)。固定層33可包含釘紮層33_1、障壁層33_2以及釘選層33_3。釘紮層33_1及釘選層33_3中的每一者可包含以下各者中的至少一者：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12。分別地，釘紮層33_1與釘選層33_3的磁化方向可彼此不同，且釘紮層33_1及釘選層33_3的磁化方向可固定。障壁層33_2可包含Ru。
圖10為說明STT-MRAM胞元中的MTJ元件的實例的圖。具有垂直磁化的MTJ元件對應於所施加電流的方向與簡易磁 化軸線平行的情況。
當自由層41的磁化方向與釘紮層43的磁化方向平行時，MTJ元件40具有相對較小電阻，且當自由層41的磁化方向與釘紮層43的磁化方向相反時，MTJ元件40具有相對較大電阻。資料可經儲存以作為電阻值。
舉例而言，為了實施具有垂直磁化的MTJ元件40，自由層41及釘紮層43可用具有較高磁性各向異性能量的材料來實施，所述材料諸如非晶形稀土元素的合金、如(Co/Pt)n及(Fe/Pt)n的多層薄膜、具L10晶體結構的超晶胞元材料。自由層41可為包含以下各者中的至少一者的有序合金：鐵(Fe)、鈷(Co)、鎳(Ni)、鏷(Pa)以及鉑(Pt)。舉例而言，自由層41可包含以下各者中的至少一者：Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金以及Co-Ni-Pt合金。就光量化學而言，此等合金可為Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
釘紮層43可為包含以下各者中的至少一者的有序合金：Fe、Co、Ni、Pa以及Pt。舉例而言，釘紮層43可包含以下各者中的至少一者：Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金以及Co-Ni-Pt合金。就光量化學而言，此等合金可為Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
圖11及圖12為說明STT-MRAM胞元中的MTJ元件的實例的圖。雙MTJ元件具有兩個釘紮層及兩個障壁層以自由層為中心的結構。
參看圖11，形成水平磁化的雙MTJ元件50可包含第一釘紮層51、第一障壁層52、自由層53、第二障壁層54以及第二釘紮層55。形成各別層的材料可與圖8中的自由層21、障壁層22以及釘紮層23的材料相同或類似。
在實例實施例中，當第一釘紮層51的磁化方向固定在與第二釘紮層55的磁化方向相反的方向上時，由第一釘紮層51及第二釘紮層55引起的磁場可相消地干涉。因此，在雙MTJ元件50中可使用比單一MTJ元件小的寫入電流來寫入資料。又，可自雙MTJ元件50讀取準確資料，因為MTJ元件50由於第二障壁層54而提供較大電阻值。
參看圖12，形成垂直磁化的雙MTJ元件60可包含第一釘紮層61、第一障壁層62、自由層63、第二障壁層64以及第二釘紮層65。形成各別層的材料可與圖10中的自由層41、障壁層42以及釘紮層43的材料相同或類似。
在實例實施例中，當第一釘紮層61的磁化方向固定在與第二釘紮層65的磁化方向相反的方向上時，由第一釘紮層61及第二釘紮層65引起的磁場可相消地干涉。因此，在雙MTJ元件60中可使用比單一MTJ元件小的寫入電流來寫入資料。
圖13為說明根據實例實施例的記憶體系統的方塊圖。
參看圖13，記憶體系統1100包含記憶體模組1110及記憶體控制器1120。記憶體模組1110可具有無緩衝記憶體模組的組態。記憶體模組1110包含多個記憶體晶片1111至1118，且記憶體晶片1111至1118中的每一者可為本文中所揭露的磁阻式隨機存取記憶體(MRAM)。
在一些例示性實施例中，記憶體晶片中的每一者及/或記憶體控制器1120可以各種形式封裝，諸如套疊封裝(package on package；PoP)、球柵陣列(ball grid array；BGA)、晶片級封裝(chip scale package；CSP)、帶引線塑膠晶片載體(plastic leaded chip carrier；PLCC)、塑膠雙列直插式封裝(plastic dual in-line package；PDIP)、窩伏爾組件中晶粒(die in waffle pack)、晶圓中晶粒形式(die in wafer form)、板上晶片(chip on board；COB)、陶瓷雙列直插式封裝(ceramic dual in-line package；CERDIP)、塑膠度量方形扁平封裝(metric quad flat pack；MQFP)、薄型方形扁平封裝(thin quad flat pack；TQFP)、小輪廓IC(small outline IC；SOIC)、收縮型小輪廓封裝(shrink small outline package；SSOP)、薄型小輪廓封裝(thin small outline package；TSOP)、系統級封裝(system in package；SIP)、多晶片封裝(multi chip package；MCP)、晶圓級製造封裝(wafer-level fabricated package；WFP)或晶圓級處理堆疊封裝(wafer-level processed stack package；WSP)。
記憶體控制器1120將命令CMD、位址信號ADDR、時脈啟用信號CKE、資料DQ以及資料選通信號DQS發送至記憶體晶片1111至1118。命令CMD、位址信號ADDR以及時脈啟用信號CKE可依序自第一記憶體晶片1111傳送至最後記憶體晶片1118。資料DQ及資料選通信號DQS可一對一地傳送至各別記憶體晶片1111至1118。因此，記憶體系統1100需要讀取調平測試，其用於調整時脈啟用信號CKE與各別記憶體晶片所接收的資料選通信號DQS之間的偏斜。
圖14為說明包含於圖1的記憶體裝置的參考區域中的參 考記憶體胞元的實例的圖，圖15為用於描述根據實例實施例的圖1的記憶體裝置的參考區域的操作實例的圖，圖16為說明包含於圖1的記憶體裝置的資料區域中的資料記憶體胞元的實例的圖，且圖17為用於描述根據實例實施例的圖1的記憶體裝置的資料區域的操作實例的圖。
參看圖14至圖17，參考記憶體胞元元件可包含第一層361、第二層362以及第三層363。第一層361可為自由層，第二層362可為釘紮層，且第三層363可為隧道層或障壁層。在實例實施例中，參考記憶體胞元的狀態可為第一狀態，其中包含於參考記憶體胞元元件中的第一層361的自旋方向等於包含於參考記憶體胞元元件中的第二層362的自旋方向。
舉例而言，包含於參考區域300中的第三參考記憶體胞元元件303可包含第一層361、第二層362以及第三層363。包含於第三參考記憶體胞元元件303中的第一層361的自旋方向可為第一方向D1，且包含於第三參考記憶體胞元元件303中的第二層362的自旋方向可為第一方向D1。舉例而言，包含於第三參考記憶體胞元元件303中的第一層361的自旋方向可等於包含於第三參考記憶體胞元元件303中的第二層362的自旋方向。當包含於第三參考記憶體胞元元件303中的第一層361的自旋方向等於包含於第三參考記憶體胞元元件303中的第二層362的自旋方向時，第三參考記憶體胞元元件303的狀態可為第一狀態(例如，低電阻)。
舉例而言，如圖31中將描述，包含於參考區域300中的第二參考記憶體胞元元件302可包含第一層361、第二層362以及 第三層363。包含於第二參考記憶體胞元元件302中的第一層361的自旋方向可為第二方向D2，且包含於第二參考記憶體胞元元件302中的第二層362的自旋方向可為第一方向D1。舉例而言，包含於第二參考記憶體胞元元件302中的第一層361的自旋方向可不同於包含於第二參考記憶體胞元元件302中的第二層362的自旋方向。當包含於第二參考記憶體胞元元件302中的第一層361的自旋方向不同於包含於第二參考記憶體胞元元件302中的第二層362的自旋方向時，第二參考記憶體胞元元件302的狀態可為第二狀態。舉例而言，本文中所揭露的第二狀態可對應於高電阻。
舉例而言，資料記憶體胞元可包含資料記憶體胞元元件。資料記憶體胞元元件可包含第一層361、第二層362以及第三層363。第一層361可為自由層，第二層362可為釘紮層，且第三層363可為隧道層或障壁層。在實例實施例中，資料記憶體胞元的狀態可為第一狀態，其中包含於資料記憶體胞元中的第一層361的自旋方向等於包含於資料記憶體胞元中的第二層362的自旋方向。
舉例而言，包含於資料區域110中的第三資料記憶體胞元元件113可包含第一層361、第二層362以及第三層363。包含於第三資料記憶體胞元元件113中的第一層361的自旋方向可為第一方向D1，且包含於第三資料記憶體胞元元件113中的第二層362的自旋方向可為第一方向D1。舉例而言，包含於第三資料記憶體胞元元件113中的第一層361的自旋方向可等於包含於第三資料記憶體胞元元件113中的第二層362的自旋方向。當包含於第三資料記憶體胞元元件113中的第一層361的自旋方向等於包含於第三資料記憶體胞元元件113中的第二層362的自旋方向時， 第三資料記憶體胞元元件113的狀態可為第一狀態(例如，低電阻)。
舉例而言，如圖33中將描述，包含於第一資料區域110中的第二資料記憶體胞元元件112可包含第一層361、第二層362以及第三層363。包含於第二資料記憶體胞元元件112中的第一層361的自旋方向可為第二方向D2，且包含於第二資料記憶體胞元元件112中的第二層362的自旋方向可為第一方向D1。舉例而言，包含於第二資料記憶體胞元元件112中的第一層361的自旋方向可不同於包含於第二資料記憶體胞元元件112中的第二層362的自旋方向。當包含於第二資料記憶體胞元元件112中的第一層361的自旋方向不同於包含於第二資料記憶體胞元元件112中的第二層362的自旋方向時，第二資料記憶體胞元元件112的狀態可為第二狀態(例如，高電阻)。
舉例而言，資料「0」可儲存於包含於第一資料區域110中的第三資料記憶體胞元元件113中。可啟用第三字線WLn-1以讀取包含於第一資料區域110中的第三資料記憶體胞元元件113的資料。舉例而言，用於第一資料區域110的資料開關115可基於讀取信號READ接通。當用於第一資料區域110的資料開關115基於讀取信號READ接通時，讀取電流IREAD可沿著第一位元線BL0提供至第一資料區域110。當第三字線WLn-1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110時，讀取電流IREAD可經由第三資料記憶體胞元元件113及第三資料胞元電晶體118提供至第一源極線SL0。當讀取電流IREAD經由第三資料記憶體胞元元件113及第三資料胞元電晶體118提供至第 一源極線SL0時，讀取電流IREAD可經由第一資料區域110的資料電晶體151提供至接地電壓VSS。舉例而言，第一位元線BL0的電壓可為資料電壓DATA_V。資料電壓DATA_V可為對應於資料「0」的電壓。
在實例實施例中，在參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。當第三字線WLn-1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，讀取電流IREAD可經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL。當讀取電流IREAD經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至接地電壓VSS。舉例而言，參考位元線REF0BL的電壓可為參考電壓VREF。
當電阻器電路370的電阻值大於0時，參考電壓VREF可大於對應於資料「0」的資料電壓DATA_V。舉例而言，資料電壓DATA_V可為第一位元線BL0的電壓，且參考電壓VREF可為參考位元線REF0BL的電壓。參考區域300可包含電阻器電路370。當電阻器電路370的電阻值大於0時，電壓降可藉由傳送至電阻器電路370的讀取電流IREAD產生。當電壓降藉由傳送至電阻器電路370的讀取電流IREAD產生時，參考電壓VREF(其為參考位元線REF0BL的電壓)可大於資料電壓DATA_V(其為第一位元線BL0的電壓)。舉例而言，感測放大器500可比較資料電壓 DATA_V與參考電壓VREF。當參考電壓VREF大於資料電壓DATA_V時，感測放大器500可提供對應於資料「0」的輸出資料D_OUT。
根據實例實施例的記憶體裝置10可藉由基於電阻器電路370的電阻提供參考電壓VREF來增加效能，所述電阻器電路連接至參考源極線REF0SL。
在實例實施例中，參考區域300可包含連接在參考源極線REF0SL與電阻器電路370之間的參考電晶體351。資料區域110、120、130以及140中的每一者可包含連接在對應源極線與接地電壓VSS之間的資料電晶體。參考電晶體351及各別資料電晶體可基於讀取信號READ接通。在實例實施例中，讀取信號READ可在記憶體裝置10處於讀取操作中時啟動且可在記憶體裝置10處於寫入操作中時撤銷啟動。
舉例而言，當讀取信號READ為第一邏輯位準時，參考電晶體351可斷開。當參考電晶體351斷開時，可阻斷經由參考電晶體351將參考源極線REF0SL的信號提供至電阻器電路370。舉例而言，當讀取信號READ為第二邏輯位準時，參考電晶體351可接通。當參考電晶體351接通時，參考源極線REF0SL的信號可經由參考電晶體351傳送至電阻器電路370。舉例而言，參考電晶體351可在記憶體裝置10的讀取操作期間接通。在參考電晶體351在記憶體裝置10的讀取操作期間接通的情況下，提供至參考源極線REF0SL的讀取電流IREAD可經由參考電晶體351傳送至電阻器電路370。
在實例實施例中，資料電晶體可包含第一資料電晶體 151、第二資料電晶體152、第三資料電晶體153以及第四資料電晶體154。第一資料電晶體151可包含於第一資料區域110中，第二資料電晶體152可包含於第二資料區域120中，第三資料電晶體153可包含於第三資料區域130中，且第四資料電晶體154可包含於第四資料區域140中。舉例而言，當讀取信號READ為第一邏輯位準時，第一資料電晶體151可斷開。當第一資料電晶體151斷開時，可阻斷經由第一資料電晶體151將第一源極線SL0的信號提供至接地電壓VSS。舉例而言，當讀取信號READ為第二邏輯位準時，第一資料電晶體151可接通。當第一資料電晶體151接通時，第一源極線SL0的信號可經由第一資料電晶體151傳送至接地電壓VSS。舉例而言，第一資料電晶體151可在記憶體裝置10的讀取操作期間接通。當第一資料電晶體151在記憶體裝置10的讀取操作期間接通時，提供至第一源極線SL0的讀取電流IREAD可經由第一資料電晶體151傳送至接地電壓VSS。
在某些實施例中，當讀取信號READ為第一邏輯位準時，第二資料電晶體152可斷開。當第二資料電晶體152斷開時，可阻斷經由第二資料電晶體152將第二源極線SL1的信號提供至接地電壓VSS。舉例而言，當讀取信號READ為第二邏輯位準時，第二資料電晶體152可接通。當第二資料電晶體152接通時，第二源極線SL1的信號可經由第二資料電晶體152傳送至接地電壓VSS。舉例而言，第二資料電晶體152可在記憶體裝置10的讀取操作期間接通。當第二資料電晶體152在記憶體裝置10的讀取操作期間接通時，提供至第二源極線SL1的讀取電流IREAD可經由第二資料電晶體152傳送至接地電壓VSS。在某些實施例中，當 讀取信號READ為第一邏輯位準時，第三資料電晶體153可斷開。在第三資料電晶體153斷開的情況下，可阻斷經由第三資料電晶體153將第三源極線SL2的信號提供至接地電壓VSS。舉例而言，當讀取信號READ為第二邏輯位準時，第三資料電晶體153可接通。當第三資料電晶體153接通時，第三源極線SL2的信號可經由第三資料電晶體153傳送至接地電壓VSS。舉例而言，第三資料電晶體153可在記憶體裝置10的讀取操作期間接通。當第三資料電晶體153在記憶體裝置10的讀取操作期間接通時，提供至第三源極線SL2的讀取電流IREAD可經由第三資料電晶體153傳送至接地電壓VSS。
在某些實施例中，當讀取信號READ為第一邏輯位準時，第四資料電晶體154可斷開。當第四資料電晶體154斷開時，可阻斷經由第四資料電晶體154將第四源極線SLn的信號提供至接地電壓VSS。舉例而言，當讀取信號READ為第二邏輯位準時，第四資料電晶體154可接通。當第四資料電晶體154接通時，第四源極線SLn的信號可經由第四資料電晶體154傳送至接地電壓VSS。舉例而言，第四資料電晶體154可在記憶體裝置10的讀取操作期間接通。當第四資料電晶體154在記憶體裝置10的讀取操作期間接通時，提供至第四源極線SLn的讀取電流IREAD可經由第四資料電晶體154傳送至接地電壓VSS。
圖18為說明包含資料區域及參考區域的習知記憶體裝置的圖。
參看圖18，習知記憶體裝置10a包含記憶體胞元陣列100及感測放大器500。記憶體胞元陣列100包含資料區域110、120、 130以及140及參考區域300。資料區域110、120、130以及140提供對應於儲存於資料記憶體胞元中的資料的資料電壓DATA_V。資料區域110、120、130以及140包含安置於位元線與源極線之間的多個資料記憶體胞元。舉例而言，資料區域110、120、130以及140可包含第一資料區域110、第二資料區域120、第三資料區域130以及第四資料區域140。第一資料區域110可包含安置於第一位元線BL0與第一源極線SL0之間的第一至第四資料記憶體胞元元件111至114。第二資料區域120可包含安置於第二位元線BL1與第二源極線SL1之間的第五至第八資料記憶體胞元121至124。第三資料區域130可包含安置於第三位元線BL2與第三源極線SL2之間的第九至第十二資料記憶體胞元131至134。第四資料區域140可包含安置於第四位元線BLn與第四源極線SLn之間的第十三至第十六資料記憶體胞元141至144。
圖19為說明包含於圖18的記憶體裝置的第一參考區域中的參考記憶體胞元的實例的圖，圖20為用於描述圖18的記憶體裝置的第一參考區域的操作實例的圖，圖21為說明包含於圖18的記憶體裝置的第二參考區域中的參考記憶體胞元的實例的圖，且圖22為用於描述圖18的記憶體裝置的第二參考區域的操作實例的圖。
參看圖18至圖22，參考區域300可包含第一參考區域310及第二參考區域320。第一參考區域310包含安置於第一參考位元線REF1BL與第一參考源極線REF1SL之間的多個參考記憶體胞元。舉例而言，第一參考區域310可包含多個第一參考記憶體胞元。第一參考記憶體胞元可包含安置於第一參考位元線 REF1BL與第一參考源極線REF1SL之間的第一至第四參考記憶體胞元元件311至314及第一至第四參考胞元電晶體316至319。第一至第四參考記憶體胞元元件311至314的每一狀態可彼此相同。舉例而言，包含於第一至第四參考記憶體胞元元件311至314中的第一層361的自旋方向可為第二方向D2，且包含於第一至第四參考記憶體胞元元件311至314中的第二層362的自旋方向可為第一方向D1。在此情況下，第一至第四參考記憶體胞元元件311至314的每一狀態可為第二狀態。
第二參考區域320包含安置於第二參考位元線REF0BL與第二參考源極線REF0SL之間的多個參考記憶體胞元。舉例而言，第二參考區域320可包含多個第二參考記憶體胞元。第二參考記憶體胞元可包含安置於第二參考位元線REF0BL與第二參考源極線REF0SL之間的第五至第八參考記憶體胞元321至324。第五至第八參考記憶體胞元元件321至324的每一狀態可彼此相同。舉例而言，包含於第五至第八參考記憶體胞元元件321至324中的第一層361的自旋方向可為第一方向D1，且包含於第五至第八參考記憶體胞元元件321至324中的第二層362的自旋方向可為第一方向D1。在此情況下，第五至第八參考記憶體胞元元件321至324的每一狀態可為第一狀態。
圖23為說明包含於圖18的記憶體裝置的資料區域中的資料記憶體胞元的實例的圖，且圖24為用於描述圖18的記憶體裝置的資料區域的操作實例的圖。
參看圖23及圖24，包含於第一資料區域110中的第二資料記憶體胞元元件112可包含第一層361、第二層362以及第三層 363。第一層361可為自由層，第二層362可為釘紮層，且第三層363可為隧道層或障壁層。可啟用第二字線WL1以讀取包含於第一資料區域110中的第二資料記憶體胞元元件112的資料。
在此情況下，在資料區域110、120、130以及140中，第一資料區域110的資料開關115可基於讀取信號READ接通。在第一資料區域110的資料開關115基於讀取信號READ接通的情況下，讀取電流IREAD可沿著第一位元線BL0提供至第一資料區域110。在第二字線WL1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110的情況下，讀取電流IREAD可經由第二資料記憶體胞元元件112及第二資料胞元電晶體117提供至第一源極線SL0。在讀取電流IREAD經由第二資料記憶體胞元元件112及第二資料胞元電晶體117提供至第一源極線SL0的情況下，讀取電流IREAD可提供至接地電壓VSS。在此情況下，第一位元線BL0的電壓可為資料電壓DATA_V。
在此情況下，在第一參考區域310中，第一參考開關315可基於讀取信號READ接通。在第一參考開關315基於讀取信號READ接通的情況下，讀取電流IREAD可沿著第一參考位元線REF1BL提供至第一參考區域310。在第二字線WL1經啟用且讀取電流IREAD沿著第一參考位元線REF1BL提供至第一參考區域310的情況下，讀取電流IREAD可經由第二參考記憶體胞元元件312及第二參考胞元電晶體317提供至第一參考源極線REF1SL。在讀取電流IREAD經由第二參考記憶體胞元元件312及第二參考胞元電晶體317提供至第一參考源極線REF1SL的情況下，讀取電流IREAD可提供至接地電壓VSS。在此情況下，第一參考位元 線REF1BL的電壓可為第一參考電壓VREF1。
另外，在第二參考區域320中，第二參考開關325可基於讀取信號READ接通。在第二參考開關325基於讀取信號READ接通的情況下，讀取電流IREAD可沿著第二參考位元線REF0BL提供至第二參考區域320。在第二字線WL1經啟用且讀取電流IREAD沿著第二參考位元線REF0BL提供至第二參考區域320的情況下，讀取電流IREAD可經由第六參考記憶體胞元元件322及第六參考胞元電晶體327提供至第二參考源極線REF0SL。在讀取電流IREAD經由第六參考記憶體胞元元件322及第六參考胞元電晶體327提供至第二參考源極線REF0SL的情況下，讀取電流IREAD可提供至接地電壓VSS。在此情況下，第二參考位元線REF0BL的電壓可為第二參考電壓VREF0，其不同於第一參考電壓VREF1。
感測放大器500可基於對應於儲存於資料記憶體胞元、第一參考電壓VREF1以及第二參考電壓VREF0中的資料的資料電壓DATA_V而提供輸出資料D_OUT。舉例而言，感測放大器500可比較第一參考電壓VREF1及第二參考電壓VREF0的中間值與資料電壓DATA_V。對應於資料「0」的資料電壓DATA_V可小於第一參考電壓VREF1及第二參考電壓VREF0的中間值。在此情況下，感測放大器500可提供對應於資料「0」的輸出資料D_OUT。
在習知記憶體裝置10a的情況下，第一參考電壓VREF1及第二參考電壓VREF0可使用第一參考區域310及第二參考區域320產生。然而，根據實例實施例的記憶體裝置10可基於電阻器 電路370的電阻值而產生參考電壓VREF，所述電阻器電路耦接在包含於參考區域300中的參考源極線REF0SL與接地電壓VSS之間。當參考電壓VREF是基於電阻器電路370的電阻值產生時，參考區域300的大小可減小。
圖25及圖26為描述圖18的記憶體裝置的讀取干擾錯誤的圖。
參看圖25，第一參考區域310可包含第二參考記憶體胞元元件312及第二參考胞元電晶體317。第二參考記憶體胞元元件312可包含第一層361、第二層362以及第三層363。包含於第二參考記憶體胞元元件312中的第一層361的自旋方向可為第二方向D2，且包含於第二參考記憶體胞元元件312中的第二層362的自旋方向可為第一方向D1。在此情況下，第二參考記憶體胞元元件312的狀態可為第二狀態。讀取電流IREAD可在記憶體裝置10a的讀取操作中自第一參考位元線REF1BL傳送至第一參考源極線REF1SL。讀取電流IREAD的方向在記憶體裝置10的讀取操作中可為第三方向D3。
在記憶體裝置10a的寫入操作中，第二參考記憶體胞元元件312的狀態可自第二狀態改變至第一狀態。寫入電流IWRITE可在記憶體裝置10a的寫入操作中提供至第二參考記憶體胞元元件312。寫入電流IWRITE的方向在記憶體裝置10a的寫入操作中可為第三方向D3。在此情況下，記憶體裝置10a的寫入操作中的寫入電流IWRITE的方向可等於記憶體裝置10a的讀取操作中的讀取電流IREAD的方向。在記憶體裝置10a的寫入操作中的寫入電流IWRITE的方向等於記憶體裝置10a的讀取操作中的讀取電 流IREAD的方向的情況下，第二參考記憶體胞元元件312的狀態在記憶體裝置10a的某一讀取操作期間可自第二狀態改變至第一狀態。若第二參考記憶體胞元元件312的狀態在記憶體裝置10a的某一讀取操作期間自第二狀態改變至第一狀態，則在記憶體裝置10a的讀取操作中可產生錯誤。所述錯誤可被稱為讀取干擾錯誤。
參看圖26，第二參考區域320包含第六參考記憶體胞元元件322及第六參考胞元電晶體327。第六參考記憶體胞元元件322可包含第一層361、第二層362以及第三層363。包含於第六參考記憶體胞元元件322中的第一層361的自旋方向可為第一方向D1，且包含於第六參考記憶體胞元元件322中的第二層362的自旋方向可為第一方向D1。在此情況下，第六參考記憶體胞元元件322的狀態可為第一狀態。讀取電流IREAD可在記憶體裝置10a的讀取操作中自第二參考位元線REF0BL傳送至第二參考源極線REF0SL。讀取電流IREAD的方向在記憶體裝置10a的讀取操作中可為第三方向D3。
在記憶體裝置10a的寫入操作中，第六參考記憶體胞元元件322的狀態可自第二狀態改變至第一狀態。寫入電流IWRITE可在記憶體裝置10a的寫入操作中提供至第六參考記憶體胞元元件322。寫入電流IWRITE的方向在記憶體裝置10a的寫入操作中可為第四方向D4。在此情況下，記憶體裝置10a的寫入操作中的寫入電流IWRITE的方向可不同於記憶體裝置10a的讀取操作中的讀取電流IREAD的方向。在記憶體裝置10a的寫入操作中的寫入電流IWRITF的方向不同於記憶體裝置10a的讀取操作中的讀 取電流IREAD的方向的情況下，第六參考記憶體胞元元件322的狀態在記憶體裝置10a的讀取操作期間可不自第一狀態改變至第二狀態。若第六參考記憶體胞元元件322的狀態在記憶體裝置10a的讀取操作期間不自第一狀態改變至第二狀態，則在記憶體裝置10a的讀取操作中可不產生錯誤。
圖27為說明包含於根據實例實施例的圖1的記憶體裝置中的電阻器電路的實例的圖。
參看圖1及圖27，電阻器電路370可包含第一電阻器371、第二電阻器372、第三電阻器373、第一電阻器電晶體374以及第二電阻器電晶體375。在實例實施例中，電阻器電路370可連接在參考電晶體351與接地電壓VSS之間。舉例而言，電阻器電路370可包含串聯連接的第一、第二以及第三電阻器371、372以及373，及分別與第二及第三電阻器372及373並聯連接的第一及第二電阻器電晶體374及375。第一及第二電阻器控制信號RCS1及RCS2可控制第一及第二電阻器電晶體374及375。
參考位元線REF0BL的電壓可基於電阻器電路370的電阻值改變。舉例而言，第一電阻器控制信號RCS1可傳送至第一電阻器電晶體374的閘極，且第二電阻器控制信號RCS2可傳送至第二電阻器電晶體375的閘極。當第一電阻器控制信號RCS1為第一邏輯位準時，第一電阻器電晶體374可斷開。另外，當第一電阻器控制信號RCS1為第二邏輯位準時，第一電阻器電晶體374可接通。第一邏輯位準可為邏輯低位準，且第二邏輯位準可為邏輯高位準。當第二電阻器控制信號RCS2為第一邏輯位準時，第二電阻器電晶體375可斷開，且當第二電阻器控制信號RCS2為第二邏 輯位準時，第二電阻器電晶體375可接通。
舉例而言，在一個實施例中，當第一電阻器控制信號RCS1及第二電阻器控制信號RCS2為第一邏輯位準時，電阻器電路370的電阻值為R1+R2+R3。另外，當第一電阻器控制信號RCS1為第二邏輯位準且第二電阻器控制信號RCS2為第一邏輯位準時，電阻器電路370的電阻值為R1+R3。當第一電阻器控制信號RCS1為第二邏輯位準且第二電阻器控制信號RCS2為第二邏輯位準時，電阻器電路370的電阻值為R1。因此，電阻器電路370的電阻值可根據第一電阻器控制信號RCS1及第二電阻器控制信號RCS2改變。第一電阻器控制信號RCS1及第二電阻器控制信號RCS2可提供自控制邏輯電路。
在實例實施例中，第三電阻器電晶體376(未繪示)可並聯連接至第一電阻器371，且第三電阻器控制信號RCS3(未圖示)可控制第三電阻器電晶體376。舉例而言，當電阻器電晶體374、375以及376接通時，電阻器電路370的電阻值為「0」。
在實例實施例中，參考位元線REF0BL的電壓可隨電阻器電路370的電阻值增大而增大，且參考位元線REF0BL的電壓可隨電阻器電路370的電阻值減小而減小。舉例而言，可啟用第三字線WLn-1以讀取包含於第一資料區域110中的第三資料記憶體胞元元件113的資料。舉例而言，在參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。當第三字線WLn-1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，讀取電流IREAD 可經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL。當讀取電流IREAD經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至接地電壓VSS。舉例而言，參考位元線REF0BL的電壓可為參考電壓VREF。參考電晶體351可為NMOS電晶體。
當電阻器電路370的電阻值為0時，提供自參考區域300的參考電壓VREF可為對應於資料「0」的參考電壓VREF。提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值增大而增大。另外，提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值減小而減小。因此，當電阻器電路370的電阻值受控制時，提供自參考區域300的參考電壓VREF可用以判定來自資料區域110、120、130以及140中的每一者的資料電壓DATA_V是對應於資料「0」的電壓抑或對應於資料「1」的電壓。
在實例實施例中，記憶體裝置10可基於一或多個電阻器控制信號來控制電阻器電路370的電阻值。舉例而言，當電阻器控制信號為第一邏輯位準時，電阻器電路370的電阻值可增大。另外，當電阻器控制信號為第二邏輯位準時，電阻器電路370的電阻值可減小。
圖28為說明根據實例實施例當第一資料儲存於第一組資料記憶體胞元中時的參考記憶體胞元的電壓分佈以及第一組資料記憶體胞元的電壓分佈的圖。
參看圖1及圖28，參考記憶體胞元可包含(例如)第一 至第四參考記憶體胞元元件301至304。第一至第四參考記憶體胞元元件301至304的電壓分佈中的最小值可為參考最小電壓MINRV。資料記憶體胞元中的具有第一資料DATA1的第一組資料記憶體胞元可包含第一至第四資料記憶體胞元元件111至114。舉例而言，第一至第四資料記憶體胞元元件111至114中的每一者可具有第一資料DATA1。第一至第四資料記憶體胞元元件111至114的電壓分佈中的最大值可為第一資料最大電壓MAXV1。在實例實施例中，參考最小電壓MINRV可大於第一最大電壓MAXV1。參考最小電壓MINRV可為參考記憶體胞元的電壓分佈中的最小值。第一資料最大電壓MAXV1可為資料記憶體胞元中的具有第一資料DATA1的第一組資料記憶體胞元的電壓分佈中的最大值。第一資料DATA1可為資料「0」。然而，第一資料DATA1可為資料「1」。
圖29為說明根據實例實施例當第二資料儲存於第二組資料記憶體胞元中時的參考記憶體胞元的電壓分佈以及第二組資料記憶體胞元的電壓分佈的圖。
參看圖1及圖29，參考記憶體胞元可包含(例如)第一至第四參考記憶體胞元元件301至304。第一至第四參考記憶體胞元元件301至304的電壓分佈中的最大值可為參考最大電壓MAXRV。資料記憶體胞元中的具有第二資料DATA2的第二組資料記憶體胞元可包含第五至第八資料記憶體胞元元件121至124。第五至第八資料記憶體胞元元件121至124中的每一者可具有第二資料DATA2。第五至第八資料記憶體胞元元件121至124的電壓分佈中的最小值可為第二資料最小電壓MINV2。在實例實施例 中，參考最大電壓MAXRV可小於第二資料最小電壓MINV2。參考最大電壓MAXRV可為參考記憶體胞元的電壓分佈中的最大值。第二資料最小電壓MINV2可為資料記憶體胞元中的具有第二資料DATA2的第二組資料記憶體胞元的電壓分佈中的最小值。第二資料DATA2可為資料「1」。然而，第二資料DATA2可為資料「0」。
參看圖30至圖32，記憶體裝置10b包含記憶體胞元陣列100及感測放大器500。記憶體胞元陣列100包含資料區域110、120、130以及140及參考區域300。資料區域110、120、130以及140中的每一者可提供對應於儲存於資料記憶體胞元中的資料的資料電壓DATA_V。資料區域110、120、130以及140可包含多個資料記憶體胞元。多個資料記憶體胞元安置於位元線與源極線之間。多個資料記憶體胞元可包含資料記憶體胞元元件111至114、121至124、131至134以及141至144(例如，磁穿隧接面(MTJ)元件)及資料胞元電晶體116至119、126至129、136至139以及146至149，資料記憶體胞元元件及資料胞元電晶體分別安置於位元線BL0、BL1、BL2以及BLn與源極線SL0、SL1、SL2以及SLn之間。舉例而言，根據某些實施例，資料記憶體胞元包含彼此連接的資料記憶體胞元元件(例如，磁穿隧接面(MTJ)元件)及資料胞元電晶體。舉例而言，資料區域110、120、130以及140可包含第一資料區域110、第二資料區域120、第三資料區域130以及第四資料區域140。第一資料區域110可包含安置於第一位元線BL0與第一源極線SL0之間的第一至第四資料記憶體胞元元件111至114。另外，第二資料區域120可包含安置於第二位元線BL1與第二源極線SL1之間的第五至第八資料記憶體胞元元件121至 124。第三資料區域130可包含安置於第三位元線BL2與第三源極線SL2之間的第九至第十二資料記憶體胞元元件131至134。第四資料區域140可包含安置於第四位元線BLn與第四源極線SLn之間的第十三至第十六資料記憶體胞元元件141至144。
參考區域300可包含在參考位元線REF0BL與參考源極線REF0SL之間的多個參考記憶體胞元。舉例而言，多個參考記憶體胞元可包含安置於參考位元線REF0BL與參考源極線REF0SL之間的第一至第四參考記憶體胞元元件301至304及參考胞元電晶體306至309。第一至第四參考記憶體胞元元件301至304的每一狀態可相同。舉例而言，包含於第一至第四參考記憶體胞元元件301至304中的每一者中的第一層361的自旋方向可為第二方向D2，且包含於第一至第四參考記憶體胞元元件301至304中的每一者中的第二層362的自旋方向可為第一方向D1。在此情況下，第一至第四參考記憶體胞元元件301至304的每一狀態可為第二狀態。
圖33為說明包含於圖30的記憶體裝置的資料區域中的資料記憶體胞元的實例的圖，且圖34為用於描述根據實例實施例的圖30的記憶體裝置的資料區域的操作實例的圖。
參看圖30至圖34，參考區域300基於電阻器電路370的電阻值提供參考電壓VREF，所述電阻器電路連接在參考源極線REF0SL與反向偏壓電壓線RV(在下文中，其可被稱為反向偏壓電壓RV、負電壓線或負電壓)之間。在實例實施例中，反向偏壓電壓RV可自包含於記憶體裝置10b中的電壓產生器(未繪示)產生。可啟用第二字線WL1以讀取包含於第一資料區域110中的第 二資料記憶體胞元元件112的資料。
在實例實施例中，用於第一資料區域110的資料開關115可基於讀取信號READ接通。舉例而言，讀取信號READ可在記憶體裝置10b處於讀取操作中時啟動且在記憶體裝置10b處於寫入操作中時撤銷啟動。當用於第一資料區域110的資料開關115基於讀取信號READ接通時，讀取電流IREAD可沿著第一位元線BL0提供至第一資料區域110。當第二字線WL1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110時，讀取電流IREAD可經由第二資料記憶體胞元元件112及第二資料胞元電晶體117提供至第一源極線SL0。當讀取電流IREAD經由第二資料記憶體胞元元件112及第二資料胞元電晶體117提供至第一源極線SL0時，讀取電流IREAD可經由第一資料區域110的資料電晶體151提供至接地電壓VSS。舉例而言，第一位元線BL0的電壓可為資料電壓DATA_V。
舉例而言，在參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。當第二字線WL1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，讀取電流IREAD可經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL。當讀取電流IREAD經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至反向偏壓電壓RV。舉例而言，參考位元線REF0BL的電壓可為參考 電壓VREF。反向偏壓電壓RV可為負電壓。可使用反向偏壓電壓RV，使得參考電壓VREF小於對應於資料「1」的第一參考電壓VREF1。另外，讀取電流IREAD可受控制以使得參考電壓VREF小於對應於資料「1」的第一參考電壓VREF1。
舉例而言，提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值增大而增大。舉例而言，提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值減小而減小。因此，當電阻器電路370的電阻值受控制時，提供自參考區域300的參考電壓VREF可用以判定來自資料區域110、120、130以及140中的每一者的資料電壓DATA_V是對應於資料「0」的電壓抑或對應於資料「1」的電壓。
感測放大器500藉由比較資料電壓DATA_V與參考電壓VREF來提供輸出資料D_OUT。舉例而言，儲存於包含於第一資料區域110中的第二資料記憶體胞元元件112中的資料可為「1」。可啟用第二字線WL1以讀取包含於第一資料區域110中的第二資料記憶體胞元元件112的資料。當第二字線WL1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，參考區域300可提供參考電壓VREF。當第二字線WL1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110時，第一資料區域110可提供對應於資料「1」的資料電壓DATA_V。舉例而言，感測放大器500可藉由比較對應於資料「1」的資料電壓DATA_V與參考電壓VREF來提供輸出資料D_OUT。
根據實例實施例的記憶體裝置10b可藉由基於電阻器電路370的電阻值提供參考電壓VREF來增加效能，所述電阻器電 路耦接在參考源極線REF0SL與反向偏壓電壓RV(例如，負電壓)之間。
參考記憶體胞元元件可包含第一層361、第二層362以及第三層363。第一層361可為自由層，第二層362可為釘紮層，且第三層363可為隧道層或障壁層。在實例實施例中，參考記憶體胞元元件的狀態為第二狀態，其中包含於參考記憶體胞元元件中的第一層361的自旋方向不同於包含於中參考記憶體胞元元件的第二層362的自旋方向。
舉例而言，圖30的包含於參考區域300中的第二參考記憶體胞元元件302可包含第一層361、第二層362以及第三層363。包含於第二參考記憶體胞元元件302中的第一層361的自旋方向可為第二方向D2，且包含於第二參考記憶體胞元元件302中的第二層362的自旋方向可為第一方向D1。舉例而言，包含於第二參考記憶體胞元元件302中的第一層361的自旋方向可不同於包含於第二參考記憶體胞元元件302中的第二層362的自旋方向。當包含於第二參考記憶體胞元元件302中的第一層361的自旋方向不同於包含於第二參考記憶體胞元元件302中的第二層362的自旋方向時，第二參考記憶體胞元元件302的狀態可為第二狀態。
舉例而言，如圖14中所描述，包含於參考區域300中的第三參考記憶體胞元元件303可包含第一層361、第二層362以及第三層363。包含於第三參考記憶體胞元元件303中的第一層361的自旋方向可為第一方向D1，且包含於第三參考記憶體胞元元件303中的第二層362的自旋方向可為第一方向D1。在此情況下，包含於第三參考記憶體胞元元件303中的第一層361的自旋方向 可等於包含於第三參考記憶體胞元元件303中的第二層362的自旋方向。當包含於第三參考記憶體胞元元件303中的第一層361的自旋方向等於包含於第三參考記憶體胞元元件303中的第二層362的自旋方向時，第三參考記憶體胞元元件303的狀態可為第一狀態。
舉例而言，資料記憶體胞元元件可包含第一層361、第二層362以及第三層363。第一層361可為自由層，第二層362可為釘紮層，且第三層363可為隧道層或障壁層。在實例實施例中，資料記憶體胞元的狀態可為第二狀態，其中包含於資料記憶體胞元元件中的第一層361的自旋方向不同於包含於資料記憶體胞元元件中的第二層362的自旋方向。
舉例而言，包含於第一資料區域110中的第二資料記憶體胞元元件112可包含第一層361、第二層362以及第三層363。包含於第二資料記憶體胞元元件112中的第一層361的自旋方向可為第二方向D2，且包含於第二資料記憶體胞元元件112中的第二層362的自旋方向可為第一方向D1。在此情況下，包含於第二資料記憶體胞元元件112中的第一層361的自旋方向可不同於包含於第二資料記憶體胞元元件112中的第二層362的自旋方向。在包含於第二參考記憶體胞元元件112中的第一層361的自旋方向不同於包含於第二參考記憶體胞元元件112中的第二層362的自旋方向的情況下，第二參考記憶體胞元元件112的狀態可為第二狀態。
舉例而言，如圖16中所描述，包含於第一資料區域110中的第三資料記憶體胞元元件113可包含第一層361、第二層362 以及第三層363。包含於第三資料記憶體胞元元件113中的第一層361的自旋方向可為第一方向D1，且包含於第三資料記憶體胞元元件113中的第二層362的自旋方向可為第一方向D1。舉例而言，包含於第三資料記憶體胞元元件113中的第一層361的自旋方向可等於包含於第三資料記憶體胞元元件113中的第二層362的自旋方向。當包含於第三專利記憶體胞元元件113中的第一層361的自旋方向等於包含於第三資料記憶體胞元元件113中的第二層362的自旋方向時，第三資料記憶體胞元元件113的狀態可為第一狀態。
舉例而言，資料「1」可儲存於包含於第一資料區域110中的第二資料記憶體胞元元件112中。可啟用第二字線WL1以讀取包含於第一資料區域110中的第二資料記憶體胞元元件112的資料。舉例而言，用於第一資料區域110的資料開關115可基於讀取信號READ接通。當用於第一資料區域110的資料開關115基於讀取信號READ接通時，讀取電流IREAD可沿著第一位元線BL0提供至第一資料區域110。當第二字線WL1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110時，讀取電流IREAD可經由第二資料記憶體胞元元件112及第二資料胞元電晶體117提供至第一源極線SL0。當讀取電流IREAD經由第二資料記憶體胞元元件112及第二資料胞元電晶體117提供至第一源極線SL0時，讀取電流IREAD可經由第一資料區域110的資料電晶體151提供至接地電壓VSS。舉例而言，第一位元線BL0的電壓可為資料電壓DATA_V。資料電壓DATA_V可為對應於資料「1」的電壓。
在圖30的參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。當第二字線WL1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，讀取電流IREAD可經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL。當讀取電流IREAD經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至反向偏壓電壓RV。舉例而言，參考位元線REF0BL的電壓可為參考電壓VREF。當負電壓提供至電阻器電路370的一個末端時的參考電壓VREF可小於當接地電壓提供至電阻器電路370的一個末端時的參考電壓VREF。
舉例而言，資料電壓DATA_V可為第一位元線BL0的電壓。參考電壓VREF可為參考位元線REF0BL的電壓。參考區域300可包含電阻器電路370。當電阻器電路370的電阻值大於0時，電壓降可藉由傳送至電阻器電路370的讀取電流IREAD產生。當電壓降藉由傳送至電阻器電路370的讀取電流IREAD產生時，參考電壓VREF(其為參考位元線REF0BL的電壓)可大於資料電壓DATA_V(例如，資料「0」)(其為第一位元線BL0的電壓)。舉例而言，感測放大器500可比較資料電壓DATA_V與參考電壓VREF。當參考電壓VREF大於資料電壓DATA_V(例如，資料「0」)時，感測放大器500可提供對應於資料「0」的輸出資料D_OUT。另外，當參考電壓VREF小於資料電壓DATA_V(例如，資料「1」) 時，感測放大器500可提供對應於資料「1」的輸出資料D_OUT。
根據實例實施例的記憶體裝置10b可藉由基於電阻器電路370的電阻值提供參考電壓VREF來增加效能，所述電阻器電路連接在參考源極線REF0SL與負電壓之間。
參考記憶體胞元元件301至304中的每一者可包含第一層361、第二層362以及第三層363。第一層361可為自由層，第二層362可為釘紮層，且第三層363可為隧道層或障壁層。在一實例實施例中，參考記憶體胞元元件中的每一者的狀態可為第二狀態，其中包含於參考記憶體胞元元件中的每一者中的第一層361的自旋方向不同於包含於參考記憶體胞元元件中的每一者中的第二層362的自旋方向。
舉例而言，包含於參考區域300中的第二參考記憶體胞元元件302可包含第一層361、第二層362以及第三層363。包含於第二參考記憶體胞元元件302中的第一層361的自旋方向可為第二方向D2，且包含於第二參考記憶體胞元元件302中的第二層362的自旋方向可為第一方向D1。舉例而言，包含於第二參考記憶體胞元元件302中的第一層361的自旋方向可不同於包含於第二參考記憶體胞元元件302中的第二層362的自旋方向。當包含於第二參考記憶體胞元元件302中的第一層361的自旋方向不同於包含於第二參考記憶體胞元元件302中的第二層362的自旋方向時，第二參考記憶體胞元元件302的狀態可為第二狀態。
舉例而言，如圖14中所描述，包含於參考區域300中的第三參考記憶體胞元元件303可包含第一層361、第二層362以及第三層363。包含於第三參考記憶體胞元元件303中的第一層361 的自旋方向可為第一方向D1，且包含於第三參考記憶體胞元元件303中的第二層362的自旋方向可為第一方向D1。在此情況下，包含於第三參考記憶體胞元元件303中的第一層361的自旋方向可等於包含於第三參考記憶體胞元元件303中的第二層362的自旋方向。當包含於第三參考記憶體胞元元件303中的第一層361的自旋方向等於包含於第三參考記憶體胞元元件303中的第二層362的自旋方向時，第三參考記憶體胞元元件303的狀態可為第一狀態。
舉例而言，資料記憶體胞元元件可包含第一層361、第二層362以及第三層363。第一層361可為自由層，第二層362可為釘紮層，且第三層363可為隧道層或障壁層。在實例實施例中，資料記憶體胞元的狀態可為第二狀態，其中包含於資料記憶體胞元中的第一層361的自旋方向不同於包含於資料記憶體胞元元件中的第二層362的自旋方向。
舉例而言，包含於第一資料區域110中的第二資料記憶體胞元元件112可包含第一層361、第二層362以及第三層363。包含於第二資料記憶體胞元元件112中的第一層361的自旋方向可為第二方向D2，且包含於第二資料記憶體胞元元件112中的第二層362的自旋方向可為第一方向D1。舉例而言，包含於第二資料記憶體胞元元件112中的第一層361的自旋方向可不同於包含於第二資料記憶體胞元元件112中的第二層362的自旋方向。當包含於第二參考記憶體胞元元件112中的第一層361的自旋方向不同於包含於第二參考記憶體胞元元件112中的第二層362的自旋方向時，第二參考記憶體胞元元件112的狀態可為第二狀態。
舉例而言，如圖16中所描述，包含於第一資料區域110中的第三資料記憶體胞元元件113可包含第一層361、第二層362以及第三層363。包含於第三資料記憶體胞元元件113中的第一層361的自旋方向可為第一方向D1，且包含於第三資料記憶體胞元元件113中的第二層362的自旋方向可為第一方向D1。舉例而言，包含於第三資料記憶體胞元元件113中的第一層361的自旋方向可等於包含於第三資料記憶體胞元元件113中的第二層362的自旋方向。當包含於第三專利記憶體胞元元件113中的第一層361的自旋方向等於包含於第三資料記憶體胞元元件113中的第二層362的自旋方向時，第三資料記憶體胞元元件113的狀態可為第一狀態。
在實例實施例中，資料「1」可儲存於包含於第一資料區域110中的第二資料記憶體胞元元件112中。可啟用第二字線WL1以讀取包含於第一資料區域110中的第二資料記憶體胞元元件112的資料。舉例而言，用於第一資料區域110的資料開關115可基於讀取信號READ接通。當用於第一資料區域110的資料開關115基於讀取信號READ接通時，讀取電流IREAD可沿著第一位元線BL0提供至第一資料區域110。當第二字線WL1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110時，讀取電流IREAD可經由第二資料記憶體胞元元件112及第二資料胞元電晶體117提供至第一源極線SL0。當讀取電流IREAD經由第二資料記憶體胞元元件112及第二資料胞元電晶體117提供至第一源極線SL0時，讀取電流IREAD可經由第一資料區域110的資料電晶體151提供至接地電壓VSS。舉例而言，第一位元線BL0的 電壓可為資料電壓DATA_V。資料電壓DATA_V可為對應於資料「1」的電壓。
舉例而言，在參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。當第二字線WL1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，讀取電流IREAD可經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL。當讀取電流IREAD經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至反向偏壓電壓RV。舉例而言，參考位元線REF0BL的電壓可為參考電壓VREF。
舉例而言，資料電壓DATA_V可為第一位元線BL0的電壓。參考電壓VREF可為參考位元線REF0BL的電壓。參考區域300可包含電阻器電路370。當電阻器電路370的電阻值大於0時，電壓降可藉由傳送至電阻器電路370的讀取電流IREAD產生。當電壓降藉由傳送至電阻器電路370的讀取電流IREAD產生時，參考電壓VREF(其為參考位元線REF0BL的電壓)可大於資料電壓DATA_V(其為第一位元線BL0的電壓)。舉例而言，感測放大器500可比較資料電壓DATA_V(例如，資料「0」)及參考電壓VREF。當參考電壓VREF大於資料電壓DATA_V時，感測放大器500可提供對應於資料「0」的輸出資料D_OUT。另外，當參考電壓VREF小於資料電壓DATA_V(例如，資料「1」)時，感測放大器500可 提供對應於資料「1」的輸出資料D_OUT。
根據實例實施例的記憶體裝置10b可藉由基於電阻器電路370的電阻值提供參考電壓VREF來增加效能，所述電阻器電路連接在參考源極線REF0SL與負電壓之間。
在實例實施例中，參考區域300可包含連接在參考源極線REF0SL與電阻器電路370之間的參考電晶體351。資料區域110、120、130以及140中的每一者可包含連接在源極線與接地電壓VSS之間的資料電晶體。參考電晶體351及各別資料電晶體可基於讀取信號READ接通。
在實例實施例中，當讀取信號READ為第一邏輯位準時，參考電晶體351可斷開。當參考電晶體351斷開時，可阻斷經由參考電晶體351將參考源極線REF0SL的信號提供至電阻器電路370。當讀取信號READ為第二邏輯位準時，參考電晶體351可接通。當參考電晶體351接通時，參考源極線REF0SL的信號可經由參考電晶體351傳送至電阻器電路370。舉例而言，參考電晶體351可在記憶體裝置10b的讀取操作期間接通。當參考電晶體351在記憶體裝置10b的讀取操作期間接通時，提供至參考源極線REF0SL的讀取電流IREAD可經由參考電晶體351傳送至電阻器電路370。
舉例而言，資料電晶體可包含第一資料電晶體151、第二資料電晶體152、第三資料電晶體153以及第四資料電晶體154。第一資料電晶體151可包含於第一資料區域110中，第二資料電晶體152可包含於第二資料區域120中，第三資料電晶體153可包含於第三資料區域130中，且第四資料電晶體154可包含於第 四資料區域140中。舉例而言，在讀取信號READ為第一邏輯位準的情況下，第一資料電晶體151可斷開。當第一資料電晶體151斷開時，可阻斷經由第一資料電晶體151將第一源極線SL0的信號提供至接地電壓VSS。當讀取信號READ為第二邏輯位準時，第一資料電晶體151可接通。當第一資料電晶體151接通時，第一源極線SL0的信號可經由第一資料電晶體151傳送至接地電壓VSS。舉例而言，第一資料電晶體151可在記憶體裝置10b的讀取操作期間接通。當第一資料電晶體151在記憶體裝置10b的讀取操作期間接通時，提供至第一源極線SL0的讀取電流IREAD可經由第一資料電晶體151傳送至接地電壓VSS。
當讀取信號READ為第一邏輯位準時，第二資料電晶體152可斷開。當第二資料電晶體152斷開時，可阻斷經由第二資料電晶體152將第二源極線SL1的信號提供至接地電壓VSS。當讀取信號READ為第二邏輯位準時，第二資料電晶體152可接通。當第二資料電晶體152接通時，第二源極線SL1的信號可經由第二資料電晶體152傳送至接地電壓VSS。舉例而言，第二資料電晶體152可在記憶體裝置10b的讀取操作期間接通。當第二資料電晶體152在記憶體裝置10b的讀取操作期間接通時，提供至第二源極線SL1的讀取電流IREAD可經由第二資料電晶體152傳送至接地電壓VSS。當讀取信號READ為第一邏輯位準時，第三資料電晶體153可斷開。當第三資料電晶體153斷開時，可阻斷經由第三資料電晶體153將第三源極線SL2的信號提供至接地電壓VSS。當讀取信號READ為第二邏輯位準時，第三資料電晶體153可接通。在第三資料電晶體153接通的情況下，第三源極線SL2 的信號可經由第三資料電晶體153傳送至接地電壓VSS。舉例而言，第三資料電晶體153可在記憶體裝置10b的讀取操作期間接通。在第三資料電晶體153在記憶體裝置10b的讀取操作期間接通的情況下，提供至第三源極線SL2的讀取電流IREAD可經由第三資料電晶體153傳送至接地電壓VSS。
當讀取信號READ為第一邏輯位準時，第四資料電晶體154可斷開。當第四資料電晶體154斷開時，可阻斷經由第四資料電晶體154將第四源極線SLn的信號提供至接地電壓VSS。當讀取信號READ為第二邏輯位準時，第四資料電晶體154可接通。當第四資料電晶體154接通時，第四源極線SLn的信號可經由第四資料電晶體154傳送至接地電壓VSS。舉例而言，第四資料電晶體154可在記憶體裝置10b的讀取操作期間接通。當第四資料電晶體154在記憶體裝置10b的讀取操作期間接通時，提供至第四源極線SLn的讀取電流IREAD可經由第四資料電晶體154傳送至接地電壓VSS。
在實例實施例中，電阻器電路370可連接在參考電晶體351與反向偏壓電壓RV之間。舉例而言，可根據反向偏壓電壓RV及電阻器電路370的電阻值來控制參考位元線REF0BL的電壓。
可啟用第二字線WL1以讀取包含於第一資料區域110中的第二資料記憶體胞元元件112的資料。舉例而言，在參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。當第二字線WL1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時， 讀取電流IREAD可經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL。當讀取電流IREAD經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至反向偏壓電壓RV。舉例而言，參考位元線REF0BL的電壓可為參考電壓VREF。參考電晶體351可為NMOS電晶體。舉例而言，參考位元線REF0BL的電壓可隨反向偏壓電壓RV減小(例如，負電壓的絕對值增大)而減小。另外，參考位元線REF0BL的電壓可隨反向偏壓電壓RV增大(例如，負電壓的絕對值減小)而增大。反向偏壓電壓RV可為負電壓。
在實例實施例中，根據讀取電流IREAD來控制參考位元線REF0BL的電壓。舉例而言，參考位元線REF0BL的電壓可隨讀取電流IREAD減小而減小，且參考位元線REF0BL的電壓可隨讀取電流IREAD增大而增大。
圖35為說明包含於根據實例實施例的圖30的記憶體裝置中的電阻器電路的實例的圖。
參看圖30及圖35，電阻器電路370可包含第一電阻器371、第二電阻器372、第三電阻器373、第一電阻器電晶體374以及第二電阻器電晶體375。在實例實施例中，電阻器電路370可連接在參考電晶體351與反向偏壓電壓RV之間。舉例而言，電阻器電路370可包含串聯連接的第一、第二以及第三電阻器371、372以及373，及分別與第二及第三電阻器372及373並聯連接的第一及第二電阻器電晶體374及375。第一及第二電阻器控制信號RCS1及RCS2可控制第一及第二電阻器電晶體374及375。
參考位元線REF0BL的電壓可基於電阻器電路370的電阻值改變。舉例而言，第一電阻器控制信號RCS1可傳送至第一電阻器電晶體374的閘極，且第二電阻器控制信號RCS2可傳送至第二電阻器電晶體375的閘極。當第一電阻器控制信號RCS1為第一邏輯位準時，第一電阻器電晶體374可斷開。另外，在第一電阻器控制信號RCS1為第二邏輯位準的情況下，第一電阻器電晶體374可接通。第一邏輯位準可為邏輯低位準，且第二邏輯位準可為邏輯高位準。當第二電阻器控制信號RCS2為第一邏輯位準時，第二電阻器電晶體375可斷開，且當第二電阻器控制信號RCS2為第二邏輯位準時，第二電阻器電晶體375可接通。
舉例而言，當第一電阻器控制信號RCS1及第二電阻器控制信號RCS2為第一邏輯位準時，電阻器電路370的電阻值為R1+R2+R3。當第一電阻器控制信號RCS1為第二邏輯位準且第二電阻器控制信號RCS2為第一邏輯位準時，電阻器電路370的電阻值為R1+R3。當第一電阻器控制信號RCS1為第二邏輯位準且第二電阻器控制信號RCS2為第二邏輯位準時，電阻器電路370的電阻值為R1。因此，電阻器電路370的電阻值可根據第一電阻器控制信號RCS1及第二電阻器控制信號RCS2改變。第一電阻器控制信號RCS1及第二電阻器控制信號RCS2可提供自控制邏輯電路。
在實例實施例中，第三電阻器電晶體376(未繪示)可並聯連接至第一電阻器371，且第三電阻器控制信號RCS3(未繪示)可控制第三電阻器電晶體376。舉例而言，當電阻器電晶體374、375以及376接通時，電阻器電路370的電阻值為「0」。
在實例實施例中，參考位元線REF0BL的電壓可隨電阻器電路370的電阻值增大而增大，且參考位元線REF0BL的電壓可隨電阻器電路370的電阻值減小而減小。舉例而言，可啟用第二字線WL1以讀取包含於第一資料區域110中的第二資料記憶體胞元元件112的資料。舉例而言，在參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。當第二字線WL1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，讀取電流IREAD可經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL。當讀取電流IREAD經由第二參考記憶體胞元元件302及第二參考胞元電晶體307提供至參考源極線REF0SL時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至反向偏壓電壓RV。舉例而言，參考位元線REF0BL的電壓可為參考電壓VREF。參考電晶體351可為NMOS電晶體。
提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值增大而增大。另外，提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值減小而減小。因此，當電阻器電路370的電阻值受控制時，提供自參考區域300的參考電壓VREF可用以判定來自資料區域110、120、130以及140中的每一者的資料電壓DATA_V是對應於資料「0」的電壓抑或對應於資料「1」的電壓。
在實例實施例中，記憶體裝置10b可基於一或多個電阻器控制信號來控制電阻器電路370的電阻值。舉例而言，當電阻 器控制信號為第一邏輯位準時，電阻器電路370的電阻值可增大。另外，當電阻器控制信號為第二邏輯位準時，電阻器電路370的電阻值可減小。
圖36為說明根據實例實施例當第一資料儲存於第一組資料記憶體胞元中時的參考記憶體胞元的電壓分佈以及第一組資料記憶體胞元的電壓分佈的圖。
參看圖30及圖36，參考記憶體胞元可包含第一至第四參考記憶體胞元元件301至304。第一至第四參考記憶體胞元元件301至304的電壓分佈中的最小值可為參考最小電壓MINRV。資料記憶體胞元中的具有第一資料DATA1的第一組記憶體胞元可包含第一至第四資料記憶體胞元元件111至114。舉例而言，第一至第四資料記憶體胞元元件111至114中的每一者可具有第一資料DATA1。第一至第四資料記憶體胞元元件111至114的電壓分佈中的最大值可為第一資料最大電壓MAXV1。在實例實施例中，參考最小電壓MINRV可大於第一資料最大電壓MAXV1。參考最小電壓MINRV可為參考記憶體胞元的電壓分佈中的最小值。第一資料最大電壓MAXV1可為資料記憶體胞元中的具有第一資料DATA1的第一組資料記憶體胞元的電壓分佈中的最大值。第一資料DATA1可為資料「0」。然而，第一資料DATA1可為資料「1」。
圖37為說明根據實例實施例當第二資料儲存於第二組資料記憶體胞元中時的參考記憶體胞元的電壓分佈以及第二組資料記憶體胞元的電壓分佈的圖。
參看圖30及圖37，參考記憶體胞元可包含第一至第四參考記憶體胞元元件301至304。第一至第四參考記憶體胞元元件 301至304的電壓分佈中的最大值可為參考最大電壓MAXRV。資料記憶體胞元中的具有第二資料DATA2的第二組資料記憶體胞元可包含第五至第八資料記憶體胞元元件121至124。舉例而言，第五至第八資料記憶體胞元元件121至124中的每一者可具有第二資料DATA2。第五至第八資料記憶體胞元元件121至124的電壓分佈中的最小值可為第二資料最小電壓MINV2。在實例實施例中，參考最大電壓MAXRV可小於第二資料最小電壓MINV2。參考最大電壓MAXRV可為參考記憶體胞元的電壓分佈中的最大值。第二資料最小電壓MINV2可為資料記憶體胞元中的具有第二資料DATA2的第二組資料記憶體胞元的電壓分佈中的最小值。第二資料DATA2可為資料「1」。然而，第二資料DATA2可為資料「0」。
圖38為說明根據實例實施例的記憶體胞元陣列的圖。
參看圖38，記憶體胞元陣列100包含資料區域110、120、130以及140及參考區域300。資料區域110、120、130以及140中的每一者提供對應於儲存於資料記憶體胞元中的資料的資料電壓DATA_V。資料區域110、120、130以及140中的每一者可包含安置於位元線與源極線之間的多個資料記憶體胞元。舉例而言，資料區域110、120、130以及140可包含第一資料區域110、第二資料區域120、第三資料區域130以及第四資料區域140。第一資料區域110可包含安置於第一位元線BL0與第一源極線SL0之間的第一至第四資料記憶體胞元元件111至114及資料胞元電晶體116至119。第二資料區域120可包含安置於第二位元線BL1與第二源極線SL1之間的第五至第八資料記憶體胞元元件121至124及資料胞元電晶體126至129。第三資料區域130可包含安置於第三 位元線BL2與第三源極線SL2之間的第九至第十二資料記憶體胞元元件131至134及資料胞元電晶體136至139。第四資料區域140可包含安置於第四位元線BLn與第四源極線SLn之間的第十三至第十六資料記憶體胞元元件141至144及資料胞元電晶體146至149。
參考區域300可包含安置於參考位元線REF0BL與參考源極線REF0SL之間的多個參考記憶體胞元。舉例而言，多個參考記憶體胞元可包含在參考位元線REF0BL與參考源極線REF0SL之間的第一至第四參考記憶體胞元元件301至304及參考胞元電晶體306至309。如圖14中所描述，第一至第四參考記憶體胞元元件301至304中的每一者的狀態可為第一狀態，其中包含於第一至第四參考記憶體胞元元件301至304中的每一者中的第一層361的自旋方向等於包含於第一至第四參考記憶體胞元元件301至304中的每一者中的第二層362的自旋方向。舉例而言，包含於第一至第四參考記憶體胞元元件301至304中的每一者中的第一層361及第二層362的自旋方向可為第一方向D1。
參考區域300基於電阻器電路370的電阻值提供參考電壓VREF，所述電阻器電路連接在參考源極線REF0SL與反向偏壓電壓RV(例如，負電壓)之間。舉例而言，可啟用第三字線WLn-1以讀取包含於第一資料區域110中的第三資料記憶體胞元元件113的資料。
在實例實施例中，用於第一資料區域110的資料電晶體151可基於讀取信號READ接通。當用於第一資料區域110的資料電晶體151基於讀取信號READ接通時，讀取電流IREAD可沿 著第一位元線BL0提供至第一資料區域110。當第三字線WLn-1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110時，讀取電流IREAD可經由第三資料記憶體胞元元件113及第三資料胞元電晶體118提供至第一源極線SL0。當讀取電流IREAD經由第三資料記憶體胞元元件113及第三資料胞元電晶體118提供至第一源極線SL0時，讀取電流IREAD可經由第一資料區域110的資料電晶體151提供至接地電壓VSS。舉例而言，第一位元線BL0的電壓可為資料電壓DATA_V。
在實例實施例中，在參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。在第三字線WLn-1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300的情況下，讀取電流IREAD可經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL。當讀取電流IREAD經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至反向偏壓電壓RV。舉例而言，參考位元線REF0BL的電壓可為參考電壓VREF。
在實例實施例中，當電阻器電路370的電阻值為0時，提供自參考區域300的參考電壓VREF可為對應於資料「0」的參考電壓VREF。提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值增大而增大。另外，提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值減小而減小。因此， 當電阻器電路370的電阻值受控制時，提供自參考區域300的參考電壓VREF可用以判定來自資料區域110、120、130以及140中的每一者的資料電壓DATA_V是對應於資料「0」的電壓抑或對應於資料「1」的電壓。
在實例實施例中，記憶體胞元陣列100可為三維記憶體胞元陣列100。3D記憶體陣列單片地形成於具有安置於矽基板上方的作用區域的記憶體胞元的陣列的一或多個實體層級以及與彼等記憶體胞元的操作相關聯的電路中，而不管此相關聯電路是在此基板上方或此基板內。術語「單片」意謂陣列的每一層級的層直接沈積在陣列的每一下伏層級的層上。在此以引用的方式併入的以下專利文件描述用於3D記憶體陣列的合適組態，其中三維記憶體陣列經組態為多個層級，其中層級之間共用字線WL及/或位元線BL：美國專利第7,679,133號；第8,553,466號；第8,654,587號；第8,559,235號；以及美國專利公開案第2011/0233648號。
圖39為說明根據實例實施例的記憶體系統的圖。
參看圖1及圖39，記憶體系統20包含記憶體控制器15及本文中所揭露的記憶體裝置10。記憶體控制器15提供存取位址信號ADDR及命令信號CMD(例如，讀取信號READ)。記憶體裝置10基於存取位址信號ADDR及讀取信號READ而提供輸出資料D_OUT。
記憶體裝置10包含記憶體胞元陣列100及感測放大器500。記憶體胞元陣列100可包含資料區域110、120、130以及140及參考區域300。資料區域110、120、130以及140中的每一者提供對應於儲存於資料記憶體胞元中的資料的資料電壓DATA_V。 資料區域110、120、130以及140中的每一者包含安置於位元線與源極線之間的多個資料記憶體胞元。舉例而言，資料區域110、120、130以及140可包含第一資料區域110、第二資料區域120、第三資料區域130以及第四資料區域140。第一資料區域110可包含安置於第一位元線BL0與第一源極線SL0之間的第一至第四資料記憶體胞元元件111至114及資料胞元電晶體116至119。第二資料區域120可包含安置於第二位元線BL1與第二源極線SL1之間的第五至第八資料記憶體胞元元件121至124及資料胞元電晶體126至129。第三資料區域130可包含安置於第三位元線BL2與第三源極線SL2之間的第九至第十二資料記憶體胞元元件131至134及資料胞元電晶體136至139。第四資料區域140可包含安置於第四位元線BLn與第四源極線SLn之間的第十三至第十六資料記憶體胞元元件141至144及資料胞元電晶體146至149。
參考區域300包含安置於參考位元線REF0BL與參考源極線REF0SL之間的多個參考記憶體胞元。舉例而言，多個參考記憶體胞元可包含安置於參考位元線REF0BL與參考源極線REF0SL之間的第一至第四參考記憶體胞元元件301至304及參考晶體306至309。如圖14中將描述，第一至第四參考記憶體胞元元件301至304中的每一者的狀態可為第一狀態，其中包含於第一至第四參考記憶體胞元元件301至304中的第一層361的自旋方向等於包含於第一至第四參考記憶體胞元元件301至304中的第二層362的自旋方向。舉例而言，包含於第一至第四參考記憶體胞元元件301至304中的每一者中的第一層361及第二層362的自旋方向可為第一方向D1。
參考區域300基於電阻器電路370的電阻值提供參考電壓VREF，所述電阻器電路連接在參考源極線REF0SL與反向偏壓電壓RV(例如，負電壓)之間。舉例而言，可啟用第三字線WLn-1以讀取包含於第一資料區域110中的第三資料記憶體胞元元件113的資料。
在實例實施例中，用於第一資料區域110的資料開關115可基於讀取信號READ接通。當用於第一資料區域110的資料開關115基於讀取信號READ接通時，讀取電流IREAD可沿著第一位元線BL0提供至第一資料區域110。在第三字線WLn-1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110的情況下，讀取電流IREAD可經由第三資料記憶體胞元元件113及第三資料胞元電晶體118提供至第一源極線SL0。當讀取電流IREAD經由第三資料記憶體胞元元件113及第三資料胞元電晶體118提供至第一源極線SL0時，讀取電流IREAD可經由第一資料區域110的資料電晶體151提供至反向偏壓電壓RV。舉例而言，第一位元線BL0的電壓可為資料電壓DATA_V。
在實例實施例中，在參考區域300中，參考開關305可基於讀取信號READ接通。當參考開關305基於讀取信號READ接通時，讀取電流IREAD可沿著參考位元線REF0BL提供至參考區域300。當第三字線WLn-1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，讀取電流IREAD可經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL。當讀取電流IREAD經由第三參考記憶體胞元元件303及第三參考胞元電晶體308提供至參考源極線REF0SL 時，讀取電流IREAD可經由參考電晶體351及電阻器電路370提供至接地電壓VSS。舉例而言，參考位元線REF0BL的電壓可為參考電壓VREF。
在某些實施例中，當電阻器電路370的電阻值為0時，提供自參考區域300的參考電壓VREF可為對應於資料「0」的參考電壓VREF。提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻值增大而增大。另外，提供自參考區域300的參考電壓VREF可隨電阻器電路370的電阻減小而減小。因此，當電阻器電路370的電阻值受控制時，提供自參考區域300的參考電壓VREF可用以判定來自資料區域110、120、130以及140中的每一者的資料電壓DATA_V是對應於資料「0」的電壓抑或對應於資料「1」的電壓。
感測放大器500藉由比較資料電壓DATA_V與參考電壓VREF來提供輸出資料D_OUT。舉例而言，儲存於包含於第一資料區域110中的第三資料記憶體胞元元件113中的資料可為「1」。可啟用第三字線WLn-1以讀取包含於第一資料區域110中的第三資料記憶體胞元元件113的資料。當第三字線WLn-1經啟用且讀取電流IREAD沿著參考位元線REF0BL提供至參考區域300時，參考區域300可提供參考電壓VREF。另外，當第三字線WLn-1經啟用且讀取電流IREAD沿著第一位元線BL0提供至第一資料區域110時，第一資料區域110可提供對應於資料「1」的資料電壓DATA_V。舉例而言，感測放大器500可藉由比較對應於資料「1」的資料電壓DATA_V與參考電壓VREF來提供輸出資料D_OUT。
根據實例實施例的記憶體裝置10b可藉由基於電阻器電路370的電阻值提供參考電壓VREF來增加效能，所述電阻器電路連接至參考源極線REF0SL及反向偏壓電壓RV。
圖40為說明包含根據實例實施例的記憶體模組的行動裝置的方塊圖。
參看圖40，計算系統700可包含處理器710、本文中所揭露的記憶體裝置720、儲存裝置730、顯示裝置740、電源供應器750以及影像感測器760。計算系統700可更包含與視訊卡、音效卡、記憶卡、USB裝置、其他電子裝置等通信的埠。
處理器710可執行各種計算或任務。根據實施例，處理器710可為微處理器或CPU。處理器710可經由位址匯流排、控制匯流排及/或資料匯流排而與記憶體裝置720、儲存裝置730以及顯示裝置740通信。在實例實施例中，處理器710可耦接至擴展匯流排，諸如周邊組件互連(peripheral component interconnection；PCI)匯流排。記憶體裝置720可儲存用於計算系統700的操作的資料。舉例而言，記憶體裝置720可用以下各者來實施：動態隨機存取記憶體(dynamic random access memory；DRAM)裝置、行動DRAM裝置、靜態隨機存取記憶體(static random access memory；SRAM)裝置、相變隨機存取記憶體(phase-change random access memory；PRAM)；鐵電隨機存取記憶體(FRAM)裝置、電阻性隨機存取記憶體(resistive random access memory；RRAM)裝置及/或磁性隨機存取記憶體(MRAM)裝置。記憶體裝置720包含根據實例實施例的資料載入電路。儲存裝置730可包括固態磁碟機(solid state drive；SSD)、硬碟機(hard disk drive；HDD)、CD-ROM等。計算系統700可更包含輸入裝置(諸如觸控螢幕、鍵盤、小鍵盤、滑鼠等)及輸出裝置(諸如印表機、顯示裝置等)。電源供應器750為計算系統700供應操作電壓。
影像感測器760可經由匯流排或其他通信鏈路與處理器710通信。影像感測器760可與處理器710整合於一個晶片中，或可將影像感測器760及處理器710實施為單獨晶片。
計算系統700的至少一部分可以各種形式封裝，諸如套疊封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、帶引線塑膠晶片載體(PLCC)、塑膠雙列直插式封裝(PDIP)、疊片封裝中晶粒(die in waffle pack)、晶圓中晶粒形式、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑膠量度方形扁平封裝(plastic metric quad flat pack；MQFP)、薄型方形扁平封裝(TQFP)、小輪廓IC(SOIC)、收縮型小輪廓封裝(SSOP)、薄型小輪廓封裝(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)或晶圓級經處理堆疊封裝(WSP)。計算系統700可為數位攝影機、行動電話、智慧型電話、攜帶型多媒體播放器(portable multimedia player；PMP)、個人數位助理(personal digital assistant；PDA)、電腦等。
圖41為說明用於根據實例實施例的圖40的計算系統中的介面的實例的方塊圖。
參看圖41，計算系統800包含處理器810、輸入/輸出集線器(input/output hub；IOH)820、輸入/輸出控制器集線器(input/output controller hub；ICH)830、至少一個記憶體模組840以及圖形卡850。在一些實施例中，計算系統800可為個人電腦 (personal computer；PC)、伺服器電腦、工作站、膝上型電腦、行動電話、智慧型電話、個人數位助理(PDA)、攜帶型多媒體播放器(PMP)、數位攝影機、數位電視、機上盒、音樂播放器、攜帶型遊戲控制台、導航系統等。
處理器810可執行各種計算功能，諸如執行用於執行特定計算或任務的特定軟體。舉例而言，處理器810可為微處理器、中心處理單元(central process unit；CPU)、數位信號處理器或類似者。在一些實施例中，處理器810可包含單一核心或多個核心。舉例而言，處理器810可為多核心處理器，諸如雙核心處理器、四核心處理器、六個核心處理器等。儘管圖41說明包含一個處理器810的計算系統800，但在一些實施例中，計算系統800可包含多個處理器。處理器810可包含內部或外部快取記憶體。
處理器810可包含用於控制記憶體模組840的操作的記憶體控制器811。包含於處理器810中的記憶體控制器811可被稱為整合式記憶體控制器(integrated memory controller；IMC)。記憶體控制器811與記憶體模組840之間的記憶體介面可用包含多個信號線的單一通道來實施，或可用多個通道來實施，至少一個記憶體模組840可耦接至所述多個通道中的每一者。在一些實施例中，記憶體控制器811可位於可被稱為記憶體控制器集線器(memory controller hub；MCH)的輸入/輸出集線器820內部。
記憶體模組840可包含本文中所揭露的儲存提供自記憶體控制器811的資料的多個記憶體裝置及管理記憶體裝置的總操作的緩衝器晶片。記憶體裝置中的每一者可儲存由CPU 710處理的資料，或可作為工作記憶體操作。記憶體裝置中的每一者可為動 態隨機存取記憶體，諸如DDR SDRAM、LPDDR SDRAM、GDDR SDRAM、RDRAM等。緩衝器晶片管理記憶體裝置的操作。
輸入/輸出集線器820可管理處理器810與諸如圖形卡850的裝置之間的資料傳送。輸入/輸出集線器820可經由各種介面耦接至處理器810。舉例而言，處理器810與輸入/輸出集線器820之間的介面可為前側匯流排(front side bus；FSB)、系統匯流排、HyperTransport、閃電資料輸送(lightning data transport；LDT)、快速路徑互連(QuickPath interconnect；QPI)、共用系統介面(common system interface；CSI)等。在一些實施例中，計算系統800可包含多個輸入/輸出集線器。輸入/輸出集線器820可提供與裝置的各種介接。舉例而言，輸入/輸出集線器820可提供加速圖形埠(accelerated graphics port；AGP)介面、高速周邊組份介面(peripheral component interface-express；PCIe)、通信串流架構(communications streaming architecture；CSA)介面等。
圖形卡850可經由AGP或PCIe耦接至輸入/輸出集線器820。圖形卡850可控制用於顯示影像的顯示裝置(未說明)。圖形卡850可包含用於處理影像資料的內部處理器及內部記憶體裝置。在一些實施例中，輸入/輸出集線器820可與圖形卡850一起包含內部圖形裝置，或在圖形卡850外部替代圖形卡。包含於輸入/輸出集線器820中的圖形裝置可被稱為整合式圖形。此外，包含內部記憶體控制器及內部圖形裝置的輸入/輸出集線器820可被稱為圖形及記憶體控制器集線器(graphics and memory controller hub；GMCH)。
輸入/輸出控制器集線器830可執行資料緩衝及介面仲裁 以有效地操作各種系統介面。輸入/輸出控制器集線器830可經由內部匯流排(諸如，直接媒體介面(direct media interface；DMI)、集線器介面、企業南橋介面(enterprise Southbridge interface；ESI)、PCIe等)耦接至輸入/輸出集線器820。輸入/輸出控制器集線器830可提供與周邊裝置的各種介接。舉例而言，輸入/輸出控制器集線器830可提供通用串列匯流排(universal serial bus；USB)埠、串列進階附接技術(serial advanced technology attachment；SATA)埠、通用輸入/輸出(general purpose input/output；GPIO)、低接腳計數(low pin count；LPC)匯流排、串列周邊介面(serial peripheral interface；SPI)、PCI、PCIe等。
在一些實施例中，處理器810、輸入/輸出集線器820以及輸入/輸出控制器集線器830可實施為單獨晶片組或單獨積體電路。在其他實施例中，處理器810、輸入/輸出集線器820以及輸入/輸出控制器集線器830中的至少兩個可實施為單一晶片組。
前述內容說明例示性實施例且不應被解釋為其限制。儘管已描述了幾個例示性實施例，但熟習此項技術者將易於瞭解，在不實質上脫離本發明概念的新穎教示及優點的情況下，許多修改在例示性實施例中是可能的。因此，所有此等修改意欲包括於如申請專利範圍中所界定的本發明的範疇內。因此，應理解，前述內容說明各種例示性實施例且不應解釋為限於所揭露的特定例示性實施例，且對所揭露例示性實施例以及其他例示性實施例的修改意欲包含在所附申請專利範圍的範疇內。
10‧‧‧記憶體裝置
100‧‧‧記憶體胞元陣列
110、120、130、140‧‧‧資料區域
111~114、121~124‧‧‧記憶體胞元元件
115、125、135、145‧‧‧資料開關
116~119、126~129、136~139、146~149‧‧‧資料胞元電晶體
131~134、141~144‧‧‧記憶體胞元元件
151~154‧‧‧資料電晶體
300‧‧‧參考區域
301~304‧‧‧參考胞元元件
305‧‧‧參考開關
306~309‧‧‧參考胞元電晶體
351‧‧‧參考電晶體
370‧‧‧電阻器電路
500‧‧‧感測放大器
BL0、BL1、BL2、BLn‧‧‧位元線
D_OUT‧‧‧輸出資料
DATA_V‧‧‧資料電壓
IREAD‧‧‧讀取電流
READ‧‧‧讀取信號
REF0BL‧‧‧第二參考位元線
REF0SL‧‧‧第二參考源極線
Rp+α、VREF0+α‧‧‧電壓
SL0、SL1、SL2、SLn‧‧‧源極線
VREF‧‧‧參考電壓
VSS‧‧‧接地電壓/接地電壓線
WL0、WL1、WLn-1、WLn‧‧‧字線
WRITE0、WRITE1‧‧‧寫入信號

Claims (20)

  1. 一種電子裝置，包括：記憶體裝置，包括：記憶體胞元陣列，包括：資料區域，其包含耦接在第一位元線與第一源極線之間的多個資料記憶體胞元，所述資料區域經組態以提供對應於儲存於所述資料記憶體胞元中的每一者中的資料的資料電壓；參考區域，其包含耦接在參考位元線與參考源極線之間的多個參考記憶體胞元，所述參考區域經組態以提供參考電壓；以及電阻器電路，其包含一或多個電阻器且耦接在所述參考源極線與電源線之間；以及感測放大器，其經組態以藉由比較所述資料電壓與所述參考電壓而提供輸出電壓，其中所述電源線為接地電壓或負電壓。
  2. 如申請專利範圍第1項所述的電子裝置，其中所述資料記憶體胞元及所述參考記憶體胞元的每一記憶體胞元包含彼此連接的磁穿隧接面元件及電晶體。
  3. 如申請專利範圍第2項所述的電子裝置，其中所述參考記憶體胞元的每一胞元的狀態為第一狀態，其中包含於所述胞元的所述磁穿隧接面中的第一層的自旋方向等於包含於所述胞元的所述磁穿隧接面中的第二層的自旋方向，或其中所述參考記憶體胞元的每一胞元的狀態為第二狀態，其中包含於所述胞元的所述磁穿隧接面中的第一層的自旋方向不同 於包含於所述胞元的所述磁穿隧接面中的第二層的自旋方向。
  4. 如申請專利範圍第1項所述的電子裝置，其中所述參考電壓基於所述電阻器電路的電阻值可變。
  5. 如申請專利範圍第1項所述的電子裝置，其中所述參考區域包含連接在所述參考源極線與所述電阻器電路之間的參考電晶體，且其中所述資料區域包含連接在所述第一源極線與所述接地電壓之間的資料電晶體。
  6. 如申請專利範圍第5項所述的電子裝置，其中所述參考電晶體及所述資料電晶體經組態以在所述記憶體裝置處於讀取操作中時接通，以及在所述記憶體裝置處於寫入操作中時斷開。
  7. 如申請專利範圍第1項所述的電子裝置，其中所述電阻器電路的電阻值基於一或多個控制信號可改變。
  8. 如申請專利範圍第1項所述的電子裝置，其中所述記憶體胞元陣列為三維記憶體胞元陣列。
  9. 如申請專利範圍第1項所述的電子裝置，更包括：記憶體控制器，其經組態以將位址信號及命令信號提供至所述記憶體裝置。
  10. 一種記憶體裝置，包括：第一記憶體胞元，其耦接在第一位元線與第一源極線之間；第一電晶體，其耦接在所述第一源極線與第一電源線之間；第二記憶體胞元，其耦接在第二位元線與第二源極線之間；第二電晶體，其耦接在所述第二源極線與第二電源線之間；電阻器電路，其包含耦接在所述第二電晶體與所述第二電源 線之間的一或多個電阻器；以及感測放大器，其經組態以感測以及放大所述第一位元線的電壓位準與所述第二位元線的電壓位準之間的電壓差，其中所述第二位元線的所述電壓位準基於所述電阻器電路的電阻值可變。
  11. 如申請專利範圍第10項所述的記憶體裝置，其中所述第一電源線為接地電壓且所述第二電源線為所述接地電壓或負電壓。
  12. 如申請專利範圍第10項所述的記憶體裝置，其中所述第一記憶體胞元包含彼此連接的第一磁穿隧接面元件及第一胞元電晶體，且所述第一胞元電晶體的第一末端連接至所述第一源極線，且其中所述第二記憶體胞元包含彼此連接的第二磁穿隧接面元件及第二胞元電晶體，且所述第二胞元電晶體的第一末端連接至所述第二源極線。
  13. 如申請專利範圍第10項所述的記憶體裝置，其中所述記憶體裝置經組態以將第一狀態或與所述第一狀態相反的第二狀態儲存於所述第一記憶體胞元中，其中所述記憶體裝置經組態以將所述第一狀態儲存於所述第二記憶體胞元中，且其中儲存於所述第一記憶體胞元及所述第二記憶體胞元中的所述第一狀態對應於低電阻值且儲存於所述第二記憶體胞元中的所述第二狀態對應於高電阻值。
  14. 如申請專利範圍第10項所述的記憶體裝置，其中所述 電阻器電路的電阻值基於一或多個控制信號可改變。
  15. 如申請專利範圍第10項所述的記憶體裝置，其中所述記憶體裝置經組態以在所述記憶體裝置處於讀取操作中時接通所述第一電晶體及所述第二電晶體，且其中所述記憶體裝置經組態以在所述記憶體裝置處於寫入操作中時斷開所述第一電晶體及所述第二電晶體。
  16. 一種記憶體裝置，其包括：第一組記憶體胞元，其耦接在第一位元線與第一源極線之間，其中所述第一組記憶體胞元中的每一胞元包含彼此連接的第一磁穿隧接面元件及第一胞元電晶體；第二組記憶體胞元，其耦接在第二位元線與第二源極線之間，其中所述第二組記憶體胞元中的每一胞元包含彼此連接的第二磁穿隧接面元件及第二胞元電晶體；電阻器電路，其包含一或多個電阻器且耦接在所述第二源極線與電源線之間；以及感測放大器，其經組態以基於所述第一位元線的電壓位準及所述第二位元線的電壓位準提供輸出電壓，其中所述第二位元線的所述電壓位準基於所述電阻器電路的所述電阻值可變。
  17. 如申請專利範圍第16項所述的記憶體裝置，其中所述電源線為接地電壓或負電壓。
  18. 如申請專利範圍第17項所述的記憶體裝置，更包括：資料電晶體，其經由所述電阻器電路耦接在所述第一源極線與所述接地電壓之間；以及 參考電晶體，其耦接在所述第二源極線與所述電源線之間，其中所述記憶體裝置經組態以基於控制信號來接通或斷開所述資料電晶體及所述參考電晶體，且其中所述記憶體裝置經組態以在所述記憶體裝置處於讀取操作中時接通所述資料電晶體及所述參考電晶體且在所述記憶體裝置處於寫入操作中時斷開所述資料電晶體及所述參考電晶體。
  19. 如申請專利範圍第16項所述的記憶體裝置，其中所述記憶體裝置經組態以將第一狀態或與所述第一狀態相反的第二狀態儲存於所述第一組記憶體胞元中的每一胞元中，其中所述記憶體裝置經組態以將所述第一狀態儲存於所述第二組記憶體胞元中的每一胞元中，且其中所述第一狀態對應於低電阻值且所述第二狀態對應於高電阻值。
  20. 如申請專利範圍第16項所述的記憶體裝置，其中所述電阻器電路的電阻值基於一或多個控制信號可改變。
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