KR20120091583A

KR20120091583A - 자기 메모리 장치, 이를 위한 기준전압 발생 회로 및 기준전압 생성 방법

Info

Publication number: KR20120091583A
Application number: KR1020110011433A
Authority: KR
Inventors: 오영훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-02-09
Filing date: 2011-02-09
Publication date: 2012-08-20

Abstract

복수의 자기 메모리 셀을 포함하는 메모리 셀 어레이, 한 쌍의 레퍼런스 셀, 한 쌍의 레퍼런스 셀에 각각 접속되는 레퍼런스 비트라인에 흐르는 전류량에 응답하여 결정되는 기준전류에 따라 기준전압을 출력하는 기준전압 발생 회로 및 기준전류 및 선택된 메모리 셀에 흐르는 전류량에 응답하여 프리 센싱 신호를 출력하는 프리앰프, 프리 센싱 신호와 기준전압을 비교하여 셀의 데이터를 판독하는 메인 앰프를 포함하고, 기준전압 발생 회로는 복수의 자기 메모리 셀의 전압 분포에 따라 레퍼런스 비트라인의 전류량을 조절하는 오프셋 제어부를 구비하는 자기 메모리 장치, 이를 위한 기준전압 발생 회로 및 기준전압 생성 방법을 제시한다.

Description

자기 메모리 장치, 이를 위한 기준전압 발생 회로 및 기준전압 생성 방법{Magnetic Random Access Memory Apparatus, Circuit and Method for Generating Reference Voltage Therefor}

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 자기 메모리 장치(Magnetic Random Access Memory Apparatus), 이를 위한 기준전압 발생 회로 및 기준전압 생성 방법에 관한 것이다.

자기 메모리(Magnetic Random Access Memory; MRAM) 장치는 동작 속도가 빠르고 전력 소모량이 낮은 DRAM(Dynamic Random Access Memory)의 장점 및 전원이 오프되어도 저장된 정보를 잃지 않는 비휘발성 메모리의 장점을 고루 지닌 메모리 장치이다.

MRAM은 자성체의 극성 변화에 따른 저항 변화를 디지털 신호로 이용한 것으로, 자성을 이용하기 때문에 안전성이 우수한 장점이 있다.

일반적으로 MRAM은 비트라인, 워드라인 및 워드라인과 평행한 디지트 라인을 구비하며, 비트라인과 디지트 라인에 동시에 전류가 흐를 때 발생하는 자기장의 벡터 합을 이용하여 데이터를 기록한다. 이러한 MRAM은 추가의 디지트 라인이 필요하기 때문에 셀의 크기를 소형화하는 데 한계가 있다. 또한, 하나의 셀을 선택하여 데이터를 기록할 때, 선택되지 않은 셀들이 자기장에 노출될 수 있고, 이로 인해 비선택 셀의 데이터 저장 상태가 반전되는 문제가 발생할 수 있다.

이러한 MRAM의 문제를 해결하기 위해 스핀 전달을 이용한 자기 메모리 장치(Spin Transfer Torque Magnetic Random Access Memory; STT-MRAN)가 개발되었다.

STT-MRAM은 정렬된 스핀 방향을 갖는 고밀도 전류가 강자성체에 입사할 경우, 강자성체의 자화 방향이 전류의 스핀 방향과 일치하지 않으면 전류의 스핀 방향으로 정렬하는 현상 즉, STT(Spin Transfer Torque) 현상을 이용한 것이다. STT-MRAM은 비트라인과 소스라인 사이에 연결되는 하나의 선택 트랜지스터 및 하나의 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자를 포함한다.

도 1은 일반적인 STT-MRAM에 적용되는 자기 터널 접합 소자의 일 예시도이다.

도시한 것과 같이, 자기 터널 접합 소자(1)는 상부전극으로서의 제 1 전극층과 하부전극으로서의 제 2 전극층, 한 쌍의 자성층인 제 1 자성층과 제 2 자성층 및 한 쌍의 자성층 사이에 형성되는 터널링 장벽층을 포함한다.

여기에서, 제 1 자성층은 MTJ에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제 2 자성층은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.

이러한 MTJ는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.

도 2a 및 2b는 MTJ 소자에 대한 데이터 기록 원리를 설명하기 위한 도면이다.

먼저, 도 2a는 MTJ 소자에 논리 로우(0) 레벨의 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 기록하고자 함에 따라, 해당 워드라인이 인에이블되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 비트라인(BL)으로부터 소스라인(SL) 방향 즉, MTJ의 상부전극인 제 1 전극층으로부터 하부전극인 제 2 전극층으로 전류가 흐르게 되면(점선 화살표 방향), 자유 자성층인 제 1 자성층의 방향과 고정 자성층인 제 2 자성층의 자화 방향이 평행(Parallel)하게 되면서, 저저항 상태(RL)가 되며, 이 때의 데이터를 논리 로우(0)로 정의할 수 있다.

한편, 도 2b는 MTJ 소자에 논리 하이(1) 상태의 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 해당 워드라인이 인에이블되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 소스라인(SL)으로부터 비트라인(BL) 방향 즉, 제 2 전극층으로부터 제 1 전극층으로 전류가 흐르게 되면(화살표 방향), 제 1 자성층의 방향과 제 2 자성층의 자화 방향이 서로 반평행(anti-parallel) 상태가 되면서 MTJ가 고저항 상태(RH)를 갖게 되고, 이 때의 데이터를 논리 하이(1)로 정의할 수 있다.

이와 같이, 전류의 양방향 흐름을 이용하여 데이터를 기록하는 일반적인 STT-MRAM 장치의 셀 어레이 구조는 도 3과 같다.

도 3에 도시한 것과 같이, 소스라인(SL0, SL1) 및 비트라인(BL0, BL1)은 서로 평행하게 배열되고, 워드라인(WL0, WL1)은 소스라인/비트라인과 수직으로 배열될 수 있다.

비트라인과 소스라인 간에는 MTJ 및 선택 트랜지스터가 직렬 접속되어, 비트라인으로부터 소스라인, 또는 소스라인으로부터 비트라인으로 전류를 흘려 데이터를 기록하게 된다.

일반적으로, STT-MRAM에서는 메모리 셀에 저장된 데이터를 판독하기 위해 레퍼런스 셀을 이용한다. 즉, 판독 대상 메모리 셀에 흐르는 전류량과 레퍼런스 셀에 흐르는 전류량의 차이를 이용하여 메모리 셀에 저장된 데이터가 논리 로우 상태인지 논리 하이 상태인지 판별하는 것이다.

따라서, 레퍼런스 셀에는 데이터 판독의 기준이 될 수 있는 정확한 데이터가 기록되어 있어야 한다. 또한, 메모리 셀에 저장된 데이터가 논리 로우인지, 또는 논리 하이인지 판별하기 위해서는 레퍼런스 셀에도 각각 논리 로우 상태 및 논리 하이 상태를 기록해 두어야 한다.

도 4는 일반적인 자기 메모리 장치의 센스앰프 및 기준전압 발생 회로의 구성도이다.

도 4에 도시한 것과 같이, 센스앰프(20)는 프리앰프(22) 및 메인 앰프(24)를 포함한다.

프리앰프(22)는 메모리 셀의 비트라인(BL)과 접속되어 바이어스 전압(PBAIS)를 공급받는다. 아울러, 클램프 전압(VCLAMP) 및 리드 인에이블 신호(RDEN)에 응답하여 메모리 셀의 비트라인(BL)에 인가된 전류를 프리 센싱 신호(VPREOUT)로 출력한다.

한편, 기준전압 발생 회로(30)는 한 쌍의 레퍼런스 셀에 흐르는 전류량에 따라 기준전압(VREF)을 생성한다. 즉, 한 쌍의 레퍼런스 셀에는 각각 저저항 상태(RL) 및 고저항 상태(RH)의 데이터가 기록되어 있으며, 각 레퍼런스 셀의 레퍼런스 비트라인(RBL0, RBL1)에 흐르는 전류량의 합의 절반에 해당하는 전류량에 따라 기준전압(VREF)이 결정된다. 이를 위해, 기준전압 발생 회로(30)는 리드 인에이블 신호(RDEN)에 응답하여 한 쌍의 레퍼런스 셀에 흐르는 전류를 각각 공급받아 레퍼런스 셀의 전류를 이분하여 기준전류(I_REF)를 생성하고, 이러한 기준전류(I_REF)가 흐를 수 있도록 바이어스 전압(PBAIS)이 생성된다. 아울러, 기준전류(IREF)에 대응하는 기준전압(VREF)이 출력된다.

메인 앰프(24)는 센스앰프 인에이블 신호(SAEN)에 의해 구동되며, 프리앰프(22)에서 출력되는 프리 센싱 신호(VPREOUT)와 기준전압 발생 회로(30)에서 출력되는 기준전압(VREF)을 입력받아 센싱 신호(SAOUT)을 출력한다. 프리 센싱 신호(VPREOUT)가 기준전압(VREF)보다 클 경우 논리 하이 값이 센싱 신호(SAOUT)로 출력되고, 프리 센싱 신호(VPREOUT)가 기준전압(BREF)보다 작을 경우에는 논리 로우 값이 센싱 신호(SAOUT)로 출력된다.

도 5는 일반적인 자기 메모리 장치의 센스앰프 및 기준전압 발생 회로의 회로도이다.

도 5를 참조하면, 기준전압 발생부(30)의 제 1 스위칭 소자(P2)는 다이오드 접속되어 있으며, 제 3 스위칭 소자(N2) 및 제 4 스위칭 소자(N3)는 각각의 게이트단에 클램프 전압(VCLAMP)가 인가되고 소스단은 공유(VCOM)되어 있다. 클램프 전압(VCLAMP)으로 소스 전압을 클램핑하는 이유는 리드 동작이 수행되는 동안 리드 전류에 의해 레퍼런스 셀이 스위칭되는 것을 방지하기 위함이다.

제 5 스위칭 소자(N5) 및 제 6 스위칭 소자(N6)는 리드 인에이블 신호(RDEN)에 의해 구동되며, 한 쌍의 레퍼런스 셀(40)의 레퍼런스 비트라인(RBL0, RBL1)에 접속되어 레퍼런스 비트라인에 흐르는 전류를 공급받는다.

제 3 및 제 4 스위칭 소자(N2, N3)의 소스단이 공유되어 있으므로, 저저항 상태(RL)의 레퍼런스 셀 및 고저항 상태(RH)의 레퍼런스 셀에 흐르는 전류량의 반만큼씩 제 3 및 제 4 스위칭 소자(N2, N3)에 흐르게 된다.

예를 들어, 제 3 스위칭 소자(N2)에 흐르는 전류가 I_REF라 하면, I_REF는 (I_RL + I_RH)/2가 되고, 전류원으로 동작하는 제 1 스위칭 소자(P2)에도 I_REF가 흐르도록 바이어스 전압(PBAIS)가 결정된다. 이러한 바이어스 전압(PBAIS)는 제 2 스위칭 소자(P3)의 구동 전압이 되며, 결국 제 2 스위칭 소자(P3)에도 I_REF가 흘러, 기준전압(VREF)이 출력된다.

결국, 기준전압(VREF)의 레벨은 클램프 신호(VCLAMP)의 전압값에 의해 결정되며, 제 1 및 2 스위칭 소자(P2, P3)에 전류가 흐름으로써 생성되는 바이어스 신호(PBIAS)는 프리앰프(22)로도 제공되어 프리앰프(22)의 제 1 스위칭 소자(P1)에도 기준전류(I_REF)가 흐를 수 있도록 전류 미러링이 이루어진다.

프리앰프(22)의 제 1 스위칭 소자(P1)는 바이어스 전압(PBIAS)에 의해 구동되어 프리앰프(22)의 전류원으로 동작한다.

제 2 스위칭 소자(N1)는 클램프 전압(VCLAMP)에 의해 구동되어, 리드 동작이 이루어지는 동안 비트라인에 일정 레벨 이상의 전압이 공급되지 않도록 하여 메모리 셀(10)이 스위칭되지 않도록 한다.

제 3 스위칭 소자(N4)는 리드 인에이블 신호(RDEN)에 의해 구동되어 메모리셀(10)의 비트라인(BL)에 인가된 전류가 프리 센싱 신호(VPREOUT)로서 출력될 수 있도록 한다.

메인앰프(24)는 제 1 스위칭 소자(P1)의 출력 신호 즉, 프리 센싱 신호(VPREOUT)와 기준전압 발생 회로(30)의 출력 신호(VREF)를 입력받아 비교하여 센싱 신호(SAOUT)을 출력한다.

이러한 자기 메모리 장치에서, 저저항 상태(RL)를 갖는 셀의 전압 분포와 고저항 상태(RH)를 갖는 셀의 전압 분포는 일정 간격 이격되어야 센싱 마진을 확보할 수 있으며, 이러한 이격 간격을 센싱 윈도우(Sensing window)라 한다.

도 6은 프리앰프의 출력 레벨에 따른 센싱 마진 변동을 설명하기 위한 도면이다.

도 6의 (a)는 저저항 상태(RL)의 셀 분포와 고저항 상태(RH)의 셀 분포가 기준전압(VREF)을 중심으로 충분히 이격된 상태를 나타낸다.

하지만, 공정 상의 오류 등으로 인해 셀 분포가 고르지 못하면, 기준전압(VREF)이 센싱 윈도우의 정 중앙에 위치하지 않게 되고, 이에 따라 센싱 마진이 열화될 수 있다.

도 6의 (b)는 셀의 분포가 전체적으로 상향 이동한 경우를 나타내고, (c)는 셀의 분포가 전체적으로 하향 이동한 경우를 나타낸다.

(b)의 경우 저저항 상태(RL)의 셀 데이터를 판독하기 위한 센싱 마진이 부족하므로 프리 센싱 신호(VPREOUT)의 분포를 전체적으로 하향 이동시킬 필요가 있다. (c)의 경우 고저항 상태(RH)의 셀에 대한 센싱 마진이 부족하므로 프리 센싱 신호(VPREOUT)를 상향 이동시킬 필요가 있다.

이와 같이, 셀 분포가 치우쳐 있는 경우 센싱 마진이 부족하게 되며, 이는 자기 메모리 장치의 동작 신뢰성을 열화시키는 요인으로 작용한다.

본 발명은 센싱 마진을 충분히 확보할 수 있는 자기 메모리 장치, 이를 위한 기준전압 발생 회로 및 기준전압 생성 방법을 제공하는 데 그 기술적 과제가 있다.

본 발명의 다른 기술적 과제는 메모리 셀의 프리 센싱 결과에 따라 셀의 분포 위치를 변경시킬 수 있는 자기 메모리 장치, 이를 위한 기준전압 발생 회로 및 기준전압 생성 방법을 제공하는 데 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 자기 메모리 장치는 복수의 자기 메모리 셀을 포함하는 메모리 셀 어레이; 한 쌍의 레퍼런스 셀; 상기 한 쌍의 레퍼런스 셀에 각각 접속되는 레퍼런스 비트라인에 흐르는 전류량에 응답하여 결정되는 기준전류에 따라 기준전압을 출력하는 기준전압 발생 회로; 및 상기 기준전류 및 선택된 메모리 셀에 흐르는 전류량에 응답하여 프리 센싱 신호를 출력하는 프리앰프; 상기 프리 센싱 신호와 상기 기준전압을 비교하여 셀의 데이터를 판독하는 메인 앰프;를 포함하고, 상기 기준전압 발생 회로는 상기 복수의 자기 메모리 셀의 전압 분포에 따라 상기 레퍼런스 비트라인의 전류량을 조절하는 오프셋 제어부를 구비한다.

한편, 본 발명의 일 실시예에 의한 기준전압 발생 회로는 각각 자기 메모리 셀로 구성되는 한 쌍의 레퍼런스 셀과 접속되어, 상기 한 쌍의 레퍼런스 셀의 각 레퍼런스 비트라인에 인가되는 전류량에 따른 기준전류에 따라 기준전압을 생성하는 기준전압 발생 회로로서, 테스트 모드에 의해 기 결정된 디지털 코드에 따라 상기 레퍼런스 비트라인에 인가되는 전류량을 제어하는 오프셋 제어부를 포함한다.

아울러, 본 발명의 일 실시예에 의한 기준전압 생성 방법은 자기 메모리 장치의 기준전압 생성 방법으로서, 테스트 모드를 통해 자기 메모리 셀 어레이의 전압 분포를 확인하는 단계; 상기 전압 분포에 따라 디지털 코드를 설정하는 단계; 및 상기 디지털 코드에 따라 기준전류를 상승 또는 하강시키는 단계;를 포함한다.

본 발명에서는 저저항 상태 및 고저항 상태의 셀 분포가 기대한 분포를 벗어나 형성된 경우, 기준전류를 변화시켜 셀의 분포를 전체적으로 이동시킨다.

메모리 셀의 데이터를 리드할 때에는 기준전압 발생부에서 생성되는 기준전류가 이용되므로, 이 기준전류를 조절함에 의해 프리앰프의 출력값을 변화시키는 것이다.

이를 통해 센싱 윈도우의 정 중앙에 기준전압이 위치하도록 제어할 수 있어 충분한 센싱 마진을 확보할 수 있고, 결과적으로 자기 메모리 장치의 수율 및 동작 신뢰성을 향상시킬 수 있다.

도 1은 일반적인 STT-MRAM에 적용되는 자기 터널 접합 소자의 일 예시도,
도 2a 및 2b는 MTJ 소자에 대한 데이터 기록 원리를 설명하기 위한 도면,
도 3은 일반적인 STT-MRAM 장치의 셀 어레이 구조도,
도 4는 일반적인 자기 메모리 장치의 센스앰프 및 기준전압 발생 회로의 구성도,
도 5는 일반적인 자기 메모리 장치의 센스앰프 및 기준전압 발생 회로의 회로도,
도 6은 프리앰프의 출력 레벨에 따른 센싱 마진 변동을 설명하기 위한 도면,
도 7은 본 발명의 일 실시예에 의한 기준전압 발생 회로의 구성도,
도 8은 도 7에 도시한 오프셋 제어부의 일 예시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.

도 7은 본 발명의 일 실시예에 의한 기준전압 발생 회로의 구성도이다.

도 7에 도시한 것과 같이, 본 발명의 일 실시예에 의한 기준전압 발생 회로(100)는 한 쌍의 레퍼런스 셀에 흐르는 전류량에 따라 기준전압(VREF)을 생성한다. 특히, 메모리 셀이 갖는 전압 분포에 따라 레퍼런스 셀 중 적어도 어느 하나에 흐르는 전류량을 조절하여 기준전류를 높이거나 낮춘다.

만약, 메모리 셀의 전압 분포가 전체적으로 상향 이동되어 있는 경우에는 프리 센싱 신호의 분포를 하향 이동시킬 필요가 있으며, 이 경우에는 기준전류를 낮추어 바이어스 전압을 상승시킨다. 프리앰프에도 동일하게 낮추어진 기준전류 및 상승된 바이어스 전압이 공급되고 결과적으로, 프리 센싱 신호는 낮아지게 된다.

본 발명에서 프리앰프는 다양한 형태로 구성할 수 있으며, 예를 들어 도 5에 도시한 형태로 구성할 수 있으므로 구체적인 설명은 생략하기로 한다.

한편, 메모리 셀의 전압 분포가 전체적으로 하향 이동되어 있는 경우에는 기준전류를 높여 바이어스 전압을 하강시킨다. 이는 프리 센싱 신호를 높이는 결과가 되어 셀의 전압 분포가 전체적으로 상향 이동하게 된다.

보다 구체적으로, 기준전압 발생 회로(100)는 기준전류에 따라 바이어스 전압(PBAIS)을 생성하는 전류원(110), 리드 인에이블 신호(RDEN)에 의해 구동되며 한 쌍의 레퍼런스 셀과 접속되어 각 레퍼런스 셀에 흐르는 전류를 공급받는 스위칭부(120), 클램프 전압(VCLAMP)에 의해 구동되며 스위칭부(120)를 통해 흐르는 전류를 이분하는 전류 분배부(130), 전류원(110)에서 공급되는 바이어스 전압에 의해 구동되어 기준전압(VREF)을 출력하는 출력부(140)를 포함한다. 아울러, 스위칭부(120)와 제 2 레퍼런스 비트라인 간에 접속되는 오프셋 제어부(150)를 포함하여, 제 2 레퍼런스 비트라인에 흐르는 전류량을 조절한다.

전류원(110)은 전원전압 공급 단자(VDD)에 소스 단자가 접속되고, 게이트 단자와 드레인 단자가 다이오드 접속되어 바이어스 전압(PBAIS)을 생성하는 제 1 스위칭 소자(P12)를 포함한다.

스위칭부(120)는 리드 인에이블 신호(RDEN)에 응답하여 구동되고 제 1 레퍼런스 비트라인(RBL0)에 소스 단자가 접속되는 제 5 스위칭 소자(N15) 및 제 2 레퍼런스 비트라인(RBL1)에 소스 단자가 접속되는 제 6 스위칭 소자(N16)를 포함한다.

전류 분배부(130)는 제 5 스위칭 소자(N15)의 드레인 단자와 제 1 스위칭 소자(P12)의 드레인 단자 간에 접속되는 제 3 스위칭 소자(N12) 및 제 6 스위칭 소자(N16)의 드레인 단자와 출력부(140)를 구성하는 제 2 스위칭 소자(P13)의 드레인 단자 간에 접속되는 제 4 스위칭 소자(N13)를 포함한다. 제 3 및 제 4 스위칭 소자(N12, N13)는 각각 클램프 전압(VCLAMP)에 의해 구동되고, 소스 단은 공유(VCOM)되어 있다.

셀의 전압 분포에 따라 기준전류를 높이거나 낮추기 위해, 먼저 테스트 모드에서 자기 메모리 장치를 구성하는 전체 셀의 1/2은 고저항 상태(RL)로 프로그램하고, 나머지 1/2은 저저항 상태(RL)로 프로그램한다.

이후, 프리앰프를 통해 메모리 셀에 기록된 데이터를 리드하여 셀의 분포와 기준전압과의 이격도를 확인한다. 즉, 기준전압이 센싱 윈도우의 정 중앙에 위치하는지 확인하는 것이다.

만약, 원하는 분포로 셀이 프로그램된 것으로 확인되면, 오프셋 제어부(150)에 의해 별도의 저항 성분을 만들 필요가 없으며, 제 1 레퍼런스 셀 및 제 2 레퍼런스 셀을 각각 저저항 상태(RL) 및 고저항 상태(RH)로 프로그램한다.

셀 분포를 확인한 결과 기준전압이 센싱 윈도우의 어느 한 측으로 치우쳐져 있는 경우에는 기준전류를 높이거나 낮추어 프리앰프의 출력 전압을 높이거나 낮출 필요가 있다.

예를 들어, 기준전압이 센싱 윈도우의 좌측으로 치우쳐져 있는 경우 즉, 셀의 전압 분포가 전체적으로 상향 이동되어 있는 경우에는 기준전류를 낮추어 프리앰프의 출력 전압을 낮춘다. 반대로, 기준전압이 센싱 위도우의 우측으로 치우쳐져 있는 경우에는 셀의 전압 분포가 전체적으로 하향 이동되어 있는 경우이므로, 기준전류를 높여 프리앰프의 출력 전압을 높인다.

이를 위해 오프셋 제어부(150)는 한 쌍의 레퍼런스 셀의 적어도 하나, 바람직하게는 고저항 상태가 프로그램되는 레퍼런스 셀의 레퍼런스 비트라인과 스위칭부(120)의 제 6 스위칭 소자(N16)의 소스 단자 간에 접속될 수 있으며, 테스트 모드를 통해 설정된 디지털 코드에 의해 저항값이 가변되는 저항 회로로 구성할 수 있다.

프리앰프의 출력 전압을 낮추고자 하는 경우, 셀의 전압 분포에 따라 기 설정된 디지털 코드를 오프셋 제어부(150)에 제공하여 오프셋 제어부(150)의 저항값을 결정하면, 제 2 레퍼런스 비트라인의 저항은 제 2 레퍼런스 셀의 저항(RH)에 오프셋 제어부(150)의 저항값(ΔR1)을 더한 값이 되어 제 2 레퍼런스 비트라인에 흐르는 전류량은 작아지게 된다. 결국, 제 3 및 제 4 스위칭 소자(N12, N13)에 흐르는 기준전류(I_REF)도 작아져 제 1 스위칭 소자(P2)가 생성하는 바이어스 전압(PBAIS)은 상승하게 된다.

이러한 바이어스 전압(PBAIS) 및 기준전류(I_REF)는 프리앰프로도 공급되며, 프리앰프의 출력 신호인 프리 센싱 신호(VPREOUT)가 낮아져 셀의 전압 분포가 전체적으로 하향 이동하는 결과를 얻을 수 있다.

한편, 테스트 결과 프리앰프의 출력 전압을 높일 필요가 있는 경우에는 기준전류를 높일 필요가 있으며, 이를 위해 제 1 및 제 2 레퍼런스 셀을 모두 저저항 상태(RL)로 프로그램한다. 그리고, 셀의 전압 분포에 따라 기 설정된 디지털 코드를 오프셋 제어부(150)에 공급하여 오프셋 제어부(150)의 저항값을 결정하면, 제 2 레퍼런스 비트라인의 저항값은 제 2 레퍼런스 셀의 저항(RL)에 오프셋 제어부(150)의 저항값(ΔR2)을 더한 값이 된다. 이때, RL+ΔR2는 레퍼런스 셀의 고저항값(RH)보다 작도록 오프셋 제어부(150)를 제어하는 것이 바람직하다.

이에 따라, 제 6 스위칭 소자(N16)에 흐르는 전류량은 증가하고, 제 3 및 제 4 스위칭 소자(N12, N13)에도 많은 양의 기준전류(I_REF)가 흐르게 되어 바이어스 전압(PBAIS)은 강하한다. 결국, 프리앰프의 출력 전압이 상승하여 셀의 전압 분포가 전체적으로 상향 이동하게 된다.

도 8은 도 7에 도시한 오프셋 제어부의 일 예시도이다.

도 8을 참조하면, 오프셋 제어부(150)는 스위칭부(120)와 제 2 레퍼런스 비트라인 간에 직렬 접속되는 적어도 하나의 저항 소자(R0~Rn) 및 각 저항 소자 간에 접속되어 각각의 테스트 모드 신호(TM<0>~TM<n>)에 의해 구동되는 스위칭 소자(T0~Tn)를 포함한다.

테스트 모드 신호(TM<0>~TM<n>)는 전술한 바와 같이, 테스트 모드에서 메모리 셀의 1/2에는 저저항 상태를, 나머지 1/2에는 고저항 상태를 프로그램하고 프리 센싱 신호를 확인함으로써 결정되는 디지털 코드이다.

테스트 모드 신호(TM<0>~TM<n>)에 의해 오프셋 제어부(150)의 저항값이 결정되며, 이에 따라 결정된 저항값이 제 2 레퍼런스 셀의 저항값에 합해져 기준전류를 높이거나 낮추게 된다.

통상적인 방법으로 제 1 레퍼런스 셀은 저저항 상태로, 제 2 레퍼런스 셀은 고저항 상태로 프로그램하여 프리 센싱 신호를 확인한 결과, 셀의 전압 분포가 전체적으로 상향 이동되어 있는 경우에는, 고저항 상태로 프로그램되어 있는 제 2 레퍼런스 셀의 저항에 더하여 오프셋 제어부(150)에 의한 저항값을 부가하여 기준전류를 낮춘다.

또한, 셀의 전압 분포가 전체적으로 하향 이동되어 있는 경우에는, 고저항 상태로 프로그램되어 있는 제 2 레퍼런스 셀을 저저항 상태로 프로그램하고, 제 2 레퍼런스 셀의 저항값에 오프셋 제어부의 저항값이 합해진 저항값이, 통상의 고저항 상태 자기 메모리 셀의 저항값보다 작도록 오프셋 제어부의 저항값을 결정한다. 즉, 제 2 레퍼런스 비트라인의 저항값을 원래보다 낮게 설정하여 기준전류를 높이고, 이에 따라 프리 센싱 신호의 전위 레벨을 높일 수 있게 된다.

이에 따라 센싱 윈도우의 중앙에 기준전압이 위치하도록 보정할 수 있어 센싱 마진을 확보할 수 있다. 그리고 이와 같은 보정을 통해 자기 메모리 장치의 수율을 대폭 향상시킬 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100 : 기준전압 발생부
110 : 전류원
120 : 스위칭부
130 : 전류 분배부
140 : 출력부
150 : 오프셋 제어부

Claims

복수의 자기 메모리 셀을 포함하는 메모리 셀 어레이;
한 쌍의 레퍼런스 셀;
상기 한 쌍의 레퍼런스 셀에 각각 접속되는 레퍼런스 비트라인에 흐르는 전류량에 응답하여 결정되는 기준전류에 따라 기준전압을 출력하는 기준전압 발생 회로; 및
상기 기준전류 및 선택된 메모리 셀에 흐르는 전류량에 응답하여 프리 센싱 신호를 출력하는 프리앰프;
상기 프리 센싱 신호와 상기 기준전압을 비교하여 셀의 데이터를 판독하는 메인 앰프;를 포함하고,
상기 기준전압 발생 회로는 상기 복수의 자기 메모리 셀의 전압 분포에 따라 상기 레퍼런스 비트라인의 전류량을 조절하는 오프셋 제어부를 구비하는 자기 메모리 장치.
제 1 항에 있어서,
상기 자기 메모리 장치는, 테스트 모드 신호에 응답하여, 상기 복수의 자기 메모리 셀의 절반은 저저항 상태로, 나머지 절반은 고저항 상태로 프로그램하고, 상기 프리앰프는 상기 테스트 모드 신호에 응답하여 상기 복수의 자기 메모리 셀로부터 프리 센싱 신호를 출력하며,
상기 오프셋 제어부는, 상기 복수의 자기 메모리 셀의 전압 분포에 따라 기 설정되는 디지털 코드에 의한 저항값을 갖는 자기 메모리 장치.
제 2 항에 있어서,
상기 한 쌍의 레퍼런스 셀은 각각 자기 메모리 셀로 구성되어 각각 저저항 상태 및 고저항 상태로 프로그램되고, 상기 오프셋 제어부는 상기 고저항 상태로 프로그램된 레퍼런스 셀에 접속되며,
상기 오프셋 제어부는, 상기 복수의 자기 메모리 셀의 전압 분포가 상기 기준전압 측으로 상향 이동되어 있는 경우 상기 기 설정된 디지털 코드에 따라 저항 회로로 동작하는 자기 메모리 장치.
제 2 항에 있어서,
상기 한 쌍의 레퍼런스 셀은 각각 자기 메모리 셀로 구성되어 각각 저저항 상태 및 고저항 상태로 프로그램되고, 상기 오프셋 제어부는 상기 고저항 상태로 프로그램된 레퍼런스 셀에 접속되며, 상기 복수의 자기 메모리 셀의 전압 분포가 상기 기준전압 측으로 하향 이동되어 있는 경우,
상기 한 쌍의 레퍼런스 셀은, 각각 저저항 상태로 프로그램되고,
상기 오프셋 제어부는, 상기 기 설정된 디지털 코드에 따라 저항 회로로 동작하는 자기 메모리 장치.
제 4 항에 있어서,
저저항 상태로 프로그램된 상기 레퍼런스 셀의 저항값과, 상기 디지털 코드에 따른 상기 오프셋 제어부의 저항값의 합은, 고저항 상태로 프로그램된 레퍼런스 셀의 저항값보다 작도록 설정되는 자기 메모리 장치.
제 2 항에 있어서,
상기 오프셋 제어부는, 적어도 하나의 레퍼런스 비트라인에 직렬 접속되는 적어도 하나의 저항 소자; 및
상기 저항 소자 간에 접속되어 상기 기 설정된 디지털 코드에 의해 구동되는 스위칭 소자를 포함하는 자기 메모리 장치.
각각 자기 메모리 셀로 구성되는 한 쌍의 레퍼런스 셀과 접속되어, 상기 한 쌍의 레퍼런스 셀의 각 레퍼런스 비트라인에 인가되는 전류량에 따른 기준전류에 따라 기준전압을 생성하는 기준전압 발생 회로로서,
테스트 모드에 의해 기 결정된 디지털 코드에 따라 상기 레퍼런스 비트라인에 인가되는 전류량을 제어하는 오프셋 제어부를 포함하는 기준전압 발생 회로.
제 7 항에 있어서,
상기 오프셋 제어부는, 상기 기 결정된 디지털 코드에 따라 저항값이 가변되는 저항 회로인 기준전압 발생 회로.
제 7 항에 있어서,
상기 한 쌍의 레퍼런스 셀은 각각 저저항 상태 및 고저항 상태로 프로그램되고,
상기 오프셋 제어부는 상기 고저항 상태로 프로그램된 레퍼런스 셀의 레퍼런스 비트라인에 접속되는 기준전압 발생 회로.
제 9 항에 있어서,
상기 테스트 모드에 따라, 상기 기준전류를 낮추고자 하는 경우 상기 오프셋 제어부는 상기 기 설정된 디지털 코드에 따라 구동되어 상기 레퍼런스 비트라인의 저항을 상승시키는 기준전압 발생 회로.
제 9 항에 있어서,
상기 테스트 모드에 따라, 상기 기준전류를 높이고자 하는 경우 상기 한 쌍의 레퍼런스 셀은 각각 저저항 상태로 프로그램되고, 상기 오프셋 제어부는 상기 기 설정된 디지털 코드에 따라 구동되어 레퍼런스 비트라인의 저항을 강하시키는 기준전압 발생 회로.
제 11 항에 있어서,
상기 저저항 상태로 프로그램된 상기 레퍼런스 셀의 저항값과, 상기 기 설정된 디지털 코드에 따른 상기 오프셋 제어부의 저항값의 합은, 고저항 상태로 프로그램된 레퍼런스 셀의 저항값보다 작도록 설정되는 기준전압 발생 회로.
자기 메모리 장치의 기준전압 생성 방법으로서,
테스트 모드를 통해 자기 메모리 셀 어레이의 전압 분포를 확인하는 단계;
상기 전압 분포에 따라 디지털 코드를 설정하는 단계; 및
상기 디지털 코드에 따라 기준전류를 상승 또는 하강시키는 단계;
를 포함하는 자기 메모리 장치의 기준전압 생성 방법.
제 13 항에 있어서,
상기 전압 분포가 기준전압 측으로 하향 이동한 경우 상기 기준전류를 상승시키는 자기 메모리 장치의 기준전압 생성 방법.
제 13 항에 있어서,
상기 전압 분포가 기준전압 측으로 상향 이동한 경우 상기 기준전류를 하강시키는 자기 메모리 장치의 기준전압 생성 방법.