KR101385637B1 - 반도체 메모리 장치, 프로그램 방법 및 시스템 - Google Patents

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KR101385637B1 KR1020120122369A KR20120122369A KR101385637B1 KR 101385637 B1 KR101385637 B1 KR 101385637B1 KR 1020120122369 A KR1020120122369 A KR 1020120122369A KR 20120122369 A KR20120122369 A KR 20120122369A KR 101385637 B1 KR101385637 B1 KR 101385637B1
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본 발명은 반도체 메모리 장치, 프로그램 방법 및 시스템을 개시하고 있다. 반도체 메모리 장치는 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값에 기초하여 상기 복수의 메모리 셀에 대한 ISPP 모드(Incremental Step Pulse Programming)시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함한다. 따라서, 가장 나쁜 셀(worst cell)의 경우도 ISPP의 인크리멘탈(incremental) 단계를 최소화할 수 있으므로 쓰기 시간을 줄일 수 있으며 또한 불필요한 전류 소모를 줄일 수 있다.

Description

반도체 메모리 장치, 프로그램 방법 및 시스템{SEMICONDUCTOR MEMORY APPARATUS, PROGRAM METHOD AND SYSTEM}
본 발명의 반도체 메모리 장치, 프로그램 방법 및 시스템에 관한 것으로, 보다 상세하게는 ReRAM 메모리의 쓰기 산포 제어를 기반으로 하는 반도체 메모리 장치, 프로그램 방법 및 시스템에 관한 것이다.
최근 디바이스가 급격히 작아지면서 플래쉬 메모리를 포함해서, 전하를 기반으로 하는 비휘발성 메모리가 저장되는 전하의 개수 제약으로 인해 어려움을 겪고 있다. 이러한 시점에서 저항성 메모리(ReRAM : Resistive Random Access Memory)는 미세화에 따른 어려움을 극복하기 위한 잠재적인 대체 메모리로서 각광받고 있다. ReRAM의 경우 Cell에 가해지는 전압 혹은 전류에 의해서 cell의 저항이 가변되는 특성을 가지는 비휘발성 메모리로서 데이터를 센싱하기 위한 마진이 크고 다른 비휘발성 메모리에 비해 비교적 빠른 스피드와 적은 전력 소모를 가지는 장점이 있다. 그러나, 저항성 메모리에서의 쓰기 동작도 플래쉬 메모리에서와 같이 랜덤한 변화에 의해 통계적 산포를 가지기 때문에 셀마다 저항이 스위칭되는 전압이 다르게 되어 동일한 쓰기 전압을 전체 셀에 적용하게 되면 쓰기 산포가 커져 데이터를 센싱하는데 어려움을 겪게 된다.
저항 변화 메모리에서 쓰기 산포를 제어하기 위한 연구들이 활발하게 진행되고 있다.
도 1a는 종래의 대한민국 공개 특허 KR 10-2010-0013125에 개시된 저항성 메모리에서의 쓰기 산포 제어를 위한 회로 구성을 나타낸 회로도이고, 도 1b는 상기 회로를 이용한 쓰기 방법의 예시적인 모습을 나타낸 그래프이다.
도 1a 및 1b를 참조하면, 점선 원으로 나타낸 부분이 읽기검출 회로로 기준 전압 (혹은 전류)을 셀에서 읽어들인 전류에 상응하는 전압(혹은 전류)과 비교하여 셀의 전압이 기준 전압에 도달할 때까지, 도 1b에서와 같이 리셋(RESET) 전압 인가 시간을 증가시키고 다시 확인함으로써 셀 저항 산포를 제어하고 있다. 또한 상기 대한민국 공개 특허 KR 10-2010-0013125 특허에서는 전압 인가 시간뿐만 아니라 전압 크기를 함께 가변할 수 있도록 회로를 구성하고 있다. 하지만 상기 대한민국 공개 특허 KR 10-2010-0013125 특허의 경우, 셀 전체의 저항 산포를 고려했을 때, 가장 나쁜 셀(worst cell)의 경우에 전압 인가 시간(혹은 인가 전압 크기)을 가변해주는 스텝(step) 수가 허용 최대수만큼 증가할 수 있고, 따라서 쓰기 속도 및 각 스텝(step)에서 소모하게 되는 불필요한 전류가 발생하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 기반으로 메모리 셀에 대한 쓰기 동작시 ISPP 모드에서 초기 전압의 크기 및 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 반도체 메모리 장치, 프로그램 방법 및 시스템을 제공하는 것이다.
상기한 목적을 달성하기 위한 반도체 메모리 장치는 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값에 기초하여 상기 복수의 메모리 셀에 대한 ISPP(Incremental Step Pulse Programming) 모드시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함할 수 있다.
상기 제어 블록은 검증 독출(verify read) 동작 시, 상기 복수의 저항성 메모리 셀의 저항값에 상응하는 전압을 감지하여 감지 전압을 출력하기 위한 독출 회로; 및 데이터 입력을 위한 쓰기 동작 시, 상기 감지 전압과 쓰기 동작과 관련된 전압 인가 신호에 응답하여 프로그램 데이터를 상기 저항성 메모리 셀에 쓰는 기입 회로를 포함할 수 있다.
상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성될 수 있다.
상기 반도체 메모리 장치는 상기 디지털 코드값을 생성하는 ADC(Anolog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함할 수 있다.
상기 제어 블록은 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 하나의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(1)을 포함함 - 을 적어도 두 개의 레벨로 분류할 수 있다.
상기 제어 블록은 상기 디지털 코드값의 최상위 비트 값을 스테이트 값으로 독출하고, 상기 디지털 코드값의 상기 최상위 비트를 제외한 나머지 비트 값을 기반으로 레벨 분류를 수행하여 분류된 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑할 수 있다.
상기 제어 블록은 상기 디지털 코드값이 4비트의 길이 값을 가질 경우, 상기 디지털 코드값의 하위 3비트를 기반으로 상기 저항성 메모리 셀의 하나의 스테이트 값을 3개의 레벨 - 3개의 레벨은 제 1 내지 제 3 레벨을 포함함 - 로 분류하고 제 1 내지 제 3 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑할 수 있다.
상기 제어 블록은 제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고, 제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어하며, 제 3 레벨의 저항성 메모리 셀은 초기 인가 전압의 크기 또는 초기 전압 인가 시간을 상기 제 1 및 제 2 저항성 메모리 셀 대비 가장 크거나 가장 길게 인가하면서 ISPP 모드를 수행하도록 제어할 수 있다.
상기 반도체 메모리 장치는 상기 복수의 저항성 메모리 셀에 서로 다른 초기 전압을 인가하기 위해, 복수의 스위치를 포함하는 DC 제너레이터(DC Generator)를 더 포함할 수 있다.
상기 DC 제너레이터는 상기 복수의 저항성 메모리 셀에 대한 초기 인가 전압 또는 초기 전압 인가 시간과 관련된 제어 신호를 기반으로 상기 복수의 스위치의 개폐를 제어함으로써 상기 복수의 저항성 메모리 셀에 전압을 인가할 수 있다.
하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에, 상기 제어 블록은 상기 하나의 워드 라인에 연결된 복수의 메모리 셀에 대한 ISPP 모드시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어할 수 있다.
상기한 목적을 달성하기 위한 반도체 메모리 셀의 프로그램 방법은 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 생성하는 단계; 및 상기 생성된 디지털 코드값을 기반으로 상기 복수의 메모리 셀에 대한 ISPP 모드시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 단계를 포함할 수 있다.
상기 디지털 코드값을 획득하는 단계는 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 소정 비트 수의 상기 디지털 코드값을 생성하는 단계를 포함할 수 있다.
상기 제어 단계는 상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 하나의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 를 적어도 두 개의 레벨로 분류하는 단계를 포함할 수 있다.
상기 제어 단계는 상기 디지털 코드값의 최상위 비트 값을 스테이트 값으로 독출하고, 상기 디지털 코드값의 상기 최상위 비트를 제외한 나머지 비트 값을 기반으로 상기 저항성 메모리 셀의 하나의 스테이트 값을 적어도 두 개의 레벨로 분류하는 단계를 포함할 수 있다.
상기 제어 단계는 상기 디지털 코드값이 4비트의 길이 값을 가질 경우, 상기 디지털 코드값의 하위 3비트를 기반으로 상기 저항성 메모리 셀의 하나의 스테이트 값을 3개의 레벨 - 3개의 레벨은 제 1 내지 제 3 레벨을 포함함 - 로 분류하는 단계를 포함할 수 있다.
상기 제어 단계는 제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고, 제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어하며, 제 3 레벨의 저항성 메모리 셀은 초기 인가 전압의 크기 또는 초기 전압 인가 시간을 상기 제 1 및 제 2 저항성 메모리 셀 대비 가장 크거나 가장 길게 인가하면서 ISPP 모드를 수행하도록 제어하는 단계를 포함할 수 있다.
상기 반도체 메모리 셀의 프로그램 방법은 상기 초기 인가 전압 및 초기 전압 인가 시간과 관련된 제어 신호를 기반으로 상기 복수의 저항성 메모리 셀에 서로 다른 초기 전압을 인가하는 단계를 더 포함할 수 있다.
상기 제어 단계는 하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에, 상기 복수의 메모리 셀에 대한 ISPP 모드시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어하는 단계를 포함할 수 있다.
상기한 목적을 달성하기 위한 반도체 메모리 시스템은 반도체 메모리 장치; 및 상기 반도체 메모리 장치의 쓰기 동작과 검증 독출 동작을 제어하기 위한 프로세서를 포함하며, 상기 반도체 메모리 장치는, 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값에 기초하여 상기 복수의 메모리 셀에 대한 ISPP 모드시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함할 수 있다.
상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 적어도 2 비트의 상기 디지털 코드값으로 생성될 수 있다.
상기 반도체 메모리 장치는 상기 디지털 코드값을 생성하는 ADC(Anolog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함할 수 있다.
본 발명의 반도체 메모리 장치, 프로그램 방법 및 시스템에 따르면, 가장 나쁜 셀(worst cell)의 경우도 ISPP(Incremental Step Pulse Programming)의 인크리멘탈(incremental) 단계를 최소화할 수 있으므로 쓰기 시간을 줄일 수 있으며 또한 불필요한 전류 소모를 줄일 수 있는 효과가 있다.
도 1a는 종래의 선행 연구 저항성 메모리에서의 쓰기 산포 제어를 위한 회로 구성을 나타낸 회로도,
도 1b는 상기 회로를 이용한 쓰기 방법의 예시적인 모습을 나타낸 그래프,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개념적인 블록도,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값을 기반으로 ISPP 모드시초기 전압 크기 또는 초기 전압 인가 시간을 제어하는 것을 설명하기 위한 블록도,
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 워드 라인(WL) 드라이버의 동작을 설명하기 위한 회로도 및 타이밍도를 나타낸 도면,
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 ADC를 이용하여 셀 상태를 분류하는 것을 설명하기 위한 개념도,
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값을 통해 3개의 레벨로 셀을 분류하는 모습을 나타낸 개념도,
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 쓰기 동작 수행시 ISPP 모드에서 초기 인가 전압의 크기를 다르게 하는 모습을 나타낸 도면,
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 쓰기 동작 수행시 ISPP 모드에서 초기 전압 인가 시간을 서로 다르게 하는 모습을 나타낸 도면,
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 쓰기 동작 수행시 초기 스위치가 오프(off)된 개수를 변화시키는 예를 나타낸 도면,
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 개략적인 블록도,
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개념적인 블록도이다. 도 2에 도시된 바와 같이, 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 디코더(20), 컬럼 디코딩부(30), 제어 블록(40), 인터페이스(50) 및 DC 제너레이터(70)를 포함할 수 있다.
메모리 셀 어레이(10)는 다수의 비트 라인들(BL1~BLN), 다수의 워드 라이들(WL1, WL2, WL3,...) 및 복수의 저항성 메모리 셀(12)을 포함할 수 있다.
다수의 저항성 메모리 셀(12) 각각은 데이터의 한 비트 또는 그 이상의 비트들을 저장하기 위해 저항성 메모리 소자(14)의 저항값을 이용한다. 예컨대, 고 저항값을 갖도록 프로그램된 저항성 메모리 소자(14)는 논리 "0" 데이터 비트 값을 표현할 수 있고, 저 저항값을 갖도록 프로그램된 저항성 메모리 소자(14)는 논리 "1" 데이터 비트 값을 표현할 수 있다.
복수의 저항성 메모리 셀(12) 각각은 저항성 메모리 소자(14) 및 저항성 메모리 소자(14)에 흐르는 전류를 제어하기 위한 액세스 장치(acccess device: 16)를 포함할 수 있다. 본 발명의 실시예에 따르면, 저항성 메모리 소자(14)는 메모리 셀 또는 메모리 물질로 불린다.
또한, 복수의 저항성 메모리 셀(12) 각각은 ReRAM, PRAM(Phase Change Random Access Memory) 또는 플래쉬 메모리로 구현될 수 있다. PCRAM 또는 OUM(Ovonic Unified Memory)이라고도 불리는 PRAM은 저항성 메모리 소자(14)를 위해 위상 변화 물질을 사용할 수 있다.
또한, 저항성 메모리 소자(14)는 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 갖는 상 변화 물질로서 구현될 수 있다.
액세스 장치(16)는 객리 장치로도 불리기도 하는데, 이는 다이오드-타입, MOSFET-타입, 또는 BJT-타입으로 구현될 수 있다. 도면에는 다이오드-타입의 액세스 장치(16)를 도시하고 있으나, 반드시 이에 국한되는 것은 아니다.
로우 디코더(20)는 로우 어드레스(RA: Row Address)를 디코딩하여 다수의 워드 라인들(WL1, WL2, WL3, ...) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택한다. 컬럼 디코더(34)는 컬럼 어드레스(CA: Colomn Address)를 디코딩하여 다수의 비트 라인들(BL1~BLn) 중에서 적어도 하나의 비트 라인(또는, 컬럼)을 선택한다.
컬럼 디코딩부(30)는 ADC 부(32)와 컬럼 디코더(34)를 포함한다. ADC 부(32)는 다수의 ADC를 포함할 수 있다. ADC 부(32)는 저항성 어레이 셀(12)의 저항 상태를 반영하여 디지털 코드값을 생성한다. 즉, ADC 부(32)는 복수의 저항성 메모리 셀(12)의 저항 상태를 모니터링하여 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 소정 비트 수의 디지털 코드값을 생성한다. 예컨대, ADC는 8개의 비트 라인당 하나씩 배치되어 8개 저항성 메모리 셀(12) 단위로 메모리 셀(12)과 연결된 비트 라인에 흐르는 전류를 센싱하여 소정 비트 수의 디지털 코드값을 생성한다. 생성된 디지털 코드값은 제어 블록(40)으로 제공된다.
펄스 신호(RESET)의 펄스 지속 시간(pulse duration)에 따라 저항성 메모리 소자(14)의 특성(예컨대, 저항값)이 변하는 경우, 제어 블록(40)은, ADC 부(30)로부터 수신한 저항성 메모리 셀(12)의 저항값과 관련된 디지털 코드값을 기반으로 프로그램 데이터(또는 기입 데이터)를 저항성 메모리 셀(12)에 프로그램(또는 기입, 쓰기) 전압 인가 시간(또는 프로그램 시간, 펄스 지속 시간)을 증가시켜가면서 쓰기 동작(또는 프로그램 동작)과 검증 독출 동작이 반복적으로 수행되도록 제어한다.
여기서, 쓰기 동작(또는 프로그램 동작, 기입 동작)은 전압 펄스 또는 전류 펄스를 저항성 메모리 셀(12)로 공급하여 저항성 메모리 셀(12)의 저항성 메모리 소자(14)의 저항값을 고 저항값으로 만들거나 저 저항값으로 만드는 동작을 의미한다.
제어 블록(40)은 독출/기입 회로(42)를 포함할 수 있다. 또는 독출/기입 회로(42)는 제어 블록(40)에 포함되는 형태가 아닌 별개의 블록으로 구성될 수도 있다. 제어 블록(40)은 초기 전압 크기 및/또는 초기 전압 인가 시간을 조절하는 DC 제너레이터(70)를 제어할 수 있다. 예컨대, DC 제너레이터(70)는 프로그램 동작(예컨대, 리셋 동작)의 회수가 증가함에 따라 초기 전압 크기 및/또는 초기 전압 인가 시간(펄스 지속 시간 또는 펄스 폭)이 증가하는 펄스 신호(VWR)를 생성할 수 있다.
또한, DC 제너레이터(70)는 쓰기 동작(예컨대 리셋 동작)의 회수가 증가함에 따라 초기 전압 인가 시간과 초기 전압의 크기가 함께 증가하는 펄스 신호(VWR)를 생성할 수 있다.
본 발명의 실시 예에 따른 제어 블록(40)은 문턱 전압 산포(threshold voltage distribution) 또는 저항값 산포(resistance distribution)를 제어하기 위하여 프로그램 동작의 회수가 증가함에 따라 또는 프로그램 사이클의 프로그램 루프가 반복됨에 따라 프로그램 시간과 프로그램 전압 중에서 적어도 하나를 증가시키는 스킴(scheme)을 사용한다.
따라서, 본 발명의 실시 예에 따른 제어 블록(40)은 프로그램 동작에서 ISPP (Incremental Step Pulse Programming) 스킴을 프로그램 시간에 적용하거나 또는 ISPP 스킴을 프로그램 시간과 프로그램 전압에 함께 적용한다.
인터페이스(60)는 제어 블록(40)과 호스트(미도시) 사이에서 프로그램 데이터(또는 기입 데이터) 또는 독출 데이터를 주고받는 기능을 수행한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값을 기반으로 ISPP 모드시 초기 전압 크기 또는 초기 전압 인가 시간을 제어하는 것을 설명하기 위한 블록도이다. 도 3에 도시된 바와 같이, 메모리 셀 어레이(10), 로우 디코더(20), 워드 라인(WL) 드라이버(22), ADC 부(32), 컬럼 디코더(40), 제어 블록(40) 및 DC 제너레이터(70)를 포함할 수 있다.
도 3을 참조하면, 메모리 셀 어레이(10)의 각각의 메모리 셀(12)의 저항값은 ADC 부(32)에서 센싱되어 디지털 코드값으로 변환된다.
로우 디코더(20)는 전술한 바와 같이, 로우 어드레스(RA)를 디코딩하여 메모리 셀 어레이(10)의 복수의 워드 라인(WL-1~WL-N) 중 적어도 하나를 선택한다. 워드 라인 드라이버(22)는 DC 제너레이터(70)의 출력인 파워 전압(VWR)을 제공받아 선택된 워드 라인(WL-1~WL-N)을 구동한다.
ADC 부(32)는 메모리 셀 어레이(10)의 비트 라인(BL-1~BL-N)과 연결되어 비트 라인(BL-1~BL-N)을 통해 출력되는 전류값을 센싱하여 디지털 코드값을 생성한다. 본 발명의 일 실시예에 따르면, 종래의 비트 라인 센스 앰프(BLSA)를 대체하여 4 비트 ADC를 사용하여 메모리 셀(12)의 저항 값에 따른 상태를 예컨대, 4 비트 디지털 코드값으로 표현할 수 있다. 다만, 반드시 4비트로 국한되는 것은 아니고, 다른 비트의 길이 값을 갖는 디지털 코드값을 사용할 수 있다.
이렇게 생성된 4비트 디지털 코드값의 최상위 비트(MSB)는 스테이트 값으로 활용된다. 스테이트 값은 SET(1) 또는 RESET(0)을 포함하는 스테이트 값(LRS, HRS)을 의미한다. 스테이트 값이란 실제 메모리 셀이 스테이트 값으로 저장하고 있는 이진수 값을 말한다.
4비트 디지털 코드값에서 상기 최상위 비트값을 제외한 나머지 3개의 하위 비트는 제어 블록(40)으로 제공된다.
제어 블록(40)은 최상위 비트를 제외한 나머지 비트 값을 기반으로 저항성 메모리 셀의 스테이트 값을 적어도 두 개의 레벨로 분류할 수 있다. 즉, 하나의 스테이트 값은 다시 여러 레벨로 세분화될 수 있고, 제어 블록(40)은 세분화된 레벨에 따라 서로 다른 초기 인가 전압 또는 전압 인가 시간을 적용함으로써 각 메모리 셀(12)에 적합한 쓰기 전압이 인가될 수 있도록 한다. 제어 블록(40)은 특정 메모리 셀(12)에 대한 전압 인가와 관련된 제어 신호를 DC 제너레이터(70)로 제공한다.
DC 제너레이터(70)는 저항성 메모리 셀(10)에 인가되는 전압을 드라이버(22)에 인가한다. 드라이버(22)는 전압을 DC 제너레이터(70)로부터 받아 해당 저항성 메모리 셀(12)에 인가한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 워드 라인(WL) 드라이버(22)의 동작을 설명하기 위한 회로도 및 타이밍도를 나타낸 도면이다. 도 4에 도시된 바와 같이, 워드 라인 드라이버(22)는 복수의 트랜시스터(410, 420, 430, 440)를 포함한다.
도 4의 왼쪽 WL 드라이버 회로도에 도시된 바와 같이, 제 1 PMOS 트랜지스터(410)는 제 1 NMOS 트랜지스터(420)와 서로 직렬로 연결되어 있다. 또한, 제 2 PMOS 트랜지스터(430)는 제 2 NMOS 트랜지스터(440)와 직렬로 연결되어 있다. 먼저 로우 어드레스(RA)에 하이(H) 신호가 들어오면, 제 1 PMOS 트랜지스터(410)는 턴 오프(off)되고, 제 1 NMOS 트랜지스터(420)가 턴 온(on)되어 제 2 PMOS 트랜지스터(430)의 게이트로 Vss 신호가 제공되어 제 2 PMOS 트랜지스터(430)는 턴 온(on)이 되고, 제 2 NMOS 트랜지스터(440)는 턴 오프(off)되어 쓰기 파워 전압(VWR)이 RO로 출력된다. 이런 방식으로, 워드 라인 드라이버(22)는 디코딩된 로우 어드레스를 기반으로 하여 각각의 메모리 셀(12)에 해당 파워 전압(VWR)을 인가한다.
도 4의 오른쪽 타이밍도를 참조하면, 쓰기(WR) 명령어(CMD: Command) 신호가 활성화된 후, 행 주소(RA)와 열 주소(CA)가 인가되고, 워드 라인 드라이버(22)의 디코딩된 워드 라인에 해당되는 워드 라인인 RO(도 5의 R0~R7 중 R0)에 쓰기 파워 전압(VWR)이 인가된다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 ADC(32)를 이용하여 셀 상태를 분류하는 것을 설명하기 위한 개념도이다. 도 5에 도시된 바와 같이, 비트 라인(BL1~BL8)의 메모리 셀(12)에 저항 값은 ADC(32)를 거쳐 디지털 코드값으로 변환된다. 도 5는 ADC(32)에서 한번에 센싱(sensing)하는 비트 라인(BL)의 수가 8개인 경우로서, ADC(32)는 최상위비트(MSB)를 포함한 3개의 비트값으로 이루어진 디지털 코드값으로 메모리 셀(12)의 저항 상태를 나타낼 수 있다. 이때, 비트 라인 (BL1~BL8)에서 나오는 전류값에 따라 디지털 코드값이 정해진다. 본 실시예에서는 8 개의 워드 라인(R0~R7)과 8 개의 비트 라인(C0~C7)으로 구성된 메모리 셀 어레이(10)에 본 발명의 일 실시예에 따른 ADC(32)가 적용되는 예를 나타내며, ADC(32)를 구비한 센싱 회로는 8 개가 사용될 수 있다.
도 5를 참조하면, 본 발명의 반도체 메모리 장치는 쓰기 동작을 효율적으로 하기 위해 검증 독출 과정에서 ADC(32)를 사용한다. ADC(32)를 이용하여 메모리 셀(12)들의 상태(LRS:1 또는 HRS:0)를 16개의 디지털 코드로 구분할 수 있다. 예컨대, 메모리 셀(12)과 연결된 비트 라인에 흐르는 전류 값에 따라 디지털 코드값이 정해지는데, ADC(32)는 상기 전류값이 100nA이면 0000의 디지털 코드값을 생성할 수 있고, 1uA이면 1111을 생성하도록 설정할 수 있다. 이렇게 정한 이유는 ReRAM 셀에서 저항 변화에 따라 읽혀지는 전류의 범위가 대부분 100nA ~ 1uA 사이이기 때문이다. 이러한 설정은 사용자 인터페이스를 통한 코딩(coding)을 통해 조정할 수 있다. 이는 4비트 ADC(32)를 사용하는 경우를 가정한 것이고, 경우에 따라 2비트 내지 수 비트의 ADC(32)를 사용할 수도 있다.
도 4에서와 같이, 본 발명에 따른 반도체 메모리 장치는 독출 동작시 ADC(32)를 통해 센싱하게 되므로 SET(LRS "1"), RESET(HRS "0")에 해당하는 스테이트 값을 디지털 코드값의 최상위 비트(MSB) 값으로 읽어낼 수 있다. 이때, 최상위 비트를 제외한 나머지 3개의 비트값은 저항성 메모리 셀(12)들의 저항 산포를 나타내고 있다. 따라서, 검증 독출 과정의 SET 또는 RESET 과정에서 저항이 1111 또는 0000까지 충분히 커지지 않으면 펄스 등의 스트레스를 키워 1111 또는 0000을 만들어야 하고, 이것이 ISPP 방식이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 디지털 코드값을 통해 3개의 레벨로 셀을 분류하는 모습을 나타낸 개념도이다. 도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 하나의 스테이트 값(스테이트 값은 0 또는 1을 포함함)을 두 개 이상의 레벨로 분류한다.
도 6를 참조하면, 종래 ADC(32)를 사용하지 않는 메모리 장치에서는 검증 독출 결과로 출력된 스테이트 값은 1 또는 0만 존재했다. 본 발명의 일 실시예에 따르면, ADC(32)를 통해 동일한 1 값을 갖는 스테이트 값도 디지털 코드값으로 변환하면 1000, 1001, 1010, 1011, 1100, 1101, 1110, 1111로 나뉘어질 수 있다. 당연히, 1111이 가장 좋은 상태를 갖는 메모리 셀(12)이 되고, 1000은 가장 나쁜 상태를 갖는 메모리 셀(12)이 된다. 도 6에서는 왼쪽의 숫자가 셀 특성에 따른 ADC(32) 디지털 코드값을 보여주는 것으로 4비트 ADC(32)를 사용한 예를 나타낸다. 본 발명의 일 실시예에 따르면, ADC(32)를 통해 산포 정보를 얻고 산포에 따라 얼마나 더 큰 인가 전압이 필요한지를 판단하고 적절한 증가치를 구현하게 되는데 이를 AISPP(Adaptive ISPP) 방식이라고 한다. 도 6에서 실선 네모 안에 있는 6개의 값이 LRS(즉, MSB 값이 1의 스테이트 값을 나타냄) 스테이트 값을 갖는 것이며 AISPP를 수행해야 할 코드 값이다.
본 발명의 일 실시예에 따르면, 저항성 메모리 셀(12)의 스테이트 값이 '1'의 스테이트 값을 갖는 경우, 같은 '1'로 독출되는 스테이트 값도 디지털 코드값을 기반으로 여러 레벨로 나눌 수 있다. 4비트 ADC(32)를 사용하여 4비트의 디지털 코드값을 갖는 경우 하위 3개 비트를 가지고 레벨을 나눌 수 있다. 즉 11XX의 디지털 코드값에 대해서 제 1 레벨(610)로 정의하여 이를 'SOFT Weak Cell'로 분류할 수 있고, 101X의 디지털 코드값에 대해서는 제 2 레벨(620)로 'HARD Weak Cell'로 분류할 수 있으며, 마지막으로 100X의 디지털 코드값에 대해서는 제 3 레벨(630)로 'SOFT Fail Cell'로 분류할 수 있다. 각각의 레벨에 따라 복수의 저항성 메모리 셀(12)을 그룹핑할 수 있다. 즉, 제 1 레벨(610)의 디지털 코드값을 갖는 메모리 셀(12)은 제 1 그룹으로, 제 2 레벨(620)의 디지털 코드값을 갖는 메모리 셀(12)은 제 2 그룹올, 제 3 레벨(630)의 디지털 코드값을 갖는 메모리 셀(12)은 제 3 그룹으로 그룹핑하여 관리할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 쓰기 동작 수행시 ISPP 모드에서 초기 인가 전압의 크기를 다르게 하는 모습을 나타낸 도면이다. 도 7의 위에 있는 도면은 쓰기 및 검증(Verify) 제어 신호가 ADC(32)를 거쳐 디지털 코드값으로 변환되는 것을 나타낸 것이다.
도 7의 아래 쪽의 3 개의 그래프는 디지털 코드값에 따른 AISPP의 예로 디지털 코드값에 따라 쓰기 동작시 ISPP 모드에서 서로 다른 크기의 초기 전압을 발생시키고 있다. 먼저, 일정한 크기의 쓰기 파워 전압이 인가되고 검증 동작을 통해 각각의 메모리 셀(12)의 저항 상태를 파악한다. 저항 상태가 좋아 검증이 용이하게 이루어지는 경우(예컨대, 111X)는 ISPP 모드 없이 쓰기 동작을 종료할 수 있다. 다만, 저항 상태가 좋지 않은 경우에는 ISPP 모드시 서로 다른 크기의 초기 전압을 인가한다.
예컨대, 디지털 코드값이 11XX에 해당하는 제 1 레벨(610)의 메모리 셀(12)들은 보상해야 할 저항값이 작으므로(Soft weak cell), 종래의 ISPP 단계와 동일한 단계를 거칠 수 있다. 즉, 미리 설정된 전압 값 및 인가 시간을 초기 전압 크기 및 인가 시간으로 하여 이후, 동일한 전압 스텝(step) 크기로 증가시켜 가면서 쓰기 동작을 수행한다. 그리고, 101X의 경우, 상대적으로 제 1 레벨(610)의 메모리 셀(12)보다 나쁜 셀 특성을 가지게 되므로(Hard weak cell), ISPP 적용시 초기 전압 스텝(initial voltage step) 크기를 상대적으로 크게 가져가고, 그 다음 전압 스텝 크기는 기존 ISPP 방식과 동일하게 적용한다. 마찬가지로, 100X의 경우, 가장 나쁜 셀에 해당되므로(Soft fail cell), ISPP 적용시 초기 전압 스텝 크기를 가장 크게 가져가게 된다. 특히, 100X의 디지털 코드값을 갖는 가장 나쁜 셀의 경우, 최대 전압을 인가하게 되고, 기준 회수 이상 반복에 응답이 없을 시 하드 페일(hard fail)로 규정하여 제외시킬 수 있다.
본 발명의 일 실시예에 따르면, 가장 나쁜 셀(Worst cell)의 경우도 ISPP의 incremental 단계를 최소화할 수 있으므로, 쓰기 시간을 줄일 수 있으며 또한 불필요한 전류 소모를 줄일 수 있는 효과가 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 쓰기 동작 수행시 초기 전압 인가 시간을 서로 다르게 하는 모습을 나타낸 도면이다.
저항성 메모리는 저항의 특성상 전압 인가 횟수(또는 시간)에 따라 저항값이 변화한다. 즉, 펄스를 많이 넣어주면 저항값이 점차적으로 증가하여 결국 포화(Saturation)된다. 이러한 현상은 펄스를 오랜 시간 넣어주는 경우에도 동일하게 적용될 수 있다. 즉 전압을 긴 시간을 넣어주면 저항값은 상승하게 된다. 따라서, 이러한 전압 인가 시간에 따른 저항 변화를 AISPP에 적용할 수 있다.
도 8을 참조하면, 본 발명의 다른 실시예에 따르면, 셀 특성에 따른 디지털 코드값을 기반으로 AISPP 수행시 초기 전압 인가 시간을 서로 다르게 가져갈 수 있다. 예컨대, 디지털 코드값이 11XX에 해당하는 제 1 레벨(610)의 메모리 셀(12)들은 보상해야할 저항값이 작으므로(Soft weak cell), 초기 인가 전압의 크기 조절의 경우(도 7 참조)와 같이 기존의 ISPP 단계를 거치게 된다. 즉, ISPP 모드시 미리 설정된 전압 인가 시간(to)으로 전압을 최초 인가하고 이후, 전압 인가 시간을 늘려가면서 쓰기 동작을 수행한다. 101X의 경우(제 2 레벨(620)), 상대적으로 나쁜 셀 특성을 가지게 되므로(Hard weak cell), ISPP 모드시 초기 전압 인가 시간을 길게 가져가게 된다. 마찬가지로 100X의 디지털 코드값을 갖는 가장 나쁜 셀(제 3 레벨(630))의 경우(Soft fail cell), ISPP 모드시 초기 전압 인가 시간을 제 1 및 제 2 레벨(610, 620) 대비 가장 길게 가져가게 된다. 가장 나쁜 셀의 경우, SET 전압에 의해 RESET이 일어나지 않을 정도의 최대 전압을 인가하고 이를 기준 횟수만큼 반복해 응답이 없을 경우, 하드 페일(hard fail)로 규정하여 제외시킬 수 있다.
초기 전압 인가 시간 조절의 실시예에서도 역시 셀 특성에 따라 서로 다른 전압 인가 시간을 가져감으로써 ISPP 단계의 수를 줄일 수 있고, 따라서, 효율적으로 원하는 저항값을 회복할 수 있다.
본 발명의 또 다른 실시예에 따르면, 셀 상태에 따라 ISPP 모드시 초기 인가 전압의 크기 조절과 인가 시간의 조절을 동시에 수행할 수도 있다(도 6 및 도 7의 조합).
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 쓰기 동작 수행시 초기 스위치가 오프(off)된 개수를 변화시키는 예를 나타낸 도면이다. 도 9a는 초기 상태로 모든 스위치가 온(on) 된 상태를 나타낸 도면이고, 도 9b는 제 2 레벨의 하드 위크 셀(Hard weak cell)의 경우 스위치 0 및 스위치 1(SW0, SW1)이 오프(off)된 상태를 나타낸 도면이며, 도 9c는 제 3 레벨의 소프트 페일 셀(Soft fail cell)의 경우로, 스위치 0 내지 스위치 2(SW0~SW2)가 오프된 상태를 나타낸 도면이다.
도 9a를 참조하면, 제어 블록(40)으로터 제어 신호를 받아 DC 제너레이터(70)에서의 DC 전압 발생을 제어하는 실시예를 나타내고 있고, DC 제너레이터(70)의 회로는 전압 인가를 조절하기 위해 복수의 스위치(SW0~SWN)를 포함한다. 이 중, 일부 스위치만이 가변적으로 작동한다. 본 실시예에서는 스위치 0 내지 스위치 2(SW0~SW2)가 디지털 코드값에 의해 가변적으로 작동하고 나머지 스위치(SW3~SWN)는 일반적인 ISPP를 수행한다. DC 제너레이터(70) 회로는 도 9a에 도시된 바와 같이, 메모리 셀(12)에 쓰기 파워 전압을 인가하는 VWR 노드와 AMP(810)의 + 입력 단자 사이에 저항과 스위치(SW0~SWN)가 직렬로 연결되고, 상기 직렬로 연결된 저항과 스위치(SW0~SWN)가 다수개 병렬로 연결되며, 상기 직렬로 연결된 저항과 스위치(SW0~SWN)는 VWR과 VSS 간의 전압 분배가 이루어질 수 있도록 저항(R_REF)과 직렬로 연결된다. NMOS 트랜지스터(912)의 소스 노드에는 VBB가 제공되고(VBB < VWR < VSS), NMOS 트랜지스터(912)의 게이트는 AMP(910)의 출력단과 연결되어 있다. 여기서, AMP(910)와 NMOS 트랜지스터(912)는 Vref와 V_feed를 비교하여 V_feed의 변화에 따라 VWR 노드의 전하를 공급하거나 빼주는 역할을 한다. 본 발명의 실시예에 따라 도시된 NMOS 트랜지스터(912)의 구성은 스위치 역할을 하는 소자이면 다른 것도 사용될 수 있고, 반드시 NMOS 트랜지스터(912)로 한정되는 것은 아니다.
메모리 셀(12)에 가해지는 전압은 음의 전압을 가정한다. 초기 상태에서 Vref = -1V이고, V_WR = -1.5V라고 하면, 초기에는 모든 스위치(SW0~SWN)이 온 상태에 있게 된다. V_WR 전압은 음의 전압이고, 본 명세서에서 V_WR 전압은 절대값만 나타낸다. 스위치 0 내지 스위치 2(SW0~SW2) 중 오프되는 스위치의 개수가 증가하면, 합성 저항 값이 커지게 되고, 전압 분배에 의해 V_feed 전압이 증가하고 따라서 초기 인가 전압(V_WR)의 절대값이 커진다. 초기 상태에는 모드 스위치(SW0~SWN)가 온이 되어 낮은 전압이 인가되게 된다. 이후, 디지털 코드값이 11XX를 갖는 제 1 레벨(610)의 경우에는 스위치를 하나씩 오프시킨 후, 초기 전압을 인가한다.
도 9b를 참조하면, 101X의 디지털 코드값을 갖는 제 2 레벨(620)의 메모리 셀(12)에 인가되는 전압은 스위치 2개(SW0 및 SW1)를 오프시킨 후, 초기 전압을 인가한다. 여기서, AMP(920)와 NMOS 트랜지스터(922)는 도 9a에서와 같은 역할을 수행한다.
도 9c를 참조하면, 100X으 디지털 코드값을 갖는 제 3 레벨(630)의 메모리 셀(12)에 인가되는 전압은 스위치 3개(SW0~SW2)를 오프시킨 후, 초기 전압을 인가한다. 따라서, 디지털 코드값에 따른 제어 신호를 제어 블록(40)으로부터 수신하여 제 1 및 제 2 레벨(610, 620)의 메모리 셀(12) 대비 가장 큰 전압을 메모리 셀(12)에 인가한다. 여기서, AMP(930)와 NMOS 트랜지스터(932)는 도 9a에서와 같은 역할을 수행한다.
도면에 도시된 실시예와 다르게, 제 1 레벨(610), 제 2 레벨(620) 및 제 3 레벨(630)의 메모리 셀(12)에 인가되는 전압을 만들기 위해 개폐 제어되는 스위치의 수가 반드시 하나씩 차이가 나게 동작해야 하는 것은 아니고, 경우에 따라 11XX의 경우 하나씩 오프시키고, 101X의 경우 초기에 오프시키는 스위치의 개수를 N개, 100X의 경우 N+M개 오프시킴으로써 AISPP 초기 전압을 다르게 가져갈 수 있다.
초기 전압을 전술한 바와 같이, 다르게 인가하고 난 후에는 종래 ISPP와 동일하게 하나씩 스위치를 오프 시켜나가면서 쓰기 동작을 수행하게 된다.
본 발명의 AISPP 초기 전압의 크기 및 전압 인가 시간을 제어하는 방법은 ReRAM의 예를 들고 있으나 모든 저항성 메모리에 적용될 수 있으며, DC를 발생시키기 위한 회로도 반드시 도 9a 내지 도 9c에 도시된 회로로만 구성될 것은 아니고, 다른 어떤 형태로든 구성이 가능하다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 개략적인 블록도이다. 컴퓨터와 같은 반도체 메모리 시스템은 시스템 버스(1000)에 접속된 메모리 장치(1050)와 프로세서(1020)를 포함한다.
프로세서(1020)는 반도체 장치(1050)의 기입 동작, 독출 동작, 또는 검증 독출 동작을 전반적으로 제어할 수 있다. 예컨대, 프로세서(1020)는 반도체 장치(1050)의 기입 동작을 제어하기 위한 명령과 기입 데이터를 출력한다. 또한, 프로세서(1020)는 반도체 장치(1050)의 독출 동작, 또는 검증 독출 동작을 제어하기 위한 명령을 발생할 수 있다. 따라서, 반도체 메모리 장치(1050)의 제어 블록(40)은 프로세서(1020)로부터 출력된 제어신호(예컨대, nPRG, DIS, WEN, 또는 REN)에 응답하여 검증 독출 동작 또는 프로그램 동작(또는 기입 동작)을 수행할 수 있다.
만약, 반도체 메모리 시스템이 휴대용 애플리케이션(portable application)으로 구현되는 경우, 반도체 메모리 시스템은 메모리 장치(1050)와 프로세서(1020)로 동작 전원을 공급하기 위한 배터리(1030)를 더 포함할 수 있다.
휴대용 애플리케이션(portable application)은 휴대용 컴퓨터(portable computer), 디지털 카메라, PDA(personal digital assistants), 휴대 전화기 (Cellular phone), MP3플레이어, PMP (portable multimedia player), 차량자동항법장치(Automotive navigation system), 메모리 카드, 스마트 카드, 게임기, 전자 사전, 또는 솔리드 스테이트 디스크(solid state disc)를 포함할 수 있다.
반도체 시스템은 외부의 데이터 처리 장치와 데이터를 주고받기 위한 인터페이스, 예컨대 입/출력 장치(1010, 1040)를 더 포함할 수 있다.
반도체 시스템이 무선 시스템인 경우, 반도체 시스템은 메모리 장치(1050), 프로세서(1020), 및 통신 장치(1060)를 더 포함할 수 있다. 이 경우 통신 장치(1060)는 무선 인터페이스로서 프로세서(1020)에 접속되고 시스템 버스(1000)를 통하여 무선으로 외부 무선 장치(미도시)와 데이터를 주고받을 수 있다.
예컨대, 프로세서(1020)는 통신 장치(1060)를 통하여 입력된 데이터를 처리하여 메모리 장치(1050)에 저장할 수 있고 또한 메모리 장치(1050)에 저장된 데이터를 독출하여 무선 인터페이스(1060)로 전송할 수 있다.
상기 통신 장치(1060)를 포함하는 무선 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기(wireless telephone), 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다. 도 11을 참조하면, 반도체 메모리 장치는 쓰기 동작 수행시 메모리 셀에 쓰기 파워 전압을 인가한다(S1110). 그리고 검증 독출을 수행한다(S1120). 검증 독출 결과, 스테이트 값을 명확히 감지할 수 있을 정도인 경우 감지된 스테이트 값을 배출하며 쓰기 과정을 종료한다(S1130). 스테이트 값을 명확히 감지하지 못하는 경우, ISPP 모드로 들어가서, 먼저, 메모리 셀(12)의 저항 상태를 모니터링한다(S1140). 그리고, 모니터링 결과, 저항 상태와 목표값과의 차이를 측정한다(S1150). 측정 결과를 기반으로 디지털 코드값을 생성한다(S1160). 본 발명의 실시예에 따르면, 디지털 코드값은 비트 라인(BL1~BLN)과 연결된 ADC(32)를 통해 생성될 수 있다.
생성된 디지털 코드값은 제어 블록(40)으로 전송되고, 제어 블록(40)은 디지털 코드값을 기반으로 멀티 레벨로 분류한다(S1170). 즉, 하나의 스테이트 값(스테이트 값은 SET '1' 값 및 RESET '0' 값을 포함함)은 적어도 두 개의 레벨로 분류될 수 있다. 본 발명의 실시예에 따르면, 4비트 ADC(32)를 통해 4비트의 디지털 코드값이 생성될 수 있고, 이때 하나의 스테이트 값은 3개의 레벨로 분류될 수 있다. 분류된 레벨에 따라 복수의 메모리 셀(12)을 그룹핑할 수 있다.
각각의 메모리 셀은 상기 멀티 레벨로 그룹핑되고, 레벨에 따라 초기 인가 전압의 크기 또는 인가 시간을 다르게 하여 메모리 셀에 전압을 인가한다(S1180). 이 때, 저항 상태가 좋지 않은 셀들에는 초기 인가 전압의 크기를 크게 가져가거나 또는 초기 인가 전압의 인가 시간을 길게 가져가고, 저항 상태가 좋은 셀들은 그 반대의 경우로 초기 전압을 인가한다.
11XX의 디지털 코드값을 갖는 제 1 레벨(610)의 메모리 셀(12)이라면, 쓰기 동작시 ISPP 모드에서 미리 설정된 초기 인가 전압 및/또는 초기 인가 시간만큼 초기 전압을 메모리 셀(12)에 인가한다.
101X의 디지털 코드값을 갖는 제 2 레벨(620)의 메모리 셀(12)이라면, 쓰기 동작시 ISPP 모드에서 제 1 레벨(610)의 메모리 셀(12)보타 높은 초기 인가 전압 및/또는 긴 초기 인가 시간으로 초기 전압을 메모리 셀(12)에 인가한다.
100X의 디지털 코드값을 갖는 제 3 레벨(630)의 메모리 셀(12)이라면, 쓰기 동작시 ISPP 모드에서 제 1 레벨 및 제 2 레벨(610, 620) 메모리 셀(12)대비 가장 높은 초기 인가 전압 및/또는 가장 긴 초기 인가 시간으로 초기 전압을 메모리 셀(12)에 인가한다.
제 1 레벨 내지 제 3 레벨(610, 620, 630)에 모두 속하지 않는 가장 나쁜 셀은 하드 페일(HARD FAIL)로 대드 셀(DEAD CELL)로 간주하여 제외시킬 수 있다.
이렇게 ISPP 초기 전압을 인가하고 나서 다시 검증 독출을 수행한다(S1190). 검증 독출 결과, 스테이트 값을 명확히 감지할 수 있을 정도인 경우 감지된 스테이트 값을 배출하며 쓰기 과정을 종료한다(S1200).
스테이트 값을 명확히 감지하지 못하는 경우, 인가된 전압보다 일정 간격만큼 전압 크기 및/또는 인가 시간을 증가시켜 메모리 셀에 전압을 인가하고(S1210), 검증 독출을 수행하는 과정을 반복적으로 수행한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 멀티 파워 라인 배치를 설명하기 위한 도면이다. 도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 멀티 쓰기 동작(multi-write) 시에 각각의 메모리 셀(10)에 할당된 전압을 인가하기 위해 워드 라인 드라이버(22)와 비트 라인 드라이버(24)를 포함한다.
도 12를 참조하면, 메모리 셀(10-1, 10-2, ... 10-N)은 복수의 매트릭스 형태로 이루어질 수 있다. 하나의 메모리 셀 매트릭스(10-1, 10-2, ... 10-N)는 8개의 열과 8개의 행으로 구성될 수 있다. 멀티 쓰기 동작은 다수의 메모리 셀 매트릭스(10-1, 10-2, ... 10-N)에 전압이 인가되는 파워 라인을 공유하여 수 키로 바이트(k byte) 단위로 동시에 쓰기 동작을 수행하는 것을 의미한다. 이러한 경우, ISPP 모드시에 셀의 특성에 따라서 초기 워드라인 전압을 다르게 가져가고자 할 때 셀 마다 목표 워드라인 전압값이 달라서 워드라인을 공유할 경우 문제가 발생한다.
본 발명의 실시예에 따르면, 반도체 메모리 장치는 각각의 메모리 셀(10)의 저항 상태를 ADC(32-1, 32-2, ..., 32-N)를 통해 획득하고, 메모리 셀(10)의 저항 상태에 적응적으로 ISPP 모드의 초기 인가 전압을 조절할 수 있다. 특히, 하나의 워드 라인에 연결된 복수의 메모리 셀(10)이 하나의 파워 라인(1200)을 공유하는 경우, 각각의 메모리 셀(10)에 대해 ISPP 모드에서의 전압 조절은 비트 라인 드라이버(24)를 통해 이루어질 수 있다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 각각의 비트 라인(1210-1, 1210-2, ..., 1210-N) 별로 ADC(32-1, 32-2, ..., 32-N)가 연결되어 있어 개별 메모리 셀(10)에 대한 저항 상태를 획득하고, 획득된 저항 상태 정보를 제어 블록(50)에 제공한다. 제어 블록(50)은 워드 라인 드라이버(22)를 통해서는 기존의 ISPP 모드와 동일하게 미리 설정된 초기 인가 전압 및 단계별로 증가하는 전압을 메모리 셀(10)에 제공하도록 제어하고, 비트 라인 드라이버(24)를 통해 획득된 저항 상태 정보에 따라 메모리 셀(10) 별로 서로 다른 초기 인가 전압을 제공하도록 제어한다. 즉, 비트 라인 드라이버(24)를 통해 제공되는 ISPP 모드 초기 인가 전압은 각각의 메모리 셀(10)의 저항 상태에 적응적으로 가변될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 셀 특성에 따른 디지털 코드값을 기반으로 쓰기 동작 수행시 비트 라인을 통해 제공되는 초기 인가 전압의 크기를 다르게 하는 모습을 나타낸 도면이다. 도 13의 위에 있는 도면은 쓰기 및 검증 제어 신호가 ADC(32)를 거쳐 디지털 코드값으로 변환되는 것을 나타낸 것이다.
도 13의 아래 쪽의 3 개의 그래프는 디지털 코드값에 따른 AISPP의 예에 있어서, 디지털 코드값에 따라 쓰기 동작시 워드 라인을 통해 제공되는 초기 인가 전압을 동일하게 가져가되 비트 라인을 통해 제공되는 전압은 서로 다른 크기의 초기 전압을 발생시키고 있다. 예컨대, 디지털 코드값이 11XX에 해당하는 제 1 레벨(610)의 메모리 셀(12)들은 보상해야할 저항값이 작으므로(Soft weak cell), 종래의 ISPP 단계와 동일한 단계를 거칠 수 있다. 즉, 미리 설정된 전압 값 및 인가 시간을 워드 라인과 비트 라인을 통해 동일하게 인가하고, 워드 라인을 통해 동일한 전압 스텝(step) 크기로 증가시켜 가면서 쓰기 동작을 수행한다. 그리고, 101X의 경우, 상대적으로 제 1 레벨(610)의 메모리 셀(12)보다 나쁜 셀 특성을 가지게 되므로(Hard weak cell), ISPP 적용시 워드 라인을 통해 제공되는 전압은 기존 ISPP 모드와 동일하게 가져가되, 비트 라인을 통해 제공되는 전압에 대해서는, 초기 전압 스텝(initial voltage step) 크기(여기서, 크기는 전압의 절대값 크기를 의미함)를 상대적으로 크게 가져가고(본 실시예에서는 VBL-0.1V), 그 다음 과정은 기존 ISPP 방식과 동일하게 적용한다. 마찬가지로, 100X의 경우, 워스트 셀에 해당되므로(Soft fail cell), ISPP 적용시 워드 라인 전압은 동일하되, 비트 라인을 통해 제공되는 초기 전압 스텝 크기를 가장 크게 가져가게 된다(본 실시예에서는 VBL-0.2V). 특히, 100X의 디지털 코드값을 갖는 워스트 셀의 경우, 비트 라인을 통해 최대 전압을 인가하게 되고, 기준 회수 이상 반복에 응답이 없을 시 하드 페일(hard fail)로 규정하여 제외시킬 수 있다.
이상 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 메모리 셀 어레이 12: 저항성 메모리 셀
14: 저항성 메모리 소자 16: 액세스 장치
20: 로우 디코더 22: 워드 라인(WL) 드라이버
24: 비트 라인(BL) 드라이버
30: 컬럼 디코딩부 32: ADC(부)
34: 컬럼 디코더 40: 제어 블록
42: 독출/기입 회로 50: 인터페이스
70: DC 제너레이터
410: 제 1 PMOS 트랜지스터 420: 제 1 NMOS 트랜지스터
430: 제 2 PMOS 트랜지스터 440: 제 2 NMOS 트랜지스터
610: 제 1 레벨 620: 제 2 레벨
630: 제 3 레벨
910: AMP 912: NMOS 트랜지스터
920: AMP 922: NMOS 트랜지스터
930: AMP 932: NMOS 트랜지스터
1000: 버스 1010: 입출력 장치
1020: 프로세서 1030: 배터리
1040: 입출력 장치 1050: 메모리
1060: 통신 장치
1200: 워드 라인 파워 라인 1210: 비트 라인

Claims (22)

  1. 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값에 기초하여 상기 복수의 메모리 셀에 대한 ISPP(Incremental Step Pulse Programming) 모드시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어 블록은
    검증 독출(verify read) 동작 시, 상기 복수의 저항성 메모리 셀의 저항값에 상응하는 전압을 감지하여 감지 전압을 출력하기 위한 독출 회로; 및
    데이터 입력을 위한 쓰기 동작 시, 상기 감지 전압과 쓰기 동작과 관련된 전압 인가 신호에 응답하여 프로그램 데이터를 상기 저항성 메모리 셀에 쓰는 기입 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 디지털 코드값을 생성하는 ADC(Anolog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제어 블록은
    상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 하나의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 적어도 두 개의 레벨로 분류하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제어 블록은
    상기 디지털 코드값의 최상위 비트 값을 스테이트 값으로 독출하고,
    상기 디지털 코드값의 상기 최상위 비트를 제외한 나머지 비트 값을 기반으로 레벨 분류를 수행하여 분류된 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 제어 블록은
    상기 디지털 코드값이 4비트의 길이 값을 가질 경우, 상기 디지털 코드값의 하위 3비트를 기반으로 상기 저항성 메모리 셀의 하나의 스테이트 값을 3개의 레벨 - 3개의 레벨은 제 1 내지 제 3 레벨을 포함함 - 로 분류하고 제 1 내지 제 3 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제어 블록은
    제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고,
    제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어하며,
    제 3 레벨의 저항성 메모리 셀은 초기 인가 전압의 크기 또는 초기 전압 인가 시간을 상기 제 1 및 제 2 저항성 메모리 셀 대비 가장 크거나 가장 길게 인가하면서 ISPP 모드를 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 복수의 저항성 메모리 셀에 서로 다른 초기 전압을 인가하기 위해, 복수의 스위치를 포함하는 DC 제너레이터(DC Generator)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 DC 제너레이터는 상기 복수의 저항성 메모리 셀에 대한 초기 인가 전압 또는 초기 전압 인가 시간과 관련된 제어 신호를 기반으로 상기 복수의 스위치의 개폐를 제어함으로써 상기 복수의 저항성 메모리 셀에 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에, 상기 제어 블록은
    상기 하나의 워드 라인에 연결된 복수의 메모리 셀에 대한 ISPP 모드시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 생성하는 단계;
    상기 생성된 디지털 코드값을 기반으로 상기 복수의 메모리 셀에 대한 ISPP 모드시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법.
  13. 제 12 항에 있어서, 상기 디지털 코드값을 획득하는 단계는
    상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 소정 비트 수의 상기 디지털 코드값을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법.
  14. 제 12 항에 있어서, 상기 제어 단계는
    상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 하나의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 를 적어도 두 개의 레벨로 분류하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법.
  15. 제 14 항에 있어서, 상기 제어 단계는
    상기 디지털 코드값의 최상위 비트 값을 스테이트 값으로 독출하고, 상기 디지털 코드값의 상기 최상위 비트를 제외한 나머지 비트 값을 기반으로 상기 저항성 메모리 셀의 하나의 스테이트 값을 적어도 두 개의 레벨로 분류하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법.
  16. 제 15 항에 있어서, 상기 제어 단계는
    상기 디지털 코드값이 4비트의 길이 값을 가질 경우, 상기 디지털 코드값의 하위 3비트를 기반으로 상기 저항성 메모리 셀의 하나의 스테이트 값을 3개의 레벨 - 3개의 레벨은 제 1 내지 제 3 레벨을 포함함 - 로 분류하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법.
  17. 제 16 항에 있어서, 상기 제어 단계는
    제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고,
    제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어하며,
    제 3 레벨의 저항성 메모리 셀은 초기 인가 전압의 크기 또는 초기 전압 인가 시간을 상기 제 1 및 제 2 저항성 메모리 셀 대비 가장 크거나 가장 길게 인가하면서 ISPP 모드를 수행하도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법.
  18. 제 12 항에 있어서,
    상기 초기 인가 전압 및 초기 전압 인가 시간과 관련된 제어 신호를 기반으로 상기 복수의 저항성 메모리 셀에 서로 다른 초기 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법.
  19. 제 12 항에 있어서, 상기 제어 단계는
    하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에,
    상기 복수의 메모리 셀에 대한 ISPP 모드시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법.
  20. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 쓰기 동작과 검증 독출 동작을 제어하기 위한 프로세서를 포함하며,
    상기 반도체 메모리 장치는,
    복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값에 기초하여 상기 복수의 메모리 셀에 대한 ISPP 모드시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  21. 제 20 항에 있어서,
    상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 소정 비트 수의 상기 디지털 코드값으로 생성되는 것을 특징으로 하는 반도체 메모리 시스템.
  22. 제 20 항에 있어서,
    상기 반도체 메모리 장치는 상기 디지털 코드값을 생성하는 ADC(Anolog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
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