KR100645054B1 - 기생 커패시턴스의 영향을 줄인 전압 분배 회로 및 그것을포함한 워드라인 전압 발생회로 - Google Patents

기생 커패시턴스의 영향을 줄인 전압 분배 회로 및 그것을포함한 워드라인 전압 발생회로 Download PDF

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Abstract

본 발명은 전압 분배 회로 및 그것을 포함한 워드라인 전압 발생회로에 관한 것이다. 본 발명에 따른 전압 분배 회로는 출력전압 노드와 분배전압 노드 사이에 연결된 제 1 저항기, 상기 분배전압 노드와 접지사이에 병렬로 연결된 복수개의 제 2 저항기들, 그리고 선택수단을 포함한다. 상기 복수개의 제 2 저항기들은 순차적으로 활성화되는 스텝 제어신호에 응답하여 순차적으로 선택된다. 그리고 상기 선택수단은 상기 제 2 저항기들에 존재하는 기생 커패시턴스의 합을 줄이기 위해 상기 스텝 제어신호가 인가될 때마다 상기 제 2 저항기들 중에서 선택된 저항기를 포함한 일부의 저항기들만 상기 제 1 저항기에 연결되도록 한다.
본 발명에 따른 전압 분배 회로에 의하면 복수개의 제 2 저항기들에 존재하는 기생 커패시턴스의 영향을 줄일 수 있다. 그리고 상기 전압 분배 회로를 포함한 워드라인 전압 발생회로는 메모리 셀에 안정적인 워드라인 전압을 제공할 수 있다.

Description

기생 커패시턴스의 영향을 줄인 전압 분배 회로 및 그것을 포함한 워드라인 전압 발생회로 {VOLTAGE DIVIDING CIRCUIT REDUCING THE EFFECTS OF PARASITIC CAPACITANCE AND WORDLINE VOLTAGE GENERATING CIRCUIT INCLUDING THAT}
도 1은 본 발명에 따른 워드라인 전압 발생회로를 보여주는 블록도이다.
도 2는 도 1에 도시된 클럭 드라이버에 대한 바람직한 실시예를 보여주는 회로도이다.
도 3은 도 1에 도시된 본 발명에 따른 전압 분배 회로의 바람직한 제 1 실시예를 보여주는 회로도이다.
도 4는 도 3에 도시된 선택회로를 보여주는 회로도이다.
도 5 및 도 6은 도 4에 도시된 스위치를 보여주는 회로도이다.
도 7은 도 1에 도시된 본 발명에 따른 전압 분배 회로의 바람직한 제 2 실시예를 보여주는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
10 : 플래시 메모리 장치 100 : 메모리 셀 어레이
200 : 워드라인 전압 발생회로 210 : 전하펌프
220 : 전압 분배 회로 230 : 기준전압 발생기
240 : 비교기 250 : 오실레이터
260 : 클럭 드라이버 310 : 루프 카운터
320 : 디코더 330 : 선택회로
331, 332 : 스위치
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치에 사용되는 전압 분배 회로 및 그것을 포함한 워드라인 전압 발생회로에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리(volatile memory)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등을 포함한다.
반도체 메모리 장치는 메모리 셀에 워드라인 전압을 공급하기 위해 워드라인 전압 발생회로를 구비한다. 반도체 메모리 장치에 사용되는 워드라인 전압 발생회로 중에서 메모리 셀에 단계적으로 증가되는 워드라인 전압을 제공하는 경우가 있 다. 대표적인 예가 플래시 메모리 장치에서 선택된 워드라인으로 프로그램 전압을 인가하는 경우이다.
플래시 메모리 장치는 프로그램 동작시 메모리 셀의 문턱 전압(threshold voltage) 분포의 폭을 조밀하게 만들어 주기 위해서 "증가형 스텝 펄스 프로그래밍" (Incremental Step Pulse Programming; 이하, ISPP) 방법을 사용한다. 즉, 플래시 메모리 장치는 메모리 셀에 워드라인 전압을 한번에 인가하지 않고, 프로그램 동작이 진행됨에 따라 단계적으로 워드라인 전압을 증가시킨다. 플래시 메모리 장치에서 워드라인 전압은 전하펌프, 비교기, 그리고 전압 분배 회로를 포함한 워드라인 전압 발생회로에서 생성된다.
전압 분배 회로는 워드라인 전압을 저항값의 비율에 따라 배분하여 분배전압을 발생한다. 비교기는 기준전압과 분배전압을 비교하고, 그 결과에 따라 전하펌프를 온(ON) 또는 오프(OFF) 하여 원하는 워드라인 전압을 발생한다. 여기에서 전압 분배 회로는 단계적으로 증가하는 워드라인 전압을 발생하기 위해서 분배전압이 발생되는 노드(이하, 분배전압 노드라 한다.)와 접지 사이에 병렬로 연결된 복수개의 저항기들을 포함한다. 분배전압은 복수개의 저항기들 중에서 선택된 하나의 저항기의 저항값에 따라 결정된다.
그러나 많은 수의 워드라인 전압을 발생해야 하거나 워드라인 전압들 사이의 전압차가 작은 경우에, 분배전압 노드와 접지 사이에 연결되는 저항기들의 수도 많아져야 한다. 이때 병렬로 연결된 저항기들의 수가 많아지면 저항기들에 존재하는 기생 커패시턴스의 합도 증가하게 된다. 기생 커패시턴스가 증가하면 분배전압이 워드라인 전압의 변화를 충분히 빠른 속도로 따라가지 못하게 된다. 이때 워드라인 전압에 오버슈트(overshoot)가 발생되거나, 워드라인 전압이 일정하게 유지되지 못하는 리플(ripple)이 발생될 가능성이 많아진다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 기생 커패시턴스의 영향을 줄이는 전압 분배 회로를 제공하는데 있다.
본 발명의 다른 목적은 기생 커패시턴스의 영향을 줄인 전압 분배 회로를 포함하여 오버슈트가 적고 안정적인 워드라인 전압을 발생하는 워드라인 전압 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 전압 분배 회로는, 출력전압 노드와 분배전압 노드 사이에 연결된 제 1 저항기; 상기 분배전압 노드와 접지 사이에 병렬로 연결되며, 순차적으로 활성화되는 스텝 제어신호에 응답하여 순차적으로 선택되는 복수개의 제 2 저항기들; 및 상기 스텝 제어신호가 활성화될 때 상기 제 2 저항기들 중에서 일부의 저항기들만 상기 제 1 저항기에 연결되도록 하는 선택수단을 포함한다.
이 실시예에 있어서, 상기 분배전압 노드와 상기 복수개의 제 2 저항기들 사이에 직렬로 연결되는 제 3 저항기를 더 포함한다.
이 실시예에 있어서, 상기 선택수단은, n비트의 카운트 값을 증가시키며, 상기 카운트 값의 하위 m비트를 선택신호로 발생하는 루프 카운터; 상기 n비트의 카 운트 값을 디코딩하여 상기 스텝 제어신호를 순차적으로 활성화하는 디코더; 및 상기 선택신호에 응답하여 상기 제 2 저항기들 중에서 선택된 저항기를 포함한 일부의 저항기들만 상기 제 1 저항기에 연결되도록 하는 선택회로를 포함한다. 여기에서, 상기 선택회로는 상기 분배전압 노드와 상기 일부의 저항기들 사이에 스위치를 갖는 것을 특징으로 한다.
또한, 본 발명에 따른 워드라인 전압 발생회로는, 클럭신호에 응답하여 선택된 메모리 셀에 워드라인 전압을 제공하는 전하펌프; 상기 워드라인 전압을 분배하여 분배전압을 발생하는 전압 분배 회로; 및 상기 분배전압과 기준전압을 비교하고, 그 결과로서 상기 클럭신호를 발생하는 전하펌프 제어회로를 포함하되, 상기 전압 분배 회로는, 워드라인 전압 노드와 분배전압 노드 사이에 연결된 제 1 저항기; 상기 분배전압 노드와 접지 사이에 병렬로 연결되며, 순차적으로 활성화되는 스텝 제어신호에 응답하여 순차적으로 선택되는 복수개의 제 2 저항기들; 및 상기 스텝 제어신호가 활성화될 때 상기 제 2 저항기들 중에서 선택된 저항기를 포함한 일부의 저항기들만 상기 제 1 저항기에 연결되도록 하는 선택수단을 포함한다.
이 실시예에 있어서, 상기 전하펌프 제어회로는, 상기 분배전압이 상기 기준전압보다 낮은 경우에 클럭 인에이블 신호를 활성화하는 비교기; 발진신호를 발생하는 오실레이터; 및 상기 클럭 인에이블 신호 및 상기 발진신호에 응답하여 상기 클럭신호를 발생하는 클럭 드라이버를 포함한다. 여기에서, 상기 클럭 드라이버는, 상기 클럭 인에이블 신호 및 상기 발진신호를 입력받는 낸드 게이트; 및 상기 낸드 게이트의 출력을 반전하여 상기 클럭신호를 발생하는 인버터를 포함한다.
이 실시예에 있어서, 상기 전압 분배 회로는 상기 분배전압 노드와 상기 복수개의 제 2 저항기들 사이에 직렬로 연결되는 제 3 저항기를 더 포함한다.
이 실시예에 있어서, 상기 선택수단은, n비트의 카운트 값을 증가시키며, 상기 카운트 값의 하위 m비트를 선택신호로 발생하는 루프 카운터; 상기 n비트의 카운트 값을 디코딩하여 상기 스텝 제어신호를 순차적으로 활성화하는 디코더; 및 상기 선택신호에 응답하여 상기 제 2 저항기들 중에서 선택된 저항기를 포함한 일부의 저항기들만 상기 제 1 저항기에 연결되도록 하는 선택회로를 포함한다. 여기에서, 상기 선택회로는 상기 분배전압 노드와 상기 일부의 저항기들 사이에 스위치를 갖는 것을 특징으로 한다.
본 발명에 따른 전압 분배 회로는 스텝 제어신호가 인가될 때 제 2 저항기들 중에서 일부의 저항기들만 제 1 저항기에 연결되기 때문에 상기 제 2 저항기들에 존재하는 기생 커패시턴스의 영향을 줄일 수 있다. 그리고 본 발명에 따른 워드라인 전압 발생회로는 상기 전압 분배 회로를 포함하여 메모리 셀에 안정적인 워드라인 전압을 제공할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 워드라인 전압 발생회로를 보여주는 블록도이다. 도 1을 참조하면, 상기 플래시 메모리 장치(10)는 메모리 셀 어레이(100)와 워드라인 전압 발생회로(200)를 포함한다. 상기 워드라인 전압 발생회로(200)는 메모리 셀 어레이(100)에 오버슈트(overshoot) 또는 리플(ripple)이 적은 안정적인 출력전압(Vout)을 제공한다.
상기 메모리 셀 어레이(100)는 워드라인 및 비트라인에 연결된 많은 수의 메모리 셀들(도시되지 않음)로 구성된다. 상기 워드라인 전압 발생회로(200)는 메모리 셀에 쓰기/읽기/소거 동작시 워드라인 전압을 인가한다.
다시 도 1을 참조하면, 상기 워드라인 전압 발생회로(200)는 전하펌프(210), 전압 분배 회로(220), 기준전압 발생기(230), 비교기(240), 오실레이터(250), 그리고 클럭 드라이버(260)를 포함한다.
상기 전하펌프(210)는 클럭신호(CLK)에 응답하여 출력전압(Vout)을 발생한다. 상기 전압 분배 회로(220)는 출력전압(Vout)을 분배하여 분배전압(Vdvd)을 출력한다. 상기 전압 분배 회로(220)는 출력전압(Vout)을 단계적으로 증가시키기 위해, 순차적으로 활성화되는 스텝 제어신호들에 응답하여 각각 선택되는 복수개의 저항기들을 포함한다. 상기 전압 분배 회로(220)는 상기 복수개의 저항기들에 존재하는 기생 커패시턴스를 줄이기 위한 수단을 구비한다. 이는 이후 상세히 설명될 것이다.
상기 비교기(240)는 분배전압(Vdvd)과 기준전압(Vref)을 비교하고, 비교 결과로서 클럭 인에이블 신호(CLK_EN)를 발생한다. 상기 분배전압(Vdvd)은 상기 전압 분배 회로(220)로부터 입력받고, 상기 기준전압(Vref)은 상기 기준전압 발생기(230)로부터 입력받는다. 상기 비교기(240)는 분배전압(Vdvd)이 기준전압(Vref)보다 낮을 때 클럭 인에이블 신호(CLK_EN)를 활성화시킨다. 상기 오실레이터(250)는 발진신호(OSC)를 발생한다. 상기 클럭 드라이버(260)는 클럭 인에이블 신호(CLK_EN) 및 발진신호(OSC)에 응답하여 클럭신호(CLK)를 출력한다. 상기 클럭 드라이버(260)는, 도 2에 도시된 바와 같이, NAND 게이트(261)와 인버터(262)로 구성된다. 예를 들면, 클럭 인에이블 신호(CLK_EN)가 하이로 활성화될 때, 발진신호(OSC)는 클럭신호(CLK)로서 출력된다. 이는 상기 전하펌프(210)가 동작함을 의미한다. 반면에 클럭 인에이블 신호(CLK_EN)가 로우로 비활성화될 때, 발진신호(OSC)가 차단되어 클럭신호(CLK)는 토글되지 않는다. 이는 상기 전하펌프(210)가 동작하지 않음을 의미한다.
여기에서, 상기 기준전압 발생기(230), 상기 비교기(240), 상기 오실레이터(250), 그리고 상기 클럭 드라이버(260)는 전하펌프 제어회로를 구성한다. 출력전압(Vout)이 원하는 전압보다 낮을 경우, 상기 전하펌프 제어회로는 클럭신호(CLK)를 생성하여 상기 전하펌프(210)가 동작되도록 한다. 출력전압(Vout)이 원하는 전압에 도달하면, 상기 전하펌프 제어회로는 클럭신호(CLK)를 생성하지 않는다. 이때 상기 전하펌프(210)는 동작하지 않는다. 이러한 과정을 통해 원하는 출력전압(Vout)이 생성된다.
도 3은 도 1에 도시된 전압 분배 회로의 바람직한 제 1 실시예를 보여주는 회로도이다. 도 3을 참조하면, 상기 전압 분배 회로(220)는 제 1 저항기(Ra), 제 2 저항기(Rb), 루프 카운터(310), 디코더(320), 선택회로(330), 제 1 스텝 저항부(340), 그리고 제 2 스텝 저항부(350)를 포함한다.
상기 제 1 저항기(Ra)는 출력전압 노드(ND1)와 분배전압 노드(ND2) 사이에 연결된다. 상기 제 2 저항기(Rb)는 상기 분배전압 노드(ND2)와 상기 선택회로(330) 사이에 연결된다. 상기 제 2 저항기(Rb)는 상기 제 1 및 제 2 스텝 저항부(340, 350)에 있는 저항기들에 포함시키지 않고 공통으로 사용된다. 이렇게 함으로써 레이아웃(layout) 면적 및 기생 커패시턴스를 줄일 수 있다.
상기 루프 카운터(310)는 내장된 기록 타이머 또는 외부에서 인가되는 카운트 업(Count_Up) 신호에 응답하여 n(n은 자연수)비트의 카운트 값을 증가시킨다. 예를 들면, 상기 루프 카운터(310)는 ISPP 방법에 의한 프로그램 동작시 프로그램 루프 횟수를 카운트한다. 상기 디코더(320)는 상기 루프 카운터(310)의 카운트 값을 디코딩하여 스텝 제어신호들(STEPi; 예를 들면, i=0~15)을 발생한다. 예를 들면, 상기 루프 카운터(310)의 4비트의 카운트 값이 (0000, 0001, 0010, …, 1111)과 같이 증가됨에 따라, 스텝 제어 신호들이 (STEP0, STEP1, STEP2, …, STEP15)와 같이 순차적으로 활성화된다. 한편, 상기 루프 카운터(310)는 순차적으로 증가되는 카운트 값의 하위 m(m은 자연수)비트의 값을 선택신호(SEL[0])로서 출력한다.
상기 선택회로(330)는 선택신호(SEL[0])에 응답하여 상기 제 1 스텝 저항부(340) 또는 상기 제 2 스텝 저항부(350)를 선택한다. 예를 들면, 상기 선택신호가 "0" 즉, SEL[0]=0 인 경우에는 상기 제 1 스텝 저항부(340)가 선택되고, 상기 선택신호가 "1" 즉, SEL[0]=1 인 경우에는 상기 제 2 스텝 저항부(350)가 선택된다.
여기에서, 상기 루프 카운터(310), 상기 디코더(320), 그리고 상기 선택회로(330)는 선택수단을 구성한다. 상기 선택수단은 스텝 제어신호가 인가될 때마다 상기 제 1 스텝 저항부(340) 또는 상기 제 2 스텝 저항부(350)를 택일하여 상기 제 2 저항기(Rb)에 연결되도록 한다. 상기 전압 분배 회로(220)에 제 2 저항기(Rb)가 포함되지 않은 경우에는 상기 제 1 저항기(Ra)에 연결되도록 한다.
상기 제 1 스텝 저항부(340)는 복수개의 저항기들(R0, R2, …, R14) 및 복수개의 NMOS 트랜지스터들(N0, N2, …, N14)로 구성된다. 상기 복수개의 저항기들(R0, R2, …, R14)은 서로 병렬로 연결된다. 그리고 각각의 저항기들과 각각의 NMOS 트랜지스터들은 서로 직렬로 연결된다. 상기 NMOS 트랜지스터들(N0, N2, …, N14)은 대응하는 스텝 제어신호들(STEP0, STEP2, …, STEP14)에 의해서 각각 제어된다. 도 3에서 볼 수 있듯이, 상기 복수개의 저항기들(R0, R2, …, R14)은 각각 기생 커패시턴스들(C0, C2, …, C14)을 갖는다.
상기 제 2 스텝 저항부(350)는 복수개의 저항기들(R1, R3, …, R15) 및 복수개의 NMOS 트랜지스터들(N1, N3, …, N15)을 가지며, 상기 제 1 스텝 저항부(340)와 동일한 구성을 갖는다. 상기 복수개의 저항기들(R1, R3, …, R15)은 각각 기생 커패시턴스들(C1, C3, …, C15)을 갖는다.
도 3에 도시된 전압 분배 회로(220)는 루프 카운터(310)의 4비트의 카운트 값이 증가됨에 따라 스텝 제어신호를 순차적으로 활성화시킨다. 순차적으로 활성화된 스텝 제어신호는 제 1 및 제 2 스텝 저항부(340, 350)에 있는 NMOS 트랜지스터들을 교대로 턴 온(turn on)한다. 즉, 스텝 제어신호(STEP0)에 응답하여 제 1 스텝 저항부(340)에 있는 NMOS 트랜지스터(N0)가 턴 온(turn on) 되고, 이어서 스텝 제어신호(STEP1)에 응답하여 제 2 스텝 저항부(350)에 있는 NMOS 트랜지스터(N1)가 턴 온(turn on) 된다. 이와 동시에, 선택회로(330)는 루프 카운터(310)의 최하위 비트의 카운트 값에 따라 상기 제 1 스텝 저항부(340) 또는 상기 제 2 스텝 저항부(350)를 교대로 선택하게 된다. 즉, 선택회로(330)는 스텝 제어신호(STEPi)가 상기 제 1 스텝 저항부(340)에 입력되면 상기 제 1 스텝 저항부(340)를 선택하고, 스텝 제어신호(STEPi)가 상기 제 2 스텝 저항부(350)에 입력되면 상기 제 2 스텝 저항부(350)를 선택한다.
종래 선택수단을 포함하지 않은 전압 분배 회로에서, 스텝 제어신호가 인가될 때, 스텝 저항부에 존재하는 기생 커패시턴스의 합은 C0+C1+C2+ … +C14+C15 이다. 그러나 본 발명에 따른 전압 분배 회로(220)는 스텝 제어신호가 인가될 때, 스텝 저항부에 존재하는 기생 커패시턴스의 합이 C0+C2+ … +C14 또는 C1+C3+ … +C15 가 되기 때문에 기생 커패시턴스의 합이 대략 절반으로 줄어든다.
도 4는 도 3에 도시된 선택회로에 대한 바람직한 실시예를 보여준다. 도 4를 참조하면, 상기 선택회로(330)는 간단하게 두개의 스위치(331, 332)와 한개의 인버터(333)로 구성된다. 여기에서, 상기 제 1 스위치(331)는 상기 제 2 저항기(Rb)와 상기 제 1 스텝 저항부(340) 사이에 연결된다. 상기 제 2 스위치(332)는 상기 제 2 저항기(Rb)와 상기 제 2 스텝 저항부(350) 사이에 연결된다. 상기 선택회로(330)는 선택신호(SEL[0])에 응답하여 상기 제 1 스위치(331) 또는 상기 제 2 스위치(332)를 턴 온(turn on) 한다. 즉, 상기 선택신호(SEL[0])가 "0"이면 상기 제 1 스위치(331)가 턴 온(turn on) 되고, 상기 선택신호(SEL[0])가 "1"이면 상기 제 2 스위치(332)가 턴 온(turn on) 된다.
도 5 및 도 6은 도 4에 도시된 스위치의 바람직한 실시예를 보여준다. 도 5 에 도시된 스위치(332)는 간단하게 하나의 NMOS 트랜지스터로 구성된다. 상기 NMOS 트랜지스터는 벌크(bulk)와 소스(source)가 연결되어 있다. 이는 문턱 전압의 상승을 막아서 게이트(gate)에 입력되는 전압이 낮은 경우에도 드레인(drain)의 전압이 소스(source)로 전달되도록 하기 위함이다.
도 6에 도시된 스위치(332)는 저전압 선택신호(SEL[0])로 고전압 NMOS 트랜지스터(HN)를 턴 온(turn on) 하기 위해 고전압 스위치(High Voltage Switch)(601)를 포함한다. 상기 고전압 스위치는 저전압(예를 들면, 0V~1.5V)에서 동작하는 선택신호를 입력받아서 고전압(VPP)을 상기 고전압 NMOS 트랜지스터(HN)에 제공한다.
도 7은 도 1에 도시된 전압 분배 회로의 바람직한 제 2 실시예를 보여주는 회로도이다. 도 7을 참조하면, 상기 전압 분배 회로(220)는 제 1 저항기(Ra), 제 2 저항기(Rb), 루프 카운터(710), 디코더(720), 선택회로(730), 그리고 제 1 내지 제 4 스텝 저항부(740, 750, 760, 770)를 포함한다.
도 7에 도시된 전압 분배 회로는 상기 루프 카운터(710)의 하위 2비트의 선택신호(SEL[1:0])에 응답하여 상기 제 1 내지 제 4 스텝 저항부들(740, 750, 760, 770) 중에서 하나를 선택한다. 따라서 상기 전압 분배 회로는 스텝 제어신호가 인가될 때, 스텝 저항부에 존재하는 기생 커패시턴스의 합이 종래에 비해 대략 1/4 로 줄어든다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 전압 분배 회로는 스텝 제어신호가 인가될 때 제 2 저항기들 중에서 일부의 저항기들만 제 1 저항기에 연결되므로 상기 제 2 저항기들에 존재하는 기생 커패시턴스의 영향을 줄일 수 있다. 그리고 본 발명에 따른 워드라인 전압 발생회로는 기생 커패시턴스의 영향을 줄인 전압 분배 회로를 포함하기 때문에 메모리 셀에 오버슈트가 적은 안정적인 워드라인 전압을 제공할 수 있다.

Claims (20)

  1. 출력 노드와 분배 노드 사이에 연결된 저항 회로;
    상기 분배 노드와 접지 사이에서 서로 병렬 연결되도록 구성되며, 각각의 스텝 저항 회로는 상기 분배 노드와 상기 접지 사이에서 서로 병렬 연결된 복수의 저항 회로를 갖는 복수의 스텝 저항 회로;
    카운트 값을 순차적으로 증가하며, 상기 카운트 값의 하위 비트를 선택 신호로 발생하는 루프 카운터;
    상기 카운트 값을 디코딩하여 순차적으로 활성화되는 스텝 제어 신호를 발생하는 디코더; 및
    상기 선택 신호에 응답하여 상기 복수의 스텝 저항 회로 중에서 선택된 스텝 저항 회로를 상기 분배 노드에 연결하는 선택 회로를 포함하되,
    상기 선택된 스텝 저항 회로는 상기 스텝 제어 신호에 의해 선택된 저항 회로가 상기 분배 노드에 연결되도록 구성되는 전압 분배 회로.
  2. 제 1 항에 있어서,
    상기 분배 노드와 상기 복수의 스텝 저항 회로 사이에 직렬 연결되며, 상기 복수의 스텝 저항 회로에 공통으로 연결되는 저항 회로를 더 포함하는 전압 분배 회로.
  3. 제 1 항에 있어서,
    상기 복수의 저항 회로 각각은 상기 분배 노드와 상기 접지 사이에서 직렬 연결되어 있는 저항기 및 MOS 트랜지스터를 포함하며, 상기 스텝 제어 신호는 상기 MOS 트랜지스터에 입력되는 전압 분배 회로.
  4. 제 3 항에 있어서,
    상기 복수의 저항 회로의 각각의 저항기는 서로 다른 저항값을 갖는 전압 분배 회로.
  5. 제 1 항에 있어서,
    상기 루프 카운터는 프로그램 루프 수에 따라 상기 카운트 값을 순차적으로 증가하는 전압 분배 회로.
  6. 제 1 항에 있어서,
    상기 선택 회로는 상기 분배 노드와 각각의 스텝 저항 회로 사이에 각각 연결되는 스위치를 갖는 전압 분배 회로.
  7. 제 6 항에 있어서,
    상기 스위치는 벌크와 소스를 연결한 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 선택 신호에 의해 제어되는 전압 분배 회로.
  8. 제 6 항에 있어서,
    상기 스위치는
    전원전압보다 높은 고전압에 대해 내구성을 갖는 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터를 제어하기 위한 고전압 스위치를 포함하되,
    상기 고전압 스위치는 상기 선택 신호에 의해 제어되는 전압 분배 회로.
  9. 제 1 항에 있어서,
    상기 출력 노드의 전압은 상기 스텝 제어 신호가 순차적으로 활성화될 때마다 단계적으로 증가하는 전압 분배 회로.
  10. 클럭 신호에 응답하여 선택된 메모리 셀에 워드 라인 전압을 제공하는 전하펌프;
    상기 워드 라인 전압을 분배하여 분배 전압을 발생하는 전압 분배 회로; 및
    상기 분배 전압과 기준 전압을 비교하고, 그 결과로서 상기 클럭 신호를 발생하는 전하펌프 제어회로를 포함하되,
    상기 전압 분배 회로는
    출력 노드와 분배 노드 사이에 연결된 저항 회로;
    상기 분배 노드와 접지 사이에서 서로 병렬 연결되도록 구성되며, 각각의 스텝 저항 회로는 상기 분배 노드와 상기 접지 사이에서 서로 병렬 연결된 복수의 저항 회로를 갖는 복수의 스텝 저항 회로;
    카운트 값을 순차적으로 증가하며, 상기 카운트 값의 하위 비트를 선택 신호로 발생하는 루프 카운터;
    상기 카운트 값을 디코딩하여 순차적으로 활성화되는 스텝 제어 신호를 발생하는 디코더; 및
    상기 선택 신호에 응답하여 상기 복수의 스텝 저항 회로 중에서 선택된 스텝 저항 회로를 상기 분배 노드에 연결하는 선택 회로를 포함하며,
    상기 선택된 스텝 저항 회로는 상기 스텝 제어 신호에 의해 선택된 저항 회로가 상기 분배 노드에 연결되도록 구성되는 워드 라인 전압 발생회로.
  11. 제 10 항에 있어서,
    상기 전하펌프 제어회로는
    상기 분배 전압이 상기 기준 전압보다 낮은 경우에 클럭 인에이블 신호를 활성화하는 비교기;
    발진 신호를 발생하는 오실레이터; 및
    상기 클럭 인에이블 신호 및 상기 발진 신호에 응답하여 상기 클럭 신호를 발생하는 클럭 드라이버를 포함하는 워드 라인 전압 발생회로.
  12. 제 11 항에 있어서,
    상기 클럭 드라이버는
    상기 클럭 인에이블 신호 및 상기 발진 신호를 입력받는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 반전하여 상기 클럭 신호를 발생하는 인버터를 포함하는 워드 라인 전압 발생회로.
  13. 제 10 항에 있어서,
    상기 전압 분배 회로는 상기 분배 노드와 상기 복수의 스텝 저항 회로 사이에 직렬 연결되며, 상기 복수의 스텝 저항 회로에 공통으로 연결되는 저항 회로를 더 포함하는 워드 라인 전압 발생회로.
  14. 제 10 항에 있어서,
    상기 복수의 저항 회로 각각은 상기 분배 노드와 상기 접지 사이에서 직렬 연결되어 있는 저항기 및 MOS 트랜지스터를 포함하며, 상기 스텝 제어 신호는 상기 MOS 트랜지스터에 입력되는 워드 라인 전압 발생회로.
  15. 제 14 항에 있어서,
    상기 복수의 저항 회로의 각각의 저항기는 서로 다른 저항값을 갖는 워드 라인 전압 발생회로.
  16. 제 10 항에 있어서,
    상기 루프 카운터는 프로그램 루프 수에 따라 상기 카운트 값을 순차적으로 증가하는 워드 라인 전압 발생회로.
  17. 제 10 항에 있어서,
    상기 선택 회로는 상기 분배 노드와 각각의 스텝 저항 회로 사이에 각각 연결되는 스위치를 갖는 워드 라인 전압 발생회로.
  18. 제 17 항에 있어서,
    상기 스위치는 벌크와 소스를 연결한 NMOS 트랜지스터로 구성되며, 상기 NMOS 트랜지스터는 상기 선택 신호에 의해 제어되는 워드 라인 전압 발생회로.
  19. 제 17 항에 있어서,
    상기 스위치는
    전원전압보다 높은 고전압에 대해 내구성을 갖는 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터를 제어하기 위한 고전압 스위치를 포함하되,
    상기 고전압 스위치는 상기 선택 신호에 의해 제어되는 워드 라인 전압 발생회로.
  20. 제 10 항에 있어서,
    상기 출력 노드의 전압은 상기 스텝 제어 신호가 순차적으로 활성화될 때마다 단계적으로 증가하는 워드 라인 전압 발생회로.
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