JP4824366B2 - 寄生キャパシタンスの影響を減らした電圧分配回路及びそれを含んだワードライン電圧発生回路 - Google Patents
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Description
100 メモリセルアレイ
200 ワードライン電圧発生回路
210 電荷ポンプ
220 電圧分配回路
230 基準電圧発生器
240 比較器
250 オシレーター
260 クロックドライバ
310 ループカウンタ
320 デコーダ
330 選択回路
331, 332 スイッチ
Claims (20)
- 出力電圧ノードと分配電圧ノードとの間に連結された第1抵抗器と、
前記分配電圧ノードと接地との間に並列に連結され、順次に活性化されるステップ制御信号に応答して順次に選択される複数個の第2抵抗器と、
前記ステップ制御信号が活性化されるとき、前記第2抵抗器のうちの一部の抵抗器だけ前記分配電圧ノードに連結されるようにする選択手段とを含み、
前記複数個の第2抵抗器は複数のグループに分けられ、各グループは複数個の抵抗器を含み、前記選択手段は前記ステップ制御信号に応答して選択される抵抗器を含むグループだけ前記分配電圧ノードに連結することを特徴とする電圧分配回路。 - 前記分配電圧ノードと前記複数個の第2抵抗器との間に直列に連結される第3抵抗器をさらに含むことを特徴とする請求項1に記載の電圧分配回路。
- 前記各々の第2抵抗器と前記接地との間にはNMOSトランジスタが各々連結され、前記ステップ制御信号は前記NMOSトランジスタに各々入力されることを特徴とする請求項1に記載の電圧分配回路。
- 前記複数個の第2抵抗器は、互いに異なる抵抗値を有することを特徴とする請求項1に記載の電圧分配回路。
- 前記選択手段は、
nビットのカウント値を増加させ、前記カウント値の下位mビットを選択信号として発生するループカウンタと、
前記nビットのカウント値をデコーディングして前記ステップ制御信号を順次に活性化するデコーダと、
前記選択信号に応答して前記第2抵抗器のうちで選択された抵抗器を含んだ一部の抵抗器だけ前記第1抵抗器に連結されるようにする選択回路とを含むことを特徴とする請求項1に記載の電圧分配回路。 - 前記選択回路は、前記分配電圧ノードと前記一部の抵抗器との間にスイッチを有することを特徴とする請求項5に記載の電圧分配回路。
- 前記スイッチはバルクとソースとを連結したNMOSトランジスタで構成され、前記NMOSトランジスタは前記選択信号により制御されることを特徴とする請求項6に記載の電圧分配回路。
- 前記スイッチは、高電圧に耐久性を有するNMOSトランジスタと、
前記NMOSトランジスタを制御する高電圧スイッチとを含み、
前記高電圧スイッチは前記選択信号によって制御されることを特徴とする請求項6に記載の電圧分配回路。 - 前記出力電圧ノードの電圧は、前記各々のステップ制御信号が印加されるごとに段階的に増加することを特徴とする請求項1に記載の電圧分配回路。
- クロック信号に応答して選択されたメモリセルにワードライン電圧を提供する電荷ポンプと、
前記ワードライン電圧を分配して分配電圧を発生する電圧分配回路と、
前記分配電圧と基準電圧とを比べて、その結果として前記クロック信号を発生する電荷ポンプ制御回路とを含み、
前記電圧分配回路は、
ワードライン電圧ノードと分配電圧ノードとの間に連結された第1抵抗器と、
前記分配電圧ノードと接地との間に並列に連結され、順次に活性化されるステップ制御信号に応答して順次に選択される複数個の第2抵抗器と、
前記ステップ制御信号が活性化されるとき、前記第2抵抗器のうちの一部の抵抗器だけ前記分配電圧ノードに連結されるようにする選択手段とを含み、
前記複数個の第2抵抗器は複数のグループに分けられ、各グループは複数個の抵抗器を含み、前記選択手段は前記ステップ制御信号に応答して選択される抵抗器を含むグループだけ前記分配電圧ノードに連結することを特徴とするワードライン電圧発生回路。 - 前記電荷ポンプ制御回路は、
前記分配電圧が前記基準電圧より低い場合にクロックイネーブル信号を活性化する比較器と、
発振信号を発生するオシレーターと、
前記クロックイネーブル信号及び前記発振信号に応答して前記クロック信号を発生するクロックドライバとを含むことを特徴とする請求項10に記載のワードライン電圧発生回路。 - 前記クロックドライバは、前記クロックイネーブル信号及び前記発振信号が入力されるNANDゲートと、
前記NANDゲートの出力を反転して前記クロック信号を発生するインバータとを含むことを特徴とする請求項11に記載のワードライン電圧発生回路。 - 前記分配電圧ノードと前記複数個の第2抵抗器との間に直列に連結される第3抵抗器をさらに含むことを特徴とする請求項10に記載のワードライン電圧発生回路。
- 前記各々の第2抵抗器と前記接地との間にはNMOSトランジスタが各々連結され、前記ステップ制御信号は前記NMOSトランジスタに各々入力されることを特徴とする請求項10に記載のワードライン電圧発生回路。
- 前記複数個の第2抵抗器は、互いに異なる抵抗値を有することを特徴とする請求項10に記載のワードライン電圧発生回路。
- 前記選択手段は、
nビットのカウント値を増加させ、前記カウント値の下位mビットを選択信号として発生するループカウンタと、
前記nビットのカウント値をデコーディングして前記ステップ制御信号を順次に活性化するデコーダと、
前記選択信号に応答して前記第2抵抗器のうちで選択された抵抗器を含んだ一部の抵抗器だけ前記第1抵抗器に連結されるようにする選択回路とを含むことを特徴とする請求項10に記載のワードライン電圧発生回路。 - 前記選択回路は、前記分配電圧ノードと前記一部の抵抗器との間にスイッチを有することを特徴とする請求項16に記載のワードライン電圧発生回路。
- 前記スイッチはバルクとソースとを連結したNMOSトランジスタで構成され、前記NMOSトランジスタは前記選択信号により制御されることを特徴とする請求項17に記載のワードライン電圧発生回路。
- 前記スイッチは、高電圧に耐久性を有するNMOSトランジスタと、
前記NMOSトランジスタを制御する高電圧スイッチとを含み、
前記高電圧スイッチは前記選択信号によって制御されることを特徴とする請求項17に記載のワードライン電圧発生回路。 - 前記ワードライン電圧は、前記各々のステップ制御信号が印加されるごとに段階的に増加することを特徴とする請求項10に記載の電圧分配回路。
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