JP2006127733A - 寄生キャパシタンスの影響を減らした電圧分配回路及びそれを含んだワードライン電圧発生回路 - Google Patents

Abstract

【課題】 本発明は電圧分配回路及びそれを含んだワードライン電圧発生回路に関する。【解決手段】 本発明による電圧分配回路は出力電圧ノードと分配電圧ノードとの間に連結された第１抵抗器、前記分配電圧ノードと接地との間に並列に連結された複数個の第２抵抗器、および選択手段を含む。前記複数個の第２抵抗器は順次に活性化されるステップ制御信号に応答して順次に選択される。そして前記選択手段は前記第２抵抗器に存在する寄生キャパシタンスの和を減らすために前記ステップ制御信号が印加されるごとに前記第２抵抗器のうちで選択された抵抗器を含んだ一部の抵抗器だけ前記第１抵抗器に連結されるようにする。
本発明による電圧分配回路によると、複数個の第２抵抗器に存在する寄生キャパシタンスの影響を減らすことができる。そして前記電圧分配回路を含んだワードライン電圧発生回路はメモリセルに安定的なワードライン電圧を提供することができる。
【選択図】 図３

Description

本発明は半導体メモリ装置に係り、さらに詳細には半導体メモリ装置に使用される電圧分配回路及びそれを含んだワードライン電圧発生回路に関する。

半導体メモリ装置はデータを保存しておいて必要な時取り出して読み出すことができる記憶装置である。半導体メモリ装置は大きくＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に分けることができる。ＲＡＭは電源が切れれば、貯蔵されたデータが消滅する揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）である。ＲＯＭは電源が切れても貯蔵されたデータが消滅しない不揮発性メモリである。ＲＡＭはＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などを含む。ＲＯＭはＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）などを含む。

半導体メモリ装置はメモリセルにワードライン電圧を供給するためにワードライン電圧発生回路を具備する。半導体メモリ装置に使用されるワードライン電圧発生回路のうちでメモリセルに段階的に増加するワードライン電圧を提供する場合がある。代表的な例がフラッシュメモリ装置で選択されたワードラインにプログラム電圧を印加する場合である。

フラッシュメモリ装置はプログラム動作時メモリセルのスレッショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）分布の幅を稠密に作るため“増加型ステップパルスプログラミング”（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ、 以下、ＩＳＰＰ）方法を使用する。すなわち、フラッシュメモリ装置はメモリセルにワードライン電圧を一度に印加せず、プログラム動作が進行することによって段階的にワードライン電圧を増加させる。フラッシュメモリ装置でワードライン電圧は電荷ポンプ、比較器、および電圧分配回路を含んだワードライン電圧発生回路で生成される。

電圧分配回路はワードライン電圧を抵抗値の割合に従って配分して分配電圧を発生する。比較器は基準電圧と分配電圧とを比較し、その結果によって電荷ポンプをオン（ＯＮ）またはオフ（ＯＦＦ）して所望するワードライン電圧を発生する。ここで電圧分配回路は段階的に増加するワードライン電圧を発生するために分配電圧が発生するノード（以下、分配電圧ノードという）と接地との間に並列に連結された複数個の抵抗器を含む。分配電圧は複数個の抵抗器のうちで選択された一つの抵抗器の抵抗値によって決められる。

しかし、多数のワードライン電圧を発生しなければならないか、ワードライン電圧の間の電圧差が小さい場合に、分配電圧ノードと接地との間に連結される抵抗器の数も多くならなければならない。この際、並列に連結された抵抗器の数が多くなれば、抵抗器に存在する寄生キャパシタンスの和も増加する。寄生キャパシタンスが増加すれば、分配電圧がワードライン電圧の変化についていけないようになる。この際、ワードライン電圧にオーバーシュート（ｏｖｅｒｓｈｏｏｔ）が発生するか、ワードライン電圧を一定に維持することができないリップル（ｒｉｐｐｌｅ）が発生する可能性が高くなる。

本発明は上述の問題点を解決するために提案されたものであり、本発明の目的は、寄生キャパシタンスの影響を減らす電圧分配回路を提供することにある。

本発明の他の目的は、寄生キャパシタンスの影響を減らした電圧分配回路を含んでオーバーシュートが少なくて安定的なワードライン電圧を発生するワードライン電圧発生回路を提供することにある。

上述の目的を達成するために本発明による電圧分配回路は、出力電圧ノードと分配電圧ノードとの間に連結された第１抵抗器と、前記分配電圧ノードと接地との間に並列に連結され、順次に活性化されるステップ制御信号に応答して順次に選択される複数個の第２抵抗器と、前記ステップ制御信号が活性化されるとき、前記第２抵抗器のうちで一部の抵抗器だけ前記第１抵抗器に連結されるようにする選択手段とを含む。

この実施形態において、前記分配電圧ノードと前記複数個の第２抵抗器との間に直列に連結される第３抵抗器をさらに含む。

この実施形態において、前記選択手段は、ｎビットのカウント値を増加させ、前記カウント値の下位ｍビットを選択信号として発生するループカウンタと、前記ｎビットのカウント値をデコーディングして前記ステップ制御信号を順次に活性化するデコーダと、前記選択信号に応答して前記第２抵抗器のうちで選択された抵抗器を含んだ一部の抵抗器だけ前記第１抵抗器に連結されるようにする選択回路とを含む。ここで、前記選択回路は前記分配電圧ノードと前記一部の抵抗器との間にスイッチを有することを特徴とする。

また、本発明によるワードライン電圧発生回路は、クロック信号に応答して選択されたメモリセルにワードライン電圧を提供する電荷ポンプと、前記ワードライン電圧を分配して分配電圧を発生する電圧分配回路と、前記分配電圧と基準電圧とを比較し、その結果として前記クロック信号を発生する電荷ポンプ制御回路とを含み、前記電圧分配回路は、ワードライン電圧ノードと分配電圧ノードとの間に連結された第１抵抗器と、前記分配電圧ノードと接地との間に並列に連結され、順次に活性化されるステップ制御信号に応答して順次に選択される複数個の第２抵抗器と、前記ステップ制御信号が活性化されるとき、前記第２抵抗器のうちで選択された抵抗器を含んだ一部の抵抗器だけ前記第１抵抗器に連結されるようにする選択手段とを含む。

この実施形態において、前記電荷ポンプ制御回路は、前記分配電圧が前記基準電圧より低い場合にクロックイネーブル信号を活性化する比較器と、発振信号を発生するオシレーターと、前記クロックイネーブル信号及び前記発振信号に応答して前記クロック信号を発生するクロックドライバとを含む。ここで、前記クロックドライバは、前記クロックイネーブル信号及び前記発振信号が入力されるＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力を反転して前記クロック信号を発生するインバータとを含む。

この実施形態において、前記電圧分配回路は前記分配電圧ノードと前記複数個の第２抵抗器との間に直列に連結される第３抵抗器をさらに含む。

この実施形態において、前記選択手段は、ｎビットのカウント値を増加させ、前記カウント値の下位ｍビットを選択信号として発生するループカウンタと、前記ｎビットのカウント値をデコーディングして前記ステップ制御信号を順次に活性化するデコーダと、前記選択信号に応答して前記第２抵抗器のうちで選択された抵抗器を含んだ一部の抵抗器だけ前記第１抵抗器に連結されるようにする選択回路とを含む。ここで、前記選択回路は前記分配電圧ノードと前記一部の抵抗器との間にスイッチを有することを特徴とする。

本発明による電圧分配回路はステップ制御信号が印加されるとき、第２抵抗器のうちで一部の抵抗器だけ第１抵抗器に連結されるので、前記第２抵抗器に存在する寄生キャパシタンスの影響を減らすことができる。そして、本発明によるワードライン電圧発生回路は前記電圧分配回路を含んでメモリセルに安定的なワードライン電圧を提供することができる。

本発明による電圧分配回路はステップ制御信号が印加されるとき、第２抵抗器のうちで一部の抵抗器だけ第１抵抗器に連結されるので、前記第２抵抗器に存在する寄生キャパシタンスの影響を減らすことができる。そして、本発明によるワードライン電圧発生回路は寄生キャパシタンスの影響を減らした電圧分配回路を含むので、メモリセルにオーバーシュートが少ない安定的なワードライン電圧を提供することができる。

以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができるほどに詳細に説明するために、本発明の最も望ましい実施形態を添付の図面を参照して説明する。

図１は本発明によるワードライン電圧発生回路を示すブロック図である。図１を参照すると、フラッシュメモリ装置１０はメモリセルアレイ１００とワードライン電圧発生回路２００とを含む。前記ワードライン電圧発生回路２００はメモリセルアレイ１００にオーバーシュート（ｏｖｅｒｓｈｏｏｔ）またはリップル（ｒｉｐｐｌｅ）が少ない安定的な出力電圧Ｖｏｕｔを提供する。

前記メモリセルアレイ１００はワードライン及びビットラインに連結された多数のメモリセル（図示しない）で構成される。前記ワードライン電圧発生回路２００はメモリセルに書き込み／読み出し／消去動作時ワードライン電圧を印加する。

再び図１を参照すると、前記ワードライン電圧発生回路２００は電荷ポンプ２１０、電圧分配回路２２０、基準電圧発生器２３０、比較器２４０、オシレーター２５０、およびクロックドライバ２６０を含む。

前記電荷ポンプ２１０はクロック信号ＣＬＫに応答して出力電圧Ｖｏｕｔを発生する。前記電圧分配回路２２０は出力電圧Ｖｏｕｔを分配して分配電圧Ｖｄｖｄを出力する。前記電圧分配回路２２０は出力電圧Ｖｏｕｔを段階的に増加させるため、順次に活性化されるステップ制御信号に応答して各々選択される複数個の抵抗器を含む。前記電圧分配回路２２０は前記複数個の抵抗器に存在する寄生キャパシタンスを減らすための手段を具備する。これは以後詳細に説明する。

前記比較器２４０は分配電圧Ｖｄｖｄと基準電圧Ｖｒｅｆとを比較し、比較結果としてクロックイネーブル信号ＣＬＫ＿ＥＮを発生する。前記分配電圧Ｖｄｖｄは前記電圧分配回路２２０から入力を受け、前記基準電圧Ｖｒｅｆは前記基準電圧発生器２３０から入力を受ける。前記比較器２４０は分配電圧Ｖｄｖｄが基準電圧Ｖｒｅｆより低いとき、クロックイネーブル信号ＣＬＫ＿ＥＮを活性化させる。前記オシレーター２５０は発振信号ＯＳＣを発生する。前記クロックドライバ２６０はクロックイネーブル信号ＣＬＫ＿ＥＮ及び発振信号ＯＳＣに応答してクロック信号ＣＬＫを出力する。前記クロックドライバ２６０は、図２に示したように、ＮＡＮＤゲート２６１とインバータ２６２で構成される。例えば、クロックイネーブル信号ＣＬＫ＿ＥＮがハイに活性化されるとき、発振信号ＯＳＣはクロック信号ＣＬＫとして出力される。これは前記電荷ポンプ２１０が動作することを意味する。一方、クロックイネーブル信号ＣＬＫ＿ＥＮがローに非活性化されるとき、発振信号ＯＳＣが遮断されてクロック信号ＣＬＫはトグルされない。これは前記電荷ポンプ２１０が動作しないことを意味する。

ここで、前記基準電圧発生器２３０、前記比較器２４０、前記オシレーター２５０、および前記クロックドライバ２６０は電荷ポンプ制御回路を構成する。出力電圧Ｖｏｕｔが所望する電圧より低い場合、前記電荷ポンプ制御回路はクロック信号ＣＬＫを生成して前記電荷ポンプ２１０が動作するようにする。出力電圧Ｖｏｕｔが所望する電圧に到逹すれば、前記電荷ポンプ制御回路はクロック信号ＣＬＫを生成しない。この際、前記電荷ポンプ２１０は動作しない。このような過程を通じて所望する出力電圧Ｖｏｕｔが生成される。

図３は図１に示した電圧分配回路２２０の望ましい第１実施形態を示す回路図である。図３を参照すると、前記電圧分配回路２２０は第１抵抗器Ｒａ、第２抵抗器Ｒｂ、ループカウンタ３１０、デコーダ３２０、選択回路３３０、第１ステップ抵抗部３４０、および第２ステップ抵抗部３５０を含む。

前記第１抵抗器Ｒａは出力電圧ノードＮＤ１と分配電圧ノードＮＤ２との間に連結される。前記第２抵抗器Ｒｂは前記分配電圧ノードＮＤ２と前記選択回路３３０との間に連結される。前記第２抵抗器Ｒｂは前記第１及び第２ステップ抵抗部３４０、３５０にある抵抗器に含まれず、共通に使用される。これによって、レイアウト（ｌａｙｏｕｔ）面積及び寄生キャパシタンスを減らすことができる。

前記ループカウンタ３１０は内蔵された記録タイマまたは外部で印加されるカウントアップＣｏｕｎｔ＿Ｕｐ信号に応答してｎ（ｎは自然数）ビットのカウント値を増加させる。例えば、前記ループカウンタ３１０はＩＳＰＰ方法によるプログラム動作時プログラムループ回数をカウントする。前記デコーダ３２０は前記ループカウンタ３１０のカウント値をデコーディングしてステップ制御信号（ＳＴＥＰｉ；例えば、ｉ＝０〜１５）を発生する。例えば、前記ループカウンタ３１０の４ビットのカウント値が００００、０００１、００１０、…、１１１１のように増加することによって、ステップ制御信号がＳＴＥＰ０、 ＳＴＥＰ１、ＳＴＥＰ２、…、ＳＴＥＰ１５のように順次に活性化される。一方、前記ループカウンタ３１０は順次に増加するカウント値の下位ｍ（ｍは自然数）ビットの値を選択信号ＳＥＬ[０]として出力する。

前記選択回路３３０は選択信号ＳＥＬ[０]に応答して前記第１ステップ抵抗部３４０または前記第２ステップ抵抗部３５０を選択する。例えば、前記選択信号が“０”すなわち、ＳＥＬ[０]＝０である場合には前記第１ステップ抵抗部３４０が選択され、前記選択信号が“１”すなわち、ＳＥＬ[０]＝１である場合には前記第２ステップ抵抗部３５０が選択される。

ここで、前記ループカウンタ３１０、前記デコーダ３２０、および前記選択回路３３０は選択手段を構成する。前記選択手段はステップ制御信号が印加されるごとに前記第１ステップ抵抗部３４０または前記第２ステップ抵抗部３５０を択一して前記第２抵抗器Ｒｂに連結されるようにする。前記電圧分配回路２２０に第２抵抗器Ｒｂが含まれない場合には前記第１抵抗器Ｒａに連結されるようにする。

前記第１ステップ抵抗部３４０は複数個の抵抗器Ｒ０、Ｒ２、…、Ｒ１４及び複数個のＮＭＯＳトランジスタＮ０、Ｎ２、…、Ｎ１４で構成される。前記複数個の抵抗器Ｒ０、Ｒ２、…、Ｒ１４は互いに並列に連結される。そして各々の抵抗器と各々のＮＭＯＳトランジスタは互いに直列に連結される。前記ＮＭＯＳトランジスタＮ０、Ｎ２、…、Ｎ１４は対応するステップ制御信号ＳＴＥＰ０、ＳＴＥＰ２、…、ＳＴＥＰ１４によって各々制御される。図３に示したように、前記複数個の抵抗器Ｒ０、Ｒ２、…、Ｒ１４は各々寄生キャパシタンスＣ０、Ｃ２、…、Ｃ１４を有する。

前記第２ステップ抵抗部３５０は複数個の抵抗器Ｒ１、Ｒ３、…、Ｒ１５及び複数個のＮＭＯＳトランジスタＮ１、Ｎ３、 …、Ｎ１５を有し、前記第１ステップ抵抗部３４０と同一の構成を有する。前記複数個の抵抗器Ｒ１、Ｒ３、…、Ｒ１５は各々寄生キャパシタンスＣ１、Ｃ３、…、Ｃ１５を有する。

図３に示した電圧分配回路２２０はループカウンタ３１０の４ビットのカウント値が増加することによってステップ制御信号を順次に活性化させる。順次に活性化されたステップ制御信号は第１及び第２ステップ抵抗部３４０、３５０にあるＮＭＯＳトランジスタを交互にターンオン（ｔｕｒｎ ｏｎ）する。すなわち、ステップ制御信号ＳＴＥＰ０に応答して第１ステップ抵抗部３４０にあるＮＭＯＳトランジスタＮ０がターンオン（ｔｕｒｎ ｏｎ）され、続いて、ステップ制御信号ＳＴＥＰ１に応答して第２ステップ抵抗部３５０にあるＮＭＯＳトランジスタＮ１がターンオン（ｔｕｒｎ ｏｎ）される。これと同時に、選択回路３３０はループカウンタ３１０の最下位ビットのカウント値に従って前記第１ステップ抵抗部３４０または前記第２ステップ抵抗部３５０を交互に選択するようになる。すなわち、選択回路３３０はステップ制御信号ＳＴＥＰｉが前記第１ステップ抵抗部３４０に入力されれば、前記第１ステップ抵抗部３４０を選択し、ステップ制御信号ＳＴＥＰｉが前記第２ステップ抵抗部３５０に入力されれば、前記第２ステップ抵抗部３５０を選択する。

従来選択手段を含まない電圧分配回路で、ステップ制御信号が印加されるとき、ステップ抵抗部に存在する寄生キャパシタンスの和はＣ０＋Ｃ１＋Ｃ２＋…＋Ｃ１４＋Ｃ１５である。しかし、本発明による電圧分配回路２２０はステップ制御信号が印加されるとき、ステップ抵抗部に存在する寄生キャパシタンスの和がＣ０＋Ｃ２＋…＋Ｃ１４またはＣ１＋Ｃ３＋…＋Ｃ１５になるので、寄生キャパシタンスの和がおおよそ半分に減る。

図４は図３に示した選択回路に対する望ましい実施形態を示す。図４を参照すると、前記選択回路３３０は簡単に二つのスイッチ３３１、３３２と一つのインバータ３３３で構成される。ここで、前記第１スイッチ３３１は前記第２抵抗器Ｒｂと前記第１ステップ抵抗部３４０との間に連結される。前記第２スイッチ３３２は前記第２抵抗器Ｒｂと前記第２ステップ抵抗部３５０との間に連結される。前記選択回路３３０は選択信号ＳＥＬ[０]に応答して前記第１スイッチ３３１または前記第２スイッチ３３２をターンオン（ｔｕｒｎ ｏｎ）する。すなわち、前記選択信号ＳＥＬ[０]が“０”であれば、前記第１スイッチ３３１がターンオン（ｔｕｒｎ ｏｎ）され、前記選択信号ＳＥＬ[０]が“１”であれば、前記第２スイッチ３３２がターンオン（ｔｕｒｎ ｏｎ）される。

図５及び図６は図４に示したスイッチの望ましい実施形態を示す。図５に示したスイッチ３３２は簡単に一つのＮＭＯＳトランジスタで構成される。前記ＮＭＯＳトランジスタはバルク（ｂｕｌｋ）とソース（ｓｏｕｒｃｅ）が連結されている。これはスレッショルド電圧の上昇を阻んでゲート（ｇａｔｅ）に入力される電圧が低い場合にもドレイン（ｄｒａｉｎ）の電圧がソース（ｓｏｕｒｃｅ）に伝達されるようにするためである。

図６に示したスイッチ３３２は低電圧選択信号ＳＥＬ[０]に高電圧ＮＭＯＳトランジスタＨＮをターンオン（ｔｕｒｎ ｏｎ）するために高電圧スイッチ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈ）６０１を含む。前記高電圧スイッチは低電圧（例えば、０Ｖ〜１．５Ｖ）で動作する選択信号が入力されて高電圧Ｖｐｐを前記高電圧ＮＭＯＳトランジスタＨＮに提供する。

図７は図１に示した電圧分配回路２２０の望ましい第２実施形態を示す回路図である。図７を参照すると、前記電圧分配回路２２０は第１抵抗器Ｒａ、第２抵抗器Ｒｂ、ループカウンタ７１０、デコーダ７２０、選択回路７３０、および第１乃至第４ステップ抵抗部７４０、 ７５０、７６０、７７０を含む。

図７に示した電圧分配回路２２０は前記ループカウンタ７１０の下位２ビットの選択信号ＳＥＬ[１：０]に応答して前記第１乃至第４ステップ抵抗部７４０、７５０、７６０、７７０ のうちの一つを選択する。したがって、前記電圧分配回路２２０はステップ制御信号が印加されるとき、ステップ抵抗部に存在する寄生キャパシタンスの和が従来に比べておおよそ１／４に減る。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることはもちろんである。したがって、本発明の範囲は上述の実施形態に限定してはならず、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって決められなければならない。

本発明によるワードライン電圧発生回路を示すブロック図である。 図１に示したクロックドライバに対する望ましい実施形態を示す回路図である。 図１に示した本発明による電圧分配回路の望ましい第１実施形態を示す回路図である。 図３に示した選択回路を示す回路図である。 図４に示したスイッチを示す回路図である。 図４に示したスイッチを示す回路図である。 図１に示した本発明による電圧分配回路の望ましい第２実施形態を示す回路図である。

符号の説明

１０ フラッシュメモリ装置
１００ メモリセルアレイ
２００ ワードライン電圧発生回路
２１０ 電荷ポンプ
２２０ 電圧分配回路
２３０ 基準電圧発生器
２４０ 比較器
２５０ オシレーター
２６０ クロックドライバ
３１０ ループカウンタ
３２０ デコーダ
３３０ 選択回路
３３１， ３３２ スイッチ

Claims (20)

1. 出力電圧ノードと分配電圧ノードとの間に連結された第１抵抗器と、
   前記分配電圧ノードと接地との間に並列に連結され、順次に活性化されるステップ制御信号に応答して順次に選択される複数個の第２抵抗器と、
   前記ステップ制御信号が活性化されるとき、前記第２抵抗器のうちの一部の抵抗器だけ前記分配ノードに連結されるようにする選択手段とを含むことを特徴とする電圧分配回路。
2. 前記分配電圧ノードと前記複数個の第２抵抗器との間に直列に連結される第３抵抗器をさらに含むことを特徴とする請求項１に記載の電圧分配回路。
3. 前記各々の第２抵抗器と前記接地との間にはＮＭＯＳトランジスタが各々連結され、前記ステップ制御信号は前記ＮＭＯＳトランジスタに各々入力されることを特徴とする請求項１に記載の電圧分配回路。
4. 前記複数個の第２抵抗器は、互いに異なる抵抗値を有することを特徴とする請求項１に記載の電圧分配回路。
5. 前記選択手段は、
   ｎビットのカウント値を増加させ、前記カウント値の下位ｍビットを選択信号として発生するループカウンタと、
   前記ｎビットのカウント値をデコーディングして前記ステップ制御信号を順次に活性化するデコーダと、
   前記選択信号に応答して前記第２抵抗器のうちで選択された抵抗器を含んだ一部の抵抗器だけ前記第１抵抗器に連結されるようにする選択回路とを含むことを特徴とする請求項１に記載の電圧分配回路。
6. 前記選択回路は、前記分配電圧ノードと前記一部の抵抗器との間にスイッチを有することを特徴とする請求項５に記載の電圧分配回路。
7. 前記スイッチはバルクとソースとを連結したＮＭＯＳトランジスタで構成され、前記ＮＭＯＳトランジスタは前記選択信号により制御されることを特徴とする請求項６に記載の電圧分配回路。
8. 前記スイッチは、高電圧に耐久性を有するＮＭＯＳトランジスタと、
   前記ＮＭＯＳトランジスタを制御する高電圧スイッチとを含み、
   前記高電圧スイッチは前記選択信号によって制御されることを特徴とする請求項６に記載の電圧分配回路。
9. 前記出力電圧ノードの電圧は、前記各々のステップ制御信号が印加されるごとに段階的に増加することを特徴とする請求項１に記載の電圧分配回路。
10. クロック信号に応答して選択されたメモリセルにワードライン電圧を提供する電荷ポンプと、
    前記ワードライン電圧を分配して分配電圧を発生する電圧分配回路と、
    前記分配電圧と基準電圧とを比べて、その結果として前記クロック信号を発生する電荷ポンプ制御回路とを含み、
    前記電圧分配回路は、
    ワードライン電圧ノードと分配電圧ノードとの間に連結された第１抵抗器と、
    前記分配電圧ノードと接地との間に並列に連結され、順次に活性化されるステップ制御信号に応答して順次に選択される複数個の第２抵抗器と、
    前記ステップ制御信号が活性化されるとき、前記第２抵抗器のうちの一部の抵抗器だけ前記分配ノードに連結されるようにする選択手段とを含むことを特徴とするワードライン電圧発生回路。
11. 前記電荷ポンプ制御回路は、
    前記分配電圧が前記基準電圧より低い場合にクロックイネーブル信号を活性化する比較器と、
    発振信号を発生するオシレーターと、
    前記クロックイネーブル信号及び前記発振信号に応答して前記クロック信号を発生するクロックドライバとを含むことを特徴とする請求項１０に記載のワードライン電圧発生回路。
12. 前記クロックドライバは、前記クロックイネーブル信号及び前記発振信号が入力されるＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力を反転して前記クロック信号を発生するインバータとを含むことを特徴とする請求項１１に記載のワードライン電圧発生回路。
13. 前記分配電圧ノードと前記複数個の第２抵抗器との間に直列に連結される第３抵抗器をさらに含むことを特徴とする請求項１０に記載のワードライン電圧発生回路。
14. 前記各々の第２抵抗器と前記接地との間にはＮＭＯＳトランジスタが各々連結され、前記ステップ制御信号は前記ＮＭＯＳトランジスタに各々入力されることを特徴とする請求項１０に記載のワードライン電圧発生回路。
15. 前記複数個の第２抵抗器は、互いに異なる抵抗値を有することを特徴とする請求項１０に記載のワードライン電圧発生回路。
16. 前記選択手段は、
    ｎビットのカウント値を増加させ、前記カウント値の下位ｍビットを選択信号として発生するループカウンタと、
    前記ｎビットのカウント値をデコーディングして前記ステップ制御信号を順次に活性化するデコーダと、
    前記選択信号に応答して前記第２抵抗器のうちで選択された抵抗器を含んだ一部の抵抗器だけ前記第１抵抗器に連結されるようにする選択回路とを含むことを特徴とする請求項１０に記載のワードライン電圧発生回路。
17. 前記選択回路は、前記分配電圧ノードと前記一部の抵抗器との間にスイッチを有することを特徴とする請求項１６に記載のワードライン電圧発生回路。
18. 前記スイッチはバルクとソースとを連結したＮＭＯＳトランジスタで構成され、前記ＮＭＯＳトランジスタは前記選択信号により制御されることを特徴とする請求項１７に記載のワードライン電圧発生回路。
19. 前記スイッチは、高電圧に耐久性を有するＮＭＯＳトランジスタと、
    前記ＮＭＯＳトランジスタを制御する高電圧スイッチとを含み、
    前記高電圧スイッチは前記選択信号によって制御されることを特徴とする請求項１７に記載のワードライン電圧発生回路。
20. 前記ワードライン電圧は、前記各々のステップ制御信号が印加されるごとに段階的に増加することを特徴とする請求項１０に記載の電圧分配回路。

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