JPH0896591A - 不揮発性半導体メモリ装置の自動プログラム回路 - Google Patents
不揮発性半導体メモリ装置の自動プログラム回路Info
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- JPH0896591A JPH0896591A JP22985095A JP22985095A JPH0896591A JP H0896591 A JPH0896591 A JP H0896591A JP 22985095 A JP22985095 A JP 22985095A JP 22985095 A JP22985095 A JP 22985095A JP H0896591 A JPH0896591 A JP H0896591A
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- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 工程条件等の変化に左右されることなく均一
のセルしきい値電圧を得られるプログラムを実行できる
電気的プログラム可能な不揮発性半導体メモリを提供す
る。 【解決手段】 プログラム検証を行う不揮発性メモリに
プログラム電圧発生回路２００を使用する。この回路２
００は、高電圧発生回路１０によるプログラム電圧Ｖｐ
ｇｍをトリミング回路３０で分圧し、該分圧電圧を比較
回路４０で基準電圧と比較してその比較結果により高電
圧発生制御回路２０が高電圧発生回路１０を制御する。
トリミング回路３０は、トリミング信号ＴＲＭｐ1 …に
応じてトランジスタ３３〜３５が導通することで分圧値
が変更されるようになっている。プログラム検証でプロ
グラム失敗が判断されプログラムが繰り返される度にト
リミング信号が順次発生され、これに応じて順次にトラ
ンジスタ３３〜３５が導通していくので、プログラム電
圧は順次増加していく。
のセルしきい値電圧を得られるプログラムを実行できる
電気的プログラム可能な不揮発性半導体メモリを提供す
る。 【解決手段】 プログラム検証を行う不揮発性メモリに
プログラム電圧発生回路２００を使用する。この回路２
００は、高電圧発生回路１０によるプログラム電圧Ｖｐ
ｇｍをトリミング回路３０で分圧し、該分圧電圧を比較
回路４０で基準電圧と比較してその比較結果により高電
圧発生制御回路２０が高電圧発生回路１０を制御する。
トリミング回路３０は、トリミング信号ＴＲＭｐ1 …に
応じてトランジスタ３３〜３５が導通することで分圧値
が変更されるようになっている。プログラム検証でプロ
グラム失敗が判断されプログラムが繰り返される度にト
リミング信号が順次発生され、これに応じて順次にトラ
ンジスタ３３〜３５が導通していくので、プログラム電
圧は順次増加していく。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置に関するもので、特に、電気的プログラム可能な
不揮発性半導体メモリ装置の自動プログラム回路に関す
るものである。
リ装置に関するもので、特に、電気的プログラム可能な
不揮発性半導体メモリ装置の自動プログラム回路に関す
るものである。
【０００２】
【従来の技術】電気的プログラムを行う不揮発性メモリ
の代表であるＥＥＰＲＯＭは、ＮＡＮＤ形のセル構造を
もつものが現在一般的になっている。ＮＡＮＤ形のセル
構造を有するＥＥＰＲＯＭのメモリセルアレイは、行と
列のマトリックス形態に配列した多数のＮＡＮＤセルユ
ニットで構成される。図１２に、メモリセルアレイの一
部分におけるＮＡＮＤセルユニットの等価回路図を示
す。ＮＡＮＤセルユニットＮＵ１〜ＮＵｍのそれぞれ
は、ドレインが対応ビット線に接続された第１選択トラ
ンジスタ１２０と、ソースが共通ソース線ＣＳＬに接続
された第２選択トランジスタ１２１と、を有し、これら
第１選択トランジスタ１２０のソースと第２選択トラン
ジスタ１２１のドレインとの間に、メモリセルトランジ
スタ（“メモリセル”とする）Ｍ１〜Ｍ８のドレイン−
ソース通路（チャネル）を直列接続した構造をもってい
る。１列に配列された第１選択トランジスタ１２０のゲ
ート、メモリセルＭ１〜Ｍ８の制御ゲート、及び第２選
択トランジスタ１２１のゲートは、それぞれ第１選択線
ＳＬ１、ワード線ＷＬ１〜ＷＬ８、及び第２選択線ＳＬ
２に接続されている。
の代表であるＥＥＰＲＯＭは、ＮＡＮＤ形のセル構造を
もつものが現在一般的になっている。ＮＡＮＤ形のセル
構造を有するＥＥＰＲＯＭのメモリセルアレイは、行と
列のマトリックス形態に配列した多数のＮＡＮＤセルユ
ニットで構成される。図１２に、メモリセルアレイの一
部分におけるＮＡＮＤセルユニットの等価回路図を示
す。ＮＡＮＤセルユニットＮＵ１〜ＮＵｍのそれぞれ
は、ドレインが対応ビット線に接続された第１選択トラ
ンジスタ１２０と、ソースが共通ソース線ＣＳＬに接続
された第２選択トランジスタ１２１と、を有し、これら
第１選択トランジスタ１２０のソースと第２選択トラン
ジスタ１２１のドレインとの間に、メモリセルトランジ
スタ（“メモリセル”とする）Ｍ１〜Ｍ８のドレイン−
ソース通路（チャネル）を直列接続した構造をもってい
る。１列に配列された第１選択トランジスタ１２０のゲ
ート、メモリセルＭ１〜Ｍ８の制御ゲート、及び第２選
択トランジスタ１２１のゲートは、それぞれ第１選択線
ＳＬ１、ワード線ＷＬ１〜ＷＬ８、及び第２選択線ＳＬ
２に接続されている。
【０００３】これら第１、第２選択トランジスタ１２
０，１２１及びメモリセルＭ１〜Ｍ８は、半導体基板の
主表面に形成したＰ形ウェル内に設けられる。即ち、各
ＮＡＮＤセルユニットＮＵ１〜ＮＵｍの第１選択トラン
ジスタ１２０のソースとメモリセルＭ１のドレインとの
ソース・ドレイン共通領域、メモリセルＭ１〜Ｍ８のソ
ース・ドレイン共通領域、そして第２選択トランジスタ
１２１のドレインとメモリセルＭ８のソースとのドレイ
ン・ソース共通領域が、Ｐ形ウェル内に形成される。メ
モリセルＭ１〜Ｍ８の各チャネル上にはトンネル絶縁膜
を介してポリシリコンのフローティングゲートが形成さ
れ、このフローティングゲート上に中間誘電体膜を介し
てポリシリコン或いは高融点金属シリサイドからなる制
御ゲートが形成される。第１選択トランジスタ１２０の
Ｐ形ウェル内にあるドレイン領域は、高融点金属シリサ
イド又は金属で形成した対応ビット線へ開口を通じてそ
れぞれ接続され、第２選択トランジスタ１２１のＰ形ウ
ェル内にあるソース領域は、高融点金属シリサイド又は
金属で形成した共通ソース線ＣＳＬと接続される。
０，１２１及びメモリセルＭ１〜Ｍ８は、半導体基板の
主表面に形成したＰ形ウェル内に設けられる。即ち、各
ＮＡＮＤセルユニットＮＵ１〜ＮＵｍの第１選択トラン
ジスタ１２０のソースとメモリセルＭ１のドレインとの
ソース・ドレイン共通領域、メモリセルＭ１〜Ｍ８のソ
ース・ドレイン共通領域、そして第２選択トランジスタ
１２１のドレインとメモリセルＭ８のソースとのドレイ
ン・ソース共通領域が、Ｐ形ウェル内に形成される。メ
モリセルＭ１〜Ｍ８の各チャネル上にはトンネル絶縁膜
を介してポリシリコンのフローティングゲートが形成さ
れ、このフローティングゲート上に中間誘電体膜を介し
てポリシリコン或いは高融点金属シリサイドからなる制
御ゲートが形成される。第１選択トランジスタ１２０の
Ｐ形ウェル内にあるドレイン領域は、高融点金属シリサ
イド又は金属で形成した対応ビット線へ開口を通じてそ
れぞれ接続され、第２選択トランジスタ１２１のＰ形ウ
ェル内にあるソース領域は、高融点金属シリサイド又は
金属で形成した共通ソース線ＣＳＬと接続される。
【０００４】このようなＥＥＰＲＯＭのメモリセル消去
は、プログラム前、即ちデータ書込前に行われる。メモ
リセルの消去は、Ｐ形ウェル領域に消去電圧、例えば約
２０Ｖの電圧を印加し、ワード線ＷＬ１〜ＷＬ８に基準
電圧、例えば接地電圧Ｖｓｓを印加することによって行
われる。これによる電界でフローティングゲートの電子
がトンネル絶縁膜を通じてＰ形ウェル領域へ放出され、
メモリセルはエンハンスメント形のトランジスタにな
る。従って、消去されたメモリセルはデータ“１”を記
憶している。
は、プログラム前、即ちデータ書込前に行われる。メモ
リセルの消去は、Ｐ形ウェル領域に消去電圧、例えば約
２０Ｖの電圧を印加し、ワード線ＷＬ１〜ＷＬ８に基準
電圧、例えば接地電圧Ｖｓｓを印加することによって行
われる。これによる電界でフローティングゲートの電子
がトンネル絶縁膜を通じてＰ形ウェル領域へ放出され、
メモリセルはエンハンスメント形のトランジスタにな
る。従って、消去されたメモリセルはデータ“１”を記
憶している。
【０００５】ワード線を選択してメモリセルのプログラ
ムを行う、即ちデータ“０”の書込みは、選択対象のワ
ード線にプログラム電圧、例えば１８Ｖの高電圧を印加
し、データ“０”を書込むメモリセルのソースとドレイ
ンに基準電圧、例えば接地電圧Ｖｓｓを印加することに
よって行われる。これによる電界で、プログラム対象の
メモリセルのフローティングゲートへトンネル絶縁膜を
通じて電子が注入され、当該メモリセルはデプレッショ
ン形のトランジスタに変更される。
ムを行う、即ちデータ“０”の書込みは、選択対象のワ
ード線にプログラム電圧、例えば１８Ｖの高電圧を印加
し、データ“０”を書込むメモリセルのソースとドレイ
ンに基準電圧、例えば接地電圧Ｖｓｓを印加することに
よって行われる。これによる電界で、プログラム対象の
メモリセルのフローティングゲートへトンネル絶縁膜を
通じて電子が注入され、当該メモリセルはデプレッショ
ン形のトランジスタに変更される。
【０００６】このプログラム後、対象のメモリセルが設
定通りのしきい値電圧を有するようにプログラム成功し
ているかどうかを検査するプログラム検証動作が行われ
る。このような消去、プログラム、プログラム検証技術
については、本願出願人に譲渡された１９９４年８月１
９日付公開の韓国特許公開第９４−１８８７０号に開示
されている。
定通りのしきい値電圧を有するようにプログラム成功し
ているかどうかを検査するプログラム検証動作が行われ
る。このような消去、プログラム、プログラム検証技術
については、本願出願人に譲渡された１９９４年８月１
９日付公開の韓国特許公開第９４−１８８７０号に開示
されている。
【０００７】
【発明が解決しようとする課題】ＥＥＰＲＯＭの大容量
化、高集積化に伴って、ゲート絶縁膜及び中間絶縁膜の
幅、厚さ、チャネル領域の幅、長さ等のメモリセルサイ
ズも縮小する傾向にある。これに応じて製造工程の条件
変化に敏感となるため、ゲート絶縁膜、中間絶縁膜、及
びチャネル領域の幅や厚さの均一性確保も難しくなって
いるのが現状である。このため、プログラム後のメモリ
セルのしきい値電圧が不均一になる可能性がないとはい
えない。もし、プログラム後のメモリセルでいずれか１
つでも所定のしきい値電圧に達していないものがある
と、誤データ読出につながる。そこで、よりいっそう信
頼性を高めるために、上述の韓国特許公開第９４−１８
８７０号に開示されているような、メモリセルのプログ
ラム成功を判断するためのプログラム検証回路が提案さ
れている。これによれば、プログラム失敗の可能性は非
常に低いものとなり、信頼性が大きく向上するが、プロ
グラム検証後にその前と同じ一定レベルのプログラム電
圧をもって再びプログラム動作を行うようにしているた
め、プログラムメモリセルのしきい値電圧の不均一発生
を完全に排除しきるには至っていない。またしきい値電
圧は、電源電圧や動作温度等の条件変化の影響も受ける
ので、これらの影響も極力排除できればより好ましいと
いえる。
化、高集積化に伴って、ゲート絶縁膜及び中間絶縁膜の
幅、厚さ、チャネル領域の幅、長さ等のメモリセルサイ
ズも縮小する傾向にある。これに応じて製造工程の条件
変化に敏感となるため、ゲート絶縁膜、中間絶縁膜、及
びチャネル領域の幅や厚さの均一性確保も難しくなって
いるのが現状である。このため、プログラム後のメモリ
セルのしきい値電圧が不均一になる可能性がないとはい
えない。もし、プログラム後のメモリセルでいずれか１
つでも所定のしきい値電圧に達していないものがある
と、誤データ読出につながる。そこで、よりいっそう信
頼性を高めるために、上述の韓国特許公開第９４−１８
８７０号に開示されているような、メモリセルのプログ
ラム成功を判断するためのプログラム検証回路が提案さ
れている。これによれば、プログラム失敗の可能性は非
常に低いものとなり、信頼性が大きく向上するが、プロ
グラム検証後にその前と同じ一定レベルのプログラム電
圧をもって再びプログラム動作を行うようにしているた
め、プログラムメモリセルのしきい値電圧の不均一発生
を完全に排除しきるには至っていない。またしきい値電
圧は、電源電圧や動作温度等の条件変化の影響も受ける
ので、これらの影響も極力排除できればより好ましいと
いえる。
【０００８】このような課題に鑑みて本発明では、電気
的プログラム可能な不揮発性半導体メモリ装置につい
て、工程条件の変化に左右されることなく、また、電源
電圧や動作電圧等の条件変動にも影響され難く、均一の
しきい値電圧を得られるようなプログラム実行を可能と
し、よりいっそうの信頼性向上を図らんとするものであ
る。
的プログラム可能な不揮発性半導体メモリ装置につい
て、工程条件の変化に左右されることなく、また、電源
電圧や動作電圧等の条件変動にも影響され難く、均一の
しきい値電圧を得られるようなプログラム実行を可能と
し、よりいっそうの信頼性向上を図らんとするものであ
る。
【０００９】
【課題を解決するための手段】このような目的を達成す
るためには、前のプログラムで失敗したメモリセルに対
してプログラム電圧を変化させて再実行できれば、工程
条件や動作条件の変化を克服してよりプログラム成功率
を上げられ、均一のしきい値電圧を得られると考えられ
る。そこで本発明では、プログラム電圧によるプログラ
ムとプログラム成功を判断するプログラム検証を連続し
て行うようにした電気的プログラム可能な不揮発性半導
体メモリ装置のプログラム方法において、プログラム回
数に応じてプログラム電圧を所定の電圧範囲で順次増加
させて発生することを特徴としたプログラム方法を提供
する。またこの場合に、プログラム電圧が所定の電圧範
囲の上限に達するとそのレベルを維持して以降のプログ
ラムを行うようにすることを特徴とする。更に、このプ
ログラム方法において、プログラム対象外のメモリセル
に対して供給するパス電圧を、プログラム電圧の順次増
加に追従して所定の電圧差を保ち順次増加させることを
特徴とする。
るためには、前のプログラムで失敗したメモリセルに対
してプログラム電圧を変化させて再実行できれば、工程
条件や動作条件の変化を克服してよりプログラム成功率
を上げられ、均一のしきい値電圧を得られると考えられ
る。そこで本発明では、プログラム電圧によるプログラ
ムとプログラム成功を判断するプログラム検証を連続し
て行うようにした電気的プログラム可能な不揮発性半導
体メモリ装置のプログラム方法において、プログラム回
数に応じてプログラム電圧を所定の電圧範囲で順次増加
させて発生することを特徴としたプログラム方法を提供
する。またこの場合に、プログラム電圧が所定の電圧範
囲の上限に達するとそのレベルを維持して以降のプログ
ラムを行うようにすることを特徴とする。更に、このプ
ログラム方法において、プログラム対象外のメモリセル
に対して供給するパス電圧を、プログラム電圧の順次増
加に追従して所定の電圧差を保ち順次増加させることを
特徴とする。
【００１０】このようなプログラム方法を可能とする不
揮発性半導体メモリ装置として本発明では、多数のフロ
ーティングゲート形メモリセルからなるメモリセルアレ
イを有し、メモリセルを選択してプログラムするための
プログラム回路と、メモリセルのプログラム成功を判断
するためのプログラム検証回路と、を備えた電気的プロ
グラム可能な不揮発性半導体メモリ装置において、プロ
グラム電圧を発生するための高電圧発生回路と、前記プ
ログラム電圧を分圧して出力するトリミング回路と、こ
のトリミング回路の出力と基準電圧とを比較してその比
較結果を出力する比較回路と、この比較回路の出力に従
って前記高電圧発生回路を動作制御する高電圧発生制御
回路と、を有してなり、プログラム回数に応じて前記ト
リミング回路の分圧値が変わることで、発生されるプロ
グラム電圧のレベルが変化するようになっているプログ
ラム電圧発生回路を備えることを特徴とした不揮発性半
導体メモリ装置を提供する。
揮発性半導体メモリ装置として本発明では、多数のフロ
ーティングゲート形メモリセルからなるメモリセルアレ
イを有し、メモリセルを選択してプログラムするための
プログラム回路と、メモリセルのプログラム成功を判断
するためのプログラム検証回路と、を備えた電気的プロ
グラム可能な不揮発性半導体メモリ装置において、プロ
グラム電圧を発生するための高電圧発生回路と、前記プ
ログラム電圧を分圧して出力するトリミング回路と、こ
のトリミング回路の出力と基準電圧とを比較してその比
較結果を出力する比較回路と、この比較回路の出力に従
って前記高電圧発生回路を動作制御する高電圧発生制御
回路と、を有してなり、プログラム回数に応じて前記ト
リミング回路の分圧値が変わることで、発生されるプロ
グラム電圧のレベルが変化するようになっているプログ
ラム電圧発生回路を備えることを特徴とした不揮発性半
導体メモリ装置を提供する。
【００１１】また、行と列のマトリックス形態に配列し
た多数のＮＡＮＤセルユニットで構成され、各ＮＡＮＤ
セルユニットはチャネルを直列接続したフローティング
ゲート形の複数のメモリセルを有してなり、そして、１
行に配列されたメモリセルの各制御ゲートへ接続するワ
ード線を備えたメモリセルアレイと、ワード線を選択し
て該選択ワード線に接続したプログラム対象のメモリセ
ルをプログラムするためのプログラム回路と、プログラ
ム後にメモリセルのプログラム成功を判断するためのプ
ログラム検証回路と、を備えた電気的プログラム可能な
不揮発性半導体メモリ装置において、プログラム対象の
メモリセルのプログラムが成功しないとその度にプログ
ラム電圧を順次増加させて発生し、前記選択ワード線へ
提供するプログラム電圧発生回路と、前記順次に増加す
るプログラム電圧と所定の電圧差を保って順次に増加す
るパス電圧を発生し、前記選択ワード線以外のワード線
へ提供するパス電圧発生回路と、を備えることを特徴と
した不揮発性半導体メモリ装置を提供する。
た多数のＮＡＮＤセルユニットで構成され、各ＮＡＮＤ
セルユニットはチャネルを直列接続したフローティング
ゲート形の複数のメモリセルを有してなり、そして、１
行に配列されたメモリセルの各制御ゲートへ接続するワ
ード線を備えたメモリセルアレイと、ワード線を選択し
て該選択ワード線に接続したプログラム対象のメモリセ
ルをプログラムするためのプログラム回路と、プログラ
ム後にメモリセルのプログラム成功を判断するためのプ
ログラム検証回路と、を備えた電気的プログラム可能な
不揮発性半導体メモリ装置において、プログラム対象の
メモリセルのプログラムが成功しないとその度にプログ
ラム電圧を順次増加させて発生し、前記選択ワード線へ
提供するプログラム電圧発生回路と、前記順次に増加す
るプログラム電圧と所定の電圧差を保って順次に増加す
るパス電圧を発生し、前記選択ワード線以外のワード線
へ提供するパス電圧発生回路と、を備えることを特徴と
した不揮発性半導体メモリ装置を提供する。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につい
て、添付の図面を参照して作用効果等を交えつつ詳細に
説明する。
て、添付の図面を参照して作用効果等を交えつつ詳細に
説明する。
【００１３】この実施形態では、−１．８Ｖのしきい値
電圧を有するデプレッション形のＮチャネルＭＯＳトラ
ンジスタ（以下“Ｄ形トランジスタ”とする）と、約
０．７Ｖのしきい値電圧を有するエンハンスメント形の
ＮチャネルＭＯＳトランジスタ（以下“Ｎ形トランジス
タ”とする）と、約−０．９Ｖのしきい値電圧を有する
ＰチャネルＭＯＳトランジスタ（以下“Ｐ形トランジス
タ”とする）と、を使用するものとする。
電圧を有するデプレッション形のＮチャネルＭＯＳトラ
ンジスタ（以下“Ｄ形トランジスタ”とする）と、約
０．７Ｖのしきい値電圧を有するエンハンスメント形の
ＮチャネルＭＯＳトランジスタ（以下“Ｎ形トランジス
タ”とする）と、約−０．９Ｖのしきい値電圧を有する
ＰチャネルＭＯＳトランジスタ（以下“Ｐ形トランジス
タ”とする）と、を使用するものとする。
【００１４】図１に、プログラム電圧発生回路２００の
回路例を示している。高電圧発生回路１０は、プログラ
ム中に、高電圧発生制御回路２０によるチャージポンピ
ング信号φｐｐとその相補信号バーφｐｐに応答してプ
ログラム電圧Ｖｐｇｍを発生する。この高電圧発生回路
１０はチャージポンプ方式を使用した一般的な回路で、
電源電圧Ｖｃｃより高い高電圧のプログラム電圧Ｖｐｇ
ｍを発生する。具体的には、高電圧発生回路１０は、ノ
ード１にＶｃｃ−Ｖｔｈの初期電圧を提供するＮ形トラ
ンジスタ１７と、ノード１と出力ノード２との間にチャ
ネルを直列接続したＮ形トランジスタ１１〜１６と、こ
れらＮ形トランジスタ１１〜１６の各ゲートにそれぞれ
接続されたＭＯＳキャパシタ３〜８と、から構成され
る。Ｎ形トランジスタ１１〜１６の各ゲートはそれぞれ
自分のドレインへ接続されており、また、奇数番目のＭ
ＯＳキャパシタ３，５，……，７のドレイン−ソース共
通点（電極）にはチャージポンピング信号φｐｐが、偶
数番目のＭＯＳキャパシタ４，６，……，８のドレイン
−ソース共通点（電極）には相補チャージポンピング信
号バーφｐｐが、それぞれ入力されている。
回路例を示している。高電圧発生回路１０は、プログラ
ム中に、高電圧発生制御回路２０によるチャージポンピ
ング信号φｐｐとその相補信号バーφｐｐに応答してプ
ログラム電圧Ｖｐｇｍを発生する。この高電圧発生回路
１０はチャージポンプ方式を使用した一般的な回路で、
電源電圧Ｖｃｃより高い高電圧のプログラム電圧Ｖｐｇ
ｍを発生する。具体的には、高電圧発生回路１０は、ノ
ード１にＶｃｃ−Ｖｔｈの初期電圧を提供するＮ形トラ
ンジスタ１７と、ノード１と出力ノード２との間にチャ
ネルを直列接続したＮ形トランジスタ１１〜１６と、こ
れらＮ形トランジスタ１１〜１６の各ゲートにそれぞれ
接続されたＭＯＳキャパシタ３〜８と、から構成され
る。Ｎ形トランジスタ１１〜１６の各ゲートはそれぞれ
自分のドレインへ接続されており、また、奇数番目のＭ
ＯＳキャパシタ３，５，……，７のドレイン−ソース共
通点（電極）にはチャージポンピング信号φｐｐが、偶
数番目のＭＯＳキャパシタ４，６，……，８のドレイン
−ソース共通点（電極）には相補チャージポンピング信
号バーφｐｐが、それぞれ入力されている。
【００１５】高電圧発生回路１０の出力ノード２は、チ
ャネルを直列接続したＤ形トランジスタ１８，１９を介
して電源電圧Ｖｃｃへつながれている。Ｄ形トランジス
タ１８のゲートにはプログラム制御信号バーＰＧＭが入
力され、Ｄ形トランジスタ１９のゲートには電源電圧Ｖ
ｃｃが入力される。これらＤ形トランジスタ１８，１９
は、プログラム終了時に、高電圧発生回路１０から出力
されているプログラム電圧Ｖｐｇｍを電源電圧Ｖｃｃへ
放電する役割をもつ。
ャネルを直列接続したＤ形トランジスタ１８，１９を介
して電源電圧Ｖｃｃへつながれている。Ｄ形トランジス
タ１８のゲートにはプログラム制御信号バーＰＧＭが入
力され、Ｄ形トランジスタ１９のゲートには電源電圧Ｖ
ｃｃが入力される。これらＤ形トランジスタ１８，１９
は、プログラム終了時に、高電圧発生回路１０から出力
されているプログラム電圧Ｖｐｇｍを電源電圧Ｖｃｃへ
放電する役割をもつ。
【００１６】また、出力ノード２には、プログラム中に
プログラム電圧Ｖｐｇｍを順次増加させるトリミング回
路３０が接続される。このトリミング回路３０は、基準
電圧、例えば接地電圧Ｖｓｓから出力ノード２へＮ形ト
ランジスタ３１のチャネルと抵抗Ｒ1 〜Ｒ10，Ｒｎ，Ｒ
ｍとを直列接続した構成を有している。Ｎ形トランジス
タ３１のゲートには、インバータ３２を介してプログラ
ム制御信号バーＰＧＭが入力される。抵抗Ｒｎ及び抵抗
Ｒ10の接続ノード３７と、抵抗Ｒ1 及びＮ形トランジス
タ３１のドレインの接続ノード３８とは、Ｎ形トランジ
スタ３３のチャネルを通じて短絡可能にしてある。同様
に、抵抗Ｒ1 〜Ｒ10間の各接続ノードと接続ノード３８
とは、Ｎ形トランジスタ３５，３４，……のチャネルを
通じてそれぞれ短絡可能にしてある。これらＮ形トラン
ジスタ３３〜３５の各ゲートには、トリミング信号ＴＲ
Ｍｐ10〜ＴＲＭｐ1 がそれぞれ入力されている。即ち、
Ｎ形トランジスタ３３〜３５は、トリミング信号ＴＲＭ
ｐ1 〜ＴＲＭｐ10に応じて順次抵抗Ｒ1 〜Ｒ10のバイパ
スになるバイパス手段である。これにより、各抵抗によ
る分圧値が変化し、抵抗Ｒｍ及び抵抗Ｒｎの接続ノード
３６から出力される電圧Ｖ36を変更可能である。
プログラム電圧Ｖｐｇｍを順次増加させるトリミング回
路３０が接続される。このトリミング回路３０は、基準
電圧、例えば接地電圧Ｖｓｓから出力ノード２へＮ形ト
ランジスタ３１のチャネルと抵抗Ｒ1 〜Ｒ10，Ｒｎ，Ｒ
ｍとを直列接続した構成を有している。Ｎ形トランジス
タ３１のゲートには、インバータ３２を介してプログラ
ム制御信号バーＰＧＭが入力される。抵抗Ｒｎ及び抵抗
Ｒ10の接続ノード３７と、抵抗Ｒ1 及びＮ形トランジス
タ３１のドレインの接続ノード３８とは、Ｎ形トランジ
スタ３３のチャネルを通じて短絡可能にしてある。同様
に、抵抗Ｒ1 〜Ｒ10間の各接続ノードと接続ノード３８
とは、Ｎ形トランジスタ３５，３４，……のチャネルを
通じてそれぞれ短絡可能にしてある。これらＮ形トラン
ジスタ３３〜３５の各ゲートには、トリミング信号ＴＲ
Ｍｐ10〜ＴＲＭｐ1 がそれぞれ入力されている。即ち、
Ｎ形トランジスタ３３〜３５は、トリミング信号ＴＲＭ
ｐ1 〜ＴＲＭｐ10に応じて順次抵抗Ｒ1 〜Ｒ10のバイパ
スになるバイパス手段である。これにより、各抵抗によ
る分圧値が変化し、抵抗Ｒｍ及び抵抗Ｒｎの接続ノード
３６から出力される電圧Ｖ36を変更可能である。
【００１７】比較回路４０は、プログラム中に、抵抗Ｒ
ｍ及び抵抗Ｒｎの接続ノード３６の電圧Ｖ36と基準電圧
Ｖprefとを比較する。チャネルを介して接地電圧Ｖｓｓ
へ共通ノード４６をつなげるＮ形トランジスタ４１は、
そのゲートにインバータ４７を通じてプログラム制御信
号バーＰＧＭを受け制御される。そして、電源電圧Ｖｃ
ｃと共通ノード４６との間には、Ｐ形トランジスタ４４
及びＮ形トランジスタ４２の各チャネルを直列接続した
第１ブランチと、Ｐ形トランジスタ４５及びＮ形トラン
ジスタ４３の各チャネルを直列接続した第２ブランチ
と、が並列に設けられている。Ｐ形トランジスタ４４，
４５のゲートは共通に、Ｐ形トランジスタ４５とＮ形ト
ランジスタ４３との接続ノード４８に接続されている。
Ｎ形トランジスタ４３のゲートには基準電圧Ｖpref、例
えば約１．６７Ｖが印加される。一方のＮ形トランジス
タ４２のゲートには前記接続ノード３６の電圧Ｖ36が印
加される。該比較回路４０の出力は、Ｐ形トランジスタ
４４とＮ形トランジスタ４２との接続ノード４９からと
られている。この比較回路４０は、電圧Ｖ36＞Ｖprefの
ときは“Ｌ”状態（論理０）を出力し、電圧Ｖ36＜Ｖpr
efのときは“Ｈ”状態（論理１）を出力する差動増幅回
路の構成である。
ｍ及び抵抗Ｒｎの接続ノード３６の電圧Ｖ36と基準電圧
Ｖprefとを比較する。チャネルを介して接地電圧Ｖｓｓ
へ共通ノード４６をつなげるＮ形トランジスタ４１は、
そのゲートにインバータ４７を通じてプログラム制御信
号バーＰＧＭを受け制御される。そして、電源電圧Ｖｃ
ｃと共通ノード４６との間には、Ｐ形トランジスタ４４
及びＮ形トランジスタ４２の各チャネルを直列接続した
第１ブランチと、Ｐ形トランジスタ４５及びＮ形トラン
ジスタ４３の各チャネルを直列接続した第２ブランチ
と、が並列に設けられている。Ｐ形トランジスタ４４，
４５のゲートは共通に、Ｐ形トランジスタ４５とＮ形ト
ランジスタ４３との接続ノード４８に接続されている。
Ｎ形トランジスタ４３のゲートには基準電圧Ｖpref、例
えば約１．６７Ｖが印加される。一方のＮ形トランジス
タ４２のゲートには前記接続ノード３６の電圧Ｖ36が印
加される。該比較回路４０の出力は、Ｐ形トランジスタ
４４とＮ形トランジスタ４２との接続ノード４９からと
られている。この比較回路４０は、電圧Ｖ36＞Ｖprefの
ときは“Ｌ”状態（論理０）を出力し、電圧Ｖ36＜Ｖpr
efのときは“Ｈ”状態（論理１）を出力する差動増幅回
路の構成である。
【００１８】高電圧発生制御回路２０は、比較回路４０
の出力を受けて高電圧発生回路１０を制御し、プログラ
ム電圧Ｖｐｇｍのレベル維持を行う回路である。比較回
路４０の出力、即ち接続ノード４９の電圧はＮＡＮＤゲ
ート２２へ入力され、インバータ２１を介したプログラ
ム制御信号バーＰＧＭとＮＡＮＤ演算される。ＮＡＮＤ
ゲート２２の出力は、ＮＡＮＤゲート２４，２５の各入
力端子にインバータ２３を介して入力され、リング発振
器（図示略）からのクロックパルスバーφｐ，φｐとそ
れぞれＮＡＮＤ演算される（バーφｐはφｐの相補信
号）。このクロックパルスバーφｐ，φｐは約８ＭＨｚ
の周波数をもつ。そして、ＮＡＮＤゲート２４，２５の
各出力は、それぞれインバータ２６，２７を通じてチャ
ージポンピング信号バーφｐｐ，φｐｐとして高電圧発
生回路１０へ出力される。
の出力を受けて高電圧発生回路１０を制御し、プログラ
ム電圧Ｖｐｇｍのレベル維持を行う回路である。比較回
路４０の出力、即ち接続ノード４９の電圧はＮＡＮＤゲ
ート２２へ入力され、インバータ２１を介したプログラ
ム制御信号バーＰＧＭとＮＡＮＤ演算される。ＮＡＮＤ
ゲート２２の出力は、ＮＡＮＤゲート２４，２５の各入
力端子にインバータ２３を介して入力され、リング発振
器（図示略）からのクロックパルスバーφｐ，φｐとそ
れぞれＮＡＮＤ演算される（バーφｐはφｐの相補信
号）。このクロックパルスバーφｐ，φｐは約８ＭＨｚ
の周波数をもつ。そして、ＮＡＮＤゲート２４，２５の
各出力は、それぞれインバータ２６，２７を通じてチャ
ージポンピング信号バーφｐｐ，φｐｐとして高電圧発
生回路１０へ出力される。
【００１９】電圧Ｖ36＞Ｖprefのときは高電圧発生制御
回路２０の制御で高電圧発生回路は非活性化され、電圧
Ｖ36＜Ｖprefのときは高電圧発生制御回路２０の制御で
高電圧発生回路１０が活性化される。即ち、プログラム
電圧Ｖｐｇｍの増加で電圧Ｖ 36が増加すると、高電圧発
生制御回路２０による高電圧発生回路１０のチャージポ
ンプが非活性化され、それによりプログラム電圧Ｖｐｇ
ｍは減少する。また、プログラム電圧Ｖｐｇｍの減少で
電圧Ｖ36が減少すると、高電圧発生制御回路２０による
高電圧発生回路１０のチャージポンプが活性化され、そ
れによりプログラム電圧Ｖｐｇｍは増加する。従って、
プログラム電圧Ｖｐｇｍは、高電圧発生制御路２０の制
御でトリミング回路３０に応じた一定の電圧レベルに維
持される。
回路２０の制御で高電圧発生回路は非活性化され、電圧
Ｖ36＜Ｖprefのときは高電圧発生制御回路２０の制御で
高電圧発生回路１０が活性化される。即ち、プログラム
電圧Ｖｐｇｍの増加で電圧Ｖ 36が増加すると、高電圧発
生制御回路２０による高電圧発生回路１０のチャージポ
ンプが非活性化され、それによりプログラム電圧Ｖｐｇ
ｍは減少する。また、プログラム電圧Ｖｐｇｍの減少で
電圧Ｖ36が減少すると、高電圧発生制御回路２０による
高電圧発生回路１０のチャージポンプが活性化され、そ
れによりプログラム電圧Ｖｐｇｍは増加する。従って、
プログラム電圧Ｖｐｇｍは、高電圧発生制御路２０の制
御でトリミング回路３０に応じた一定の電圧レベルに維
持される。
【００２０】Ｎ形トランジスタ３３〜３５がすべて非導
通状態にあるとき、出力ノード２の初期プログラム電圧
Ｖpgmin は、次の数式１により得られる。
通状態にあるとき、出力ノード２の初期プログラム電圧
Ｖpgmin は、次の数式１により得られる。
【数１】Ｖpgmin ＝Ｖpref〔１＋Ｒｍ／（Ｒ1 ＋Ｒ2 ＋
…＋Ｒ10＋Ｒｎ＋Ｒｍ）〕
…＋Ｒ10＋Ｒｎ＋Ｒｍ）〕
【００２１】Ｎ形トランジスタ３５が導通してバイパス
になり、抵抗Ｒ1 が短絡状態にあるとき、出力ノード２
のプログラム電圧Ｖpgm1は次の数式２により得られる。
になり、抵抗Ｒ1 が短絡状態にあるとき、出力ノード２
のプログラム電圧Ｖpgm1は次の数式２により得られる。
【数２】Ｖpgm1＝Ｖpref〔１＋Ｒｍ／（Ｒ2 ＋…＋Ｒ10
＋Ｒｎ＋Ｒｍ）〕
＋Ｒｎ＋Ｒｍ）〕
【００２２】Ｎ形トランジスタ３４が導通してバイパス
になり、抵抗Ｒ1 ，Ｒ2 が短絡状態にあるとき、出力ノ
ード２のプログラム電圧Ｖpgm2は次の数式３により得ら
れる。
になり、抵抗Ｒ1 ，Ｒ2 が短絡状態にあるとき、出力ノ
ード２のプログラム電圧Ｖpgm2は次の数式３により得ら
れる。
【数３】Ｖpgm2＝Ｖpref〔１＋Ｒｍ／（Ｒ3 ＋…＋Ｒ10
＋Ｒｎ＋Ｒｍ）〕
＋Ｒｎ＋Ｒｍ）〕
【００２３】これら各数式から分かるように、Ｎ形トラ
ンジスタ３５〜３３が順次導通していくと、出力ノード
２のプログラム電圧Ｖｐｇｍも順次増加していく。従っ
て、所定の電圧範囲、例えば１５Ｖから１９．５Ｖまで
の範囲で順次にプログラム電圧Ｖｐｇｍを増加させなが
らプログラム及びプログラム検証を行っていくことが可
能となるので、工程条件変化、動作条件変化等の変動要
因に関係なく均一のしきい値電圧を有するメモリセルプ
ログラムの達成が可能である。
ンジスタ３５〜３３が順次導通していくと、出力ノード
２のプログラム電圧Ｖｐｇｍも順次増加していく。従っ
て、所定の電圧範囲、例えば１５Ｖから１９．５Ｖまで
の範囲で順次にプログラム電圧Ｖｐｇｍを増加させなが
らプログラム及びプログラム検証を行っていくことが可
能となるので、工程条件変化、動作条件変化等の変動要
因に関係なく均一のしきい値電圧を有するメモリセルプ
ログラムの達成が可能である。
【００２４】図２〜図６は、図１に示したプログラム電
圧発生回路２００を制御するために設ける制御回路の一
例を示した回路図である。
圧発生回路２００を制御するために設ける制御回路の一
例を示した回路図である。
【００２５】図２は、トリミング回路３０のＮ形トラン
ジスタ３５〜３３を順次に１ずつ導通させてプログラム
電圧Ｖｐｇｍを順次増加させる際に使用するトリミング
信号ＴＲＭｐ1 〜ＴＲＭｐ10を発生するためのトリミン
グ信号発生回路３００である。このトリミング信号発生
回路３００は、後述する２進カウンタによる計数信号Ｌ
Ｐ1 〜ＬＰ4 とその相補信号バーＬＰ1 〜バーＬＰ4 を
適宜組合わせて演算する複数のＮＯＲゲート５１〜５５
を有した論理回路である。このうちＮＯＲゲート５５の
出力は、ＮＯＲゲート５６，５７で構成されるフリップ
フロップのＮＯＲゲート５６の一入力端子に入力され
る。このＮＯＲゲート５６の出力は、インバータ５８を
通じてＮＯＲゲート５１〜５５の一入力となる。フリッ
プフロップを構成するＮＯＲゲート５７の他方の入力端
子にはプログラム制御信号バーＰＧＭが入力され、その
出力はトリミング信号ＴＲＭｐ10となる。
ジスタ３５〜３３を順次に１ずつ導通させてプログラム
電圧Ｖｐｇｍを順次増加させる際に使用するトリミング
信号ＴＲＭｐ1 〜ＴＲＭｐ10を発生するためのトリミン
グ信号発生回路３００である。このトリミング信号発生
回路３００は、後述する２進カウンタによる計数信号Ｌ
Ｐ1 〜ＬＰ4 とその相補信号バーＬＰ1 〜バーＬＰ4 を
適宜組合わせて演算する複数のＮＯＲゲート５１〜５５
を有した論理回路である。このうちＮＯＲゲート５５の
出力は、ＮＯＲゲート５６，５７で構成されるフリップ
フロップのＮＯＲゲート５６の一入力端子に入力され
る。このＮＯＲゲート５６の出力は、インバータ５８を
通じてＮＯＲゲート５１〜５５の一入力となる。フリッ
プフロップを構成するＮＯＲゲート５７の他方の入力端
子にはプログラム制御信号バーＰＧＭが入力され、その
出力はトリミング信号ＴＲＭｐ10となる。
【００２６】ＮＯＲゲート５６，５７で構成されるフリ
ップフロップは、ＮＯＲゲート５５が選択されたとき、
即ち“Ｈ”状態を出力するとき、プログラム中にトリミ
ング信号ＴＲＭｐ10を“Ｈ”状態にラッチする。そし
て、インバータ５８がＮＯＲゲート５６の出力を帰還信
号として提供するので、トリミング信号ＴＲＭｐ1 〜Ｔ
ＲＭｐ9 は“Ｌ”状態にラッチされた状態となる。即
ち、ＮＯＲゲート５６，５７及びインバータ５８は、ト
リミング回路３０に設けたバイパス手段のうちの最終の
バイパス手段となるＮ形トランジスタ３３が導通した後
は、その導通状態を維持させる、つまり、プログラム電
圧Ｖｐｇｍを最終段階の上限まで増加させた後にはその
レベルを維持させるためのラッチ手段である。
ップフロップは、ＮＯＲゲート５５が選択されたとき、
即ち“Ｈ”状態を出力するとき、プログラム中にトリミ
ング信号ＴＲＭｐ10を“Ｈ”状態にラッチする。そし
て、インバータ５８がＮＯＲゲート５６の出力を帰還信
号として提供するので、トリミング信号ＴＲＭｐ1 〜Ｔ
ＲＭｐ9 は“Ｌ”状態にラッチされた状態となる。即
ち、ＮＯＲゲート５６，５７及びインバータ５８は、ト
リミング回路３０に設けたバイパス手段のうちの最終の
バイパス手段となるＮ形トランジスタ３３が導通した後
は、その導通状態を維持させる、つまり、プログラム電
圧Ｖｐｇｍを最終段階の上限まで増加させた後にはその
レベルを維持させるためのラッチ手段である。
【００２７】例えば、メモリセルのプログラムとプログ
ラム検証を１０回繰り返してもプログラムに成功してい
ない場合には、それ以降のプログラムは、１０回目の最
終段階で使用した最大プログラム電圧Ｖpgmmax、例えば
上記の１９．５Ｖを維持して用いる。勿論、この最大プ
ログラム電圧Ｖpgmmaxは、メモリセルのゲート絶縁膜破
壊や接合ブレークダウンを起こさない値内で選択し得る
ので、１９．５Ｖに限定される訳ではないし、また、ト
リミング信号は１０に限られる訳ではない。プログラム
ごとに増加させるプログラム電圧増加値ΔＶについて
は、１Ｖ以下、好ましくは０．５Ｖ程度が適切である。
ラム検証を１０回繰り返してもプログラムに成功してい
ない場合には、それ以降のプログラムは、１０回目の最
終段階で使用した最大プログラム電圧Ｖpgmmax、例えば
上記の１９．５Ｖを維持して用いる。勿論、この最大プ
ログラム電圧Ｖpgmmaxは、メモリセルのゲート絶縁膜破
壊や接合ブレークダウンを起こさない値内で選択し得る
ので、１９．５Ｖに限定される訳ではないし、また、ト
リミング信号は１０に限られる訳ではない。プログラム
ごとに増加させるプログラム電圧増加値ΔＶについて
は、１Ｖ以下、好ましくは０．５Ｖ程度が適切である。
【００２８】図３Ａは上述の２進カウンタを示し、図３
Ｂは、図３Ａの２進カウンタ４００を構成する各計数段
７１〜７７の回路例を代表的に１つ示すものである。
Ｂは、図３Ａの２進カウンタ４００を構成する各計数段
７１〜７７の回路例を代表的に１つ示すものである。
【００２９】図３Ｂを参照すると、２進カウンタ４００
の各計数段７１〜７７では、出力端子Ｏi ＋１と相補出
力端子バーＯi ＋１との間にＮ形トランジスタ６５〜６
８のチャネルを直列接続してあり、これらのうちＮ形ト
ランジスタ６６，６７のゲートは相補クロック入力端子
バーＯi へ、Ｎ形トランジスタ６５，６８のゲートはク
ロック入力端子Ｏi へ接続してある。また、相補出力端
子バーＯi ＋１と出力端子Ｏi ＋１との間にはインバー
タ６４が接続されている。ＮＡＮＤゲート６１は、Ｎ形
トランジスタ６５及びＮ形トランジスタ６６の接続ノー
ドの信号とリセット端子バーＲに入力される信号とを演
算し、その出力を、インバータ６３を介してＮ形トラン
ジスタ６６及びＮ形トランジスタ６７の接続ノードへ提
供する。ＮＡＮＤゲート６２は、Ｎ形トランジスタ６７
及びＮ形トランジスタ６８の接続ノードの信号とリセッ
ト端子バーＲに入力される信号とを演算し、その出力
を、相補出力端子バーＯi ＋１へ提供する。従って、リ
セット端子バーＲに“Ｌ”状態のリセット信号が入力さ
れることにより、出力端子Ｏi ＋１は“Ｌ”状態、相補
出力端子Ｏi ＋１は“Ｈ”状態となる。そして、入力端
子Ｏi の入力が“Ｈ”状態から“Ｌ”状態になる度に出
力端子Ｏi ＋１の出力状態が変化する。
の各計数段７１〜７７では、出力端子Ｏi ＋１と相補出
力端子バーＯi ＋１との間にＮ形トランジスタ６５〜６
８のチャネルを直列接続してあり、これらのうちＮ形ト
ランジスタ６６，６７のゲートは相補クロック入力端子
バーＯi へ、Ｎ形トランジスタ６５，６８のゲートはク
ロック入力端子Ｏi へ接続してある。また、相補出力端
子バーＯi ＋１と出力端子Ｏi ＋１との間にはインバー
タ６４が接続されている。ＮＡＮＤゲート６１は、Ｎ形
トランジスタ６５及びＮ形トランジスタ６６の接続ノー
ドの信号とリセット端子バーＲに入力される信号とを演
算し、その出力を、インバータ６３を介してＮ形トラン
ジスタ６６及びＮ形トランジスタ６７の接続ノードへ提
供する。ＮＡＮＤゲート６２は、Ｎ形トランジスタ６７
及びＮ形トランジスタ６８の接続ノードの信号とリセッ
ト端子バーＲに入力される信号とを演算し、その出力
を、相補出力端子バーＯi ＋１へ提供する。従って、リ
セット端子バーＲに“Ｌ”状態のリセット信号が入力さ
れることにより、出力端子Ｏi ＋１は“Ｌ”状態、相補
出力端子Ｏi ＋１は“Ｈ”状態となる。そして、入力端
子Ｏi の入力が“Ｈ”状態から“Ｌ”状態になる度に出
力端子Ｏi ＋１の出力状態が変化する。
【００３０】図３Ａの２進カウンタ４００は、直列接続
した７つの計数段７１〜７７で構成されている。リセッ
ト端子バーＲにはリセット信号バーＲＳＴが供給され、
第１計数段７１のクロック入力端子Ｏi と相補入力端子
バーＯi には、クロック信号ＣＫと相補クロック信号バ
ーＣＫがそれぞれ入力されている。そして、７つの計数
段７１〜７７の各相補出力端子バーＯi ＋１から相補計
数信号バーＬＰ1 〜バーＬＰ7 が出力され、前段側の４
つの計数段７１〜７４の出力端子Ｏi ＋１から計数信号
ＬＰ1 〜ＬＰ4 が出力される。このカウンタ４００で
は、クロック信号ＣＫが“Ｌ”状態になる度に、計数信
号ＬＰ1 〜ＬＰ4 はカウントアップされ、相補計数信号
バーＬＰ1 〜バーＬＰ7 はカウントダウンされる。
した７つの計数段７１〜７７で構成されている。リセッ
ト端子バーＲにはリセット信号バーＲＳＴが供給され、
第１計数段７１のクロック入力端子Ｏi と相補入力端子
バーＯi には、クロック信号ＣＫと相補クロック信号バ
ーＣＫがそれぞれ入力されている。そして、７つの計数
段７１〜７７の各相補出力端子バーＯi ＋１から相補計
数信号バーＬＰ1 〜バーＬＰ7 が出力され、前段側の４
つの計数段７１〜７４の出力端子Ｏi ＋１から計数信号
ＬＰ1 〜ＬＰ4 が出力される。このカウンタ４００で
は、クロック信号ＣＫが“Ｌ”状態になる度に、計数信
号ＬＰ1 〜ＬＰ4 はカウントアップされ、相補計数信号
バーＬＰ1 〜バーＬＰ7 はカウントダウンされる。
【００３１】図４に、２進カウンタ４００に提供される
クロック信号ＣＫ，バーＣＫを発生する回路例を示す。
このクロック信号発生回路は、インバータ８１〜８３及
びＮＡＮＤゲート８４で構成される短パルス発生回路８
０と、短パルス発生回路８０の出力を受ける直列インバ
ータ８５〜８８と、インバータ８７，８８の出力を入力
とするＮＯＲゲート８９，９０と、から構成されてい
る。ＮＯＲゲート８９，９０はフリップフロップとして
動作する。この短パルス発生回路８０は、プログラム及
び検証信号バーＰＧＭｓが“Ｈ”状態になるときに
“Ｌ”状態の短パルスを発生する。プログラム及び検証
信号バーＰＧＭｓは、プログラム制御信号バーＰＧＭに
応答してタイマ回路（図示略）から発生される。
クロック信号ＣＫ，バーＣＫを発生する回路例を示す。
このクロック信号発生回路は、インバータ８１〜８３及
びＮＡＮＤゲート８４で構成される短パルス発生回路８
０と、短パルス発生回路８０の出力を受ける直列インバ
ータ８５〜８８と、インバータ８７，８８の出力を入力
とするＮＯＲゲート８９，９０と、から構成されてい
る。ＮＯＲゲート８９，９０はフリップフロップとして
動作する。この短パルス発生回路８０は、プログラム及
び検証信号バーＰＧＭｓが“Ｈ”状態になるときに
“Ｌ”状態の短パルスを発生する。プログラム及び検証
信号バーＰＧＭｓは、プログラム制御信号バーＰＧＭに
応答してタイマ回路（図示略）から発生される。
【００３２】図５に、リセット信号バーＲＳＴとプログ
ラム制御信号バーＰＧＭを発生する回路例を示す。この
制御信号発生回路は、図示せぬコマンドレジスタからの
自動プログラムフラグ信号Ｓapgmに応答して短パルス信
号を発生する短パルス信号発生回路９１と、インバータ
９２，９３とを通じてリセット信号バーＲＳＴを発生す
る。また、自動プログラムフラグ信号Ｓapgmはインバー
タ９４を通じてＮＯＲゲート９５の入力とされ、プログ
ラム判別信号ＰＤＳ及びループ計数信号ＰＣout とＮＯ
Ｒ演算される。ＮＯＲゲート９５の演算結果がインバー
タ９６を通じてプログラム制御信号バーＰＧＭとして出
力される。プログラム判別信号ＰＤＳはプログラム検証
により発生する信号で、プログラム検証の結果、メモリ
セルプログラムが成功していると“Ｈ”状態で入力さ
れ、メモリセルのうち１つでもプログラムに失敗してい
ると“Ｌ”状態で入力される。このようなプログラム検
証技術については、前述の韓国特許公開第９４−１８８
７０号に開示されている。
ラム制御信号バーＰＧＭを発生する回路例を示す。この
制御信号発生回路は、図示せぬコマンドレジスタからの
自動プログラムフラグ信号Ｓapgmに応答して短パルス信
号を発生する短パルス信号発生回路９１と、インバータ
９２，９３とを通じてリセット信号バーＲＳＴを発生す
る。また、自動プログラムフラグ信号Ｓapgmはインバー
タ９４を通じてＮＯＲゲート９５の入力とされ、プログ
ラム判別信号ＰＤＳ及びループ計数信号ＰＣout とＮＯ
Ｒ演算される。ＮＯＲゲート９５の演算結果がインバー
タ９６を通じてプログラム制御信号バーＰＧＭとして出
力される。プログラム判別信号ＰＤＳはプログラム検証
により発生する信号で、プログラム検証の結果、メモリ
セルプログラムが成功していると“Ｈ”状態で入力さ
れ、メモリセルのうち１つでもプログラムに失敗してい
ると“Ｌ”状態で入力される。このようなプログラム検
証技術については、前述の韓国特許公開第９４−１８８
７０号に開示されている。
【００３３】図６に示すのは、ループ計数信号ＰＣout
を発生するループ計数回路の例である。このループ計数
回路５００は、ＮＡＮＤゲート１０１〜１１０とＮＯＲ
ゲート１１１で構成された論理回路である。２進カウン
タ４００からの相補計数信号バーＬＰ1 〜バーＬＰ7 が
ＮＡＮＤゲート１０１〜１０７にそれぞれ入力される。
これら信号の演算対象となる端子Ｎ０〜Ｎ６には、計数
するループ回数に応じて接地電圧Ｖｓｓ又は電源電圧Ｖ
ｃｃが入力される。例えば、ループ回数を２０回に設定
するのであれば、端子Ｎ２，Ｎ５へ電源電圧Ｖｃｃ、残
りの端子Ｎ０，Ｎ１，Ｎ３，Ｎ４，Ｎ６へ接地電圧Ｖｓ
ｓを入力する。
を発生するループ計数回路の例である。このループ計数
回路５００は、ＮＡＮＤゲート１０１〜１１０とＮＯＲ
ゲート１１１で構成された論理回路である。２進カウン
タ４００からの相補計数信号バーＬＰ1 〜バーＬＰ7 が
ＮＡＮＤゲート１０１〜１０７にそれぞれ入力される。
これら信号の演算対象となる端子Ｎ０〜Ｎ６には、計数
するループ回数に応じて接地電圧Ｖｓｓ又は電源電圧Ｖ
ｃｃが入力される。例えば、ループ回数を２０回に設定
するのであれば、端子Ｎ２，Ｎ５へ電源電圧Ｖｃｃ、残
りの端子Ｎ０，Ｎ１，Ｎ３，Ｎ４，Ｎ６へ接地電圧Ｖｓ
ｓを入力する。
【００３４】以上の各回路からなる自動プログラム回路
の動作について、図７に示すタイミング図を参照して説
明する。
の動作について、図７に示すタイミング図を参照して説
明する。
【００３５】図７に示すように、自動プログラムフラグ
信号Ｓapgmが“Ｌ”状態から“Ｈ”状態になることによ
り自動プログラム動作が開始される。プログラム判別信
号ＰＤＳとループ計数信号ＰＣout は初期に“Ｌ”状態
にあるため、“Ｌ”状態から“Ｈ”状態になる自動プロ
グラムフラグ信号Ｓapgmに応じて、図５の制御信号発生
回路は、プログラム制御信号バーＰＧＭを“Ｈ”状態か
ら“Ｌ”状態にして発生する。また、“Ｈ”状態になる
自動プログラムフラグ信号Ｓapgmに応答して短パルス信
号発生回路９１から“Ｌ”状態の短パルス信号が発生さ
れ、これによるリセット信号バーＲＳＴで図３Ａに示す
２進カウンタ４００はリセットされる。また、図示せぬ
タイマ回路から、図７に示すように“Ｌ”状態になるプ
ログラム制御信号バーＰＧＭに応答してプログラム及び
検証信号バーＰＧＭｓが発生される。このプログラム及
び検証信号バーＰＧＭｓは、プログラム制御信号バーＰ
ＧＭが“Ｌ”状態にあるときに、約３０μｓｅｃの
“Ｌ”状態と約１０μｓｅｃの“Ｈ”状態を有するクロ
ックパルスの形態で発生される。プログラム及び検証信
号バーＰＧＭｓが“Ｌ”状態にある期間はプログラム期
間であり、“Ｈ”状態にある期間はプログラム検証期間
である。
信号Ｓapgmが“Ｌ”状態から“Ｈ”状態になることによ
り自動プログラム動作が開始される。プログラム判別信
号ＰＤＳとループ計数信号ＰＣout は初期に“Ｌ”状態
にあるため、“Ｌ”状態から“Ｈ”状態になる自動プロ
グラムフラグ信号Ｓapgmに応じて、図５の制御信号発生
回路は、プログラム制御信号バーＰＧＭを“Ｈ”状態か
ら“Ｌ”状態にして発生する。また、“Ｈ”状態になる
自動プログラムフラグ信号Ｓapgmに応答して短パルス信
号発生回路９１から“Ｌ”状態の短パルス信号が発生さ
れ、これによるリセット信号バーＲＳＴで図３Ａに示す
２進カウンタ４００はリセットされる。また、図示せぬ
タイマ回路から、図７に示すように“Ｌ”状態になるプ
ログラム制御信号バーＰＧＭに応答してプログラム及び
検証信号バーＰＧＭｓが発生される。このプログラム及
び検証信号バーＰＧＭｓは、プログラム制御信号バーＰ
ＧＭが“Ｌ”状態にあるときに、約３０μｓｅｃの
“Ｌ”状態と約１０μｓｅｃの“Ｈ”状態を有するクロ
ックパルスの形態で発生される。プログラム及び検証信
号バーＰＧＭｓが“Ｌ”状態にある期間はプログラム期
間であり、“Ｈ”状態にある期間はプログラム検証期間
である。
【００３６】図７の時刻ｔ1 で、プログラム制御信号バ
ーＰＧＭが“Ｌ”状態になることにより、図１のプログ
ラム電圧発生回路２００がエネーブルされる。即ち、Ｎ
形トランジスタ４１が導通して比較回路４０が活性化さ
れ、またＮ形トランジスタ３１が導通してトリミング回
路３０が活性化される。動作初期において電圧Ｖ36＜Ｖ
prefなので、比較回路４０は“Ｈ”状態を出力する。従
って、インバータ２３が“Ｈ”状態を出力し、これによ
り発生される高電圧発生制御回路２０のチャージポンピ
ング信号φｐｐ，バーφｐｐに応じたチャージポンプ
で、高電圧発生回路１０から高電圧が昇圧発生される。
これに従いプログラム電圧Ｖｐｇｍは、接続ノード３６
の電圧Ｖ36が基準電圧Ｖprefに達するまで増加する。こ
のときのプログラム電圧Ｖｐｇｍは、上記数式１で示さ
れる初期プログラム電圧Ｖpgmin に維持される。このプ
ログラム電圧Ｖｐｇｍをもって選択メモリセルをプログ
ラムする技術については、前述の韓国特許公開第９４−
１８８７０号に開示されている。
ーＰＧＭが“Ｌ”状態になることにより、図１のプログ
ラム電圧発生回路２００がエネーブルされる。即ち、Ｎ
形トランジスタ４１が導通して比較回路４０が活性化さ
れ、またＮ形トランジスタ３１が導通してトリミング回
路３０が活性化される。動作初期において電圧Ｖ36＜Ｖ
prefなので、比較回路４０は“Ｈ”状態を出力する。従
って、インバータ２３が“Ｈ”状態を出力し、これによ
り発生される高電圧発生制御回路２０のチャージポンピ
ング信号φｐｐ，バーφｐｐに応じたチャージポンプ
で、高電圧発生回路１０から高電圧が昇圧発生される。
これに従いプログラム電圧Ｖｐｇｍは、接続ノード３６
の電圧Ｖ36が基準電圧Ｖprefに達するまで増加する。こ
のときのプログラム電圧Ｖｐｇｍは、上記数式１で示さ
れる初期プログラム電圧Ｖpgmin に維持される。このプ
ログラム電圧Ｖｐｇｍをもって選択メモリセルをプログ
ラムする技術については、前述の韓国特許公開第９４−
１８８７０号に開示されている。
【００３７】時刻ｔ2 でプログラム及び検証信号バーＰ
ＧＭs が“Ｈ”状態になり、時間ｔ 1 〜ｔ2 でプログラ
ムされたメモリセルに対するプログラム検証が行われ
る。時刻ｔ2 で“Ｈ”状態になるプログラム及び検証信
号バーＰＧＭs により、図４の短パルス発生回路８０が
短パルスを発生してインバータ８６から“Ｌ”状態の短
パルス信号バーφｓｐが発生される。その結果、クロッ
ク信号ＣＫ，バーＣＫが短パルス信号バーφｓｐにほぼ
沿って発生する。すると、図３Ａの２進カウンタ４００
は、図７に示すように計数信号ＬＰ1 を“Ｈ”状態とす
る。これにより図２のＮＯＲゲート５１から、“Ｈ”状
態のトリミング信号ＴＲＭｐ1 が出力される。従って、
図１に示すＮ形トランジスタ３５の導通により抵抗Ｒ1
がバイパスされ、接続ノード３６の電圧Ｖ36は基準電圧
Ｖprefより小さくなる。これに応じて高電圧発生制御回
路２０が活性化され、高電圧発生回路１０の動作により
プログラム電圧Ｖｐｇｍは、今度は上記数式２で示され
る増加したプログラム電圧Ｖpgm1のレベルで発生され
る。
ＧＭs が“Ｈ”状態になり、時間ｔ 1 〜ｔ2 でプログラ
ムされたメモリセルに対するプログラム検証が行われ
る。時刻ｔ2 で“Ｈ”状態になるプログラム及び検証信
号バーＰＧＭs により、図４の短パルス発生回路８０が
短パルスを発生してインバータ８６から“Ｌ”状態の短
パルス信号バーφｓｐが発生される。その結果、クロッ
ク信号ＣＫ，バーＣＫが短パルス信号バーφｓｐにほぼ
沿って発生する。すると、図３Ａの２進カウンタ４００
は、図７に示すように計数信号ＬＰ1 を“Ｈ”状態とす
る。これにより図２のＮＯＲゲート５１から、“Ｈ”状
態のトリミング信号ＴＲＭｐ1 が出力される。従って、
図１に示すＮ形トランジスタ３５の導通により抵抗Ｒ1
がバイパスされ、接続ノード３６の電圧Ｖ36は基準電圧
Ｖprefより小さくなる。これに応じて高電圧発生制御回
路２０が活性化され、高電圧発生回路１０の動作により
プログラム電圧Ｖｐｇｍは、今度は上記数式２で示され
る増加したプログラム電圧Ｖpgm1のレベルで発生され
る。
【００３８】時間ｔ2 〜ｔ3 のプログラム検証でメモリ
セルのプログラムが成功していなければ、時間ｔ3 〜ｔ
4 において、プログラム電圧Ｖpgm1をもって再プログラ
ム動作が自動的に行われる。
セルのプログラムが成功していなければ、時間ｔ3 〜ｔ
4 において、プログラム電圧Ｖpgm1をもって再プログラ
ム動作が自動的に行われる。
【００３９】時刻ｔ4 で、プログラム及び検証信号バー
ＰＧＭs が“Ｈ”状態になると、図４の短パルス発生回
路８０から“Ｌ”状態の短パルスが発生され、インバー
タ８６から、図７に示すような“Ｌ”状態の短パルスで
短パルス信号バーφｓｐが発生される。これによりクロ
ック信号ＣＫは“Ｌ”状態の短パルスになり、図３Ａの
２進カウンタ４００の計数信号ＬＰ1 が“Ｌ”、計数信
号ＬＰ2 が“Ｈ”状態になる。従って、図２のＮＯＲゲ
ート５２から、“Ｈ”状態のトリミング信号ＴＲＭｐ2
が発生される。このトリミング信号ＴＲＭｐ2 に応じて
図１の抵抗Ｒ1，Ｒ2 がバイパスされ、接続ノード３６
の電圧Ｖ36は基準電圧Ｖprefより再び小さくなる。これ
に応答して高電圧発生制御回路２０が活性化され、高電
圧発生回路１０の動作でプログラム電圧Ｖｐｇｍは、今
度は上記数式３で示されるプログラム電圧Ｖpgm2のレベ
ルで発生される。
ＰＧＭs が“Ｈ”状態になると、図４の短パルス発生回
路８０から“Ｌ”状態の短パルスが発生され、インバー
タ８６から、図７に示すような“Ｌ”状態の短パルスで
短パルス信号バーφｓｐが発生される。これによりクロ
ック信号ＣＫは“Ｌ”状態の短パルスになり、図３Ａの
２進カウンタ４００の計数信号ＬＰ1 が“Ｌ”、計数信
号ＬＰ2 が“Ｈ”状態になる。従って、図２のＮＯＲゲ
ート５２から、“Ｈ”状態のトリミング信号ＴＲＭｐ2
が発生される。このトリミング信号ＴＲＭｐ2 に応じて
図１の抵抗Ｒ1，Ｒ2 がバイパスされ、接続ノード３６
の電圧Ｖ36は基準電圧Ｖprefより再び小さくなる。これ
に応答して高電圧発生制御回路２０が活性化され、高電
圧発生回路１０の動作でプログラム電圧Ｖｐｇｍは、今
度は上記数式３で示されるプログラム電圧Ｖpgm2のレベ
ルで発生される。
【００４０】時間ｔ4 〜ｔ5 のプログラム検証で、再プ
ログラムにもかかわらずメモリセルプログラムが成功し
ていなければ、時間ｔ5 〜ｔ6 においてプログラムが再
び行われる。
ログラムにもかかわらずメモリセルプログラムが成功し
ていなければ、時間ｔ5 〜ｔ6 においてプログラムが再
び行われる。
【００４１】以降、同様にしてプログラム電圧Ｖｐｇｍ
を順次増加させながら、プログラム及びプログラム検証
を実施していくことになる。これは、プログラム対象の
メモリセルがすべてプログラム成功するまで自動的に繰
り返される。
を順次増加させながら、プログラム及びプログラム検証
を実施していくことになる。これは、プログラム対象の
メモリセルがすべてプログラム成功するまで自動的に繰
り返される。
【００４２】図７には、５回目のプログラムでプログラ
ム成功した場合の例が示してある。即ち、５回目のプロ
グラム終了後の時間ｔ10〜ｔ11におけるプログラム検証
で、選択メモリセルのプログラムが成功していればプロ
グラム判別信号ＰＤＳが“Ｈ”状態になってこれを知ら
せる。すると、図５に示した制御信号発生回路からプロ
グラム制御信号バーＰＧＭが“Ｈ”状態で出力され、図
示せぬリングカウンタ等のプログラム関連回路が非活性
化される。そして、このプログラム制御信号バーＰＧＭ
が“Ｈ”状態になってから約２．５μｓｅｃの後に、自
動プログラムフラグ信号Sapgm が“Ｌ”状態になる。こ
の約２．５μｓｅｃの間に、図３Ａに示す２進カウンタ
４００からの相補計数信号バーＬＰ1 〜バーＬＰ7 を利
用して、プログラムのループ回数（どれだけプログラム
が繰り返されたか）を検出している。
ム成功した場合の例が示してある。即ち、５回目のプロ
グラム終了後の時間ｔ10〜ｔ11におけるプログラム検証
で、選択メモリセルのプログラムが成功していればプロ
グラム判別信号ＰＤＳが“Ｈ”状態になってこれを知ら
せる。すると、図５に示した制御信号発生回路からプロ
グラム制御信号バーＰＧＭが“Ｈ”状態で出力され、図
示せぬリングカウンタ等のプログラム関連回路が非活性
化される。そして、このプログラム制御信号バーＰＧＭ
が“Ｈ”状態になってから約２．５μｓｅｃの後に、自
動プログラムフラグ信号Sapgm が“Ｌ”状態になる。こ
の約２．５μｓｅｃの間に、図３Ａに示す２進カウンタ
４００からの相補計数信号バーＬＰ1 〜バーＬＰ7 を利
用して、プログラムのループ回数（どれだけプログラム
が繰り返されたか）を検出している。
【００４３】図８は、プログラム回数とプログラム電圧
との関係の一例を示したグラフである。図示の例では、
プログラム対象のメモリセルに対して２０回までプログ
ラムを行うことが可能になっている。そのうち１０回目
のプログラムまでは、プログラム電圧Ｖｐｇｍが１５Ｖ
から０．５Ｖずつ１９．５Ｖまで順次増加する。そして
１１回から２０回目までは、図２に示すＮＯＲゲート５
６，５７で構成されるフリップフロップのラッチ動作に
より、プログラム電圧Ｖｐｇｍは１９．５Ｖの最大プロ
グラム電圧Ｖpgmmaxを維持するようにされている。
との関係の一例を示したグラフである。図示の例では、
プログラム対象のメモリセルに対して２０回までプログ
ラムを行うことが可能になっている。そのうち１０回目
のプログラムまでは、プログラム電圧Ｖｐｇｍが１５Ｖ
から０．５Ｖずつ１９．５Ｖまで順次増加する。そして
１１回から２０回目までは、図２に示すＮＯＲゲート５
６，５７で構成されるフリップフロップのラッチ動作に
より、プログラム電圧Ｖｐｇｍは１９．５Ｖの最大プロ
グラム電圧Ｖpgmmaxを維持するようにされている。
【００４４】もし、プログラム対象のメモリセルに対し
て２０回まで再プログラムを実施しても、プログラム検
証でその選択メモリセルのプログラム失敗と判断されれ
ば、図６に示したループ計数回路５００が“Ｈ”状態の
ループ計数信号ＰＣout を発生する。これに従って図５
の制御信号発生回路から“Ｈ”状態のプログラム制御信
号バーＰＧＭが出されるので、プログラム電圧Ｖｐｇｍ
の発生は中止されることになる。
て２０回まで再プログラムを実施しても、プログラム検
証でその選択メモリセルのプログラム失敗と判断されれ
ば、図６に示したループ計数回路５００が“Ｈ”状態の
ループ計数信号ＰＣout を発生する。これに従って図５
の制御信号発生回路から“Ｈ”状態のプログラム制御信
号バーＰＧＭが出されるので、プログラム電圧Ｖｐｇｍ
の発生は中止されることになる。
【００４５】このようにしてプログラム電圧発生回路２
００からプログラム回数に応じて所定の電圧範囲内で順
次増加するプログラム電圧Ｖｐｇｍが発生され、これが
選択ワード線へ提供される。その際には、選択ワード線
に接続したメモリセルのうちのプログラム対象外のメモ
リセルに対するしきい値電圧変動防止及びストレス防止
を実施しておいた方がよい。これについて以下説明す
る。
００からプログラム回数に応じて所定の電圧範囲内で順
次増加するプログラム電圧Ｖｐｇｍが発生され、これが
選択ワード線へ提供される。その際には、選択ワード線
に接続したメモリセルのうちのプログラム対象外のメモ
リセルに対するしきい値電圧変動防止及びストレス防止
を実施しておいた方がよい。これについて以下説明す
る。
【００４６】従来のプログラムでは、選択対象外のワー
ド線にパス電圧Ｖpass、例えば１０Ｖの一定電圧が印加
される。この場合、例えば図１２で、ワード線ＷＬ２が
選択対象であり、最大プログラム電圧Ｖpgmmax、即ち１
９．５Ｖがこのワード線ＷＬ２に印加されると仮定す
る。そして、ＮＡＮＤセルユニットＮＵ２内のメモリセ
ルＭ２はデータ“０”にプログラムされ、ＮＡＮＤセル
ユニットＮＵ１内のメモリセルＭ２は消去状態のデータ
“１”に維持されなければならないと仮定する。する
と、プログラムで第１選択線ＳＬ１には電源電圧Ｖｃ
ｃ、例えば５Ｖが印加され、選択対象外のワード線ＷＬ
１，ＷＬ３〜ＷＬ８にはパス電圧Ｖpass（＝１０Ｖ）が
印加され、そして、第２選択線ＳＬ２には接地電圧Ｖｓ
ｓが印加される。尚且つ、データ“０”にプログラムさ
れるＮＡＮＤセルユニットＮＵ２内のメモリセルＭ２に
関連したビット線ＢＬ２には接地電圧Ｖｓｓが印加さ
れ、データ“１”の消去状態に維持されるべきＮＡＮＤ
セルユニットＮＵ１内のメモリセルＭ２に関連したビッ
ト線ＢＬ１には電源電圧Ｖｃｃ（＝５Ｖ）が印加され
る。
ド線にパス電圧Ｖpass、例えば１０Ｖの一定電圧が印加
される。この場合、例えば図１２で、ワード線ＷＬ２が
選択対象であり、最大プログラム電圧Ｖpgmmax、即ち１
９．５Ｖがこのワード線ＷＬ２に印加されると仮定す
る。そして、ＮＡＮＤセルユニットＮＵ２内のメモリセ
ルＭ２はデータ“０”にプログラムされ、ＮＡＮＤセル
ユニットＮＵ１内のメモリセルＭ２は消去状態のデータ
“１”に維持されなければならないと仮定する。する
と、プログラムで第１選択線ＳＬ１には電源電圧Ｖｃ
ｃ、例えば５Ｖが印加され、選択対象外のワード線ＷＬ
１，ＷＬ３〜ＷＬ８にはパス電圧Ｖpass（＝１０Ｖ）が
印加され、そして、第２選択線ＳＬ２には接地電圧Ｖｓ
ｓが印加される。尚且つ、データ“０”にプログラムさ
れるＮＡＮＤセルユニットＮＵ２内のメモリセルＭ２に
関連したビット線ＢＬ２には接地電圧Ｖｓｓが印加さ
れ、データ“１”の消去状態に維持されるべきＮＡＮＤ
セルユニットＮＵ１内のメモリセルＭ２に関連したビッ
ト線ＢＬ１には電源電圧Ｖｃｃ（＝５Ｖ）が印加され
る。
【００４７】この状態でＮＡＮＤセルユニットＮＵ２内
の第１選択トランジスタ１２０が導通し、これにより、
ＮＡＮＤセルユニットＮＵ２内のメモリセルＭ２はデー
タ“０”にプログラムされる。一方、ＮＡＮＤセルユニ
ットＮＵ１に接続したビット線ＢＬ１及びＮＡＮＤセル
ユニットＮＵ１内の第１選択トランジスタ１２０のゲー
トには５Ｖの電圧が印加され、ＮＡＮＤセルユニットＮ
Ｕ１内のメモリセルＭ１の制御ゲートには１０Ｖのパス
電圧Ｖpassが印加されるため、当該第１選択トランジス
タ１２０のソースはほぼパス電圧Ｖpassに充電され、こ
れにより当該第１選択トランジスタ１２０は非導通化さ
れる。従って、ＮＡＮＤセルユニットＮＵ１内のメモリ
セルＭ２のソースとドレインはほぼパス電圧Ｖpassに充
電される。この状態で該メモリセルＭ２の制御ゲートに
１９．５Ｖのプログラム電圧が急激に印加されると、当
該メモリセルＭ２は約９．５Ｖのストレス電圧を受ける
ことになり、製造工程の条件変化によっては、薄いトン
ネル絶縁膜或いは中間誘電体膜の破壊が発生することも
ないとはいえない。絶縁破壊が起こらないまでも、当該
メモリセルＭ２のしきい値電圧が変わってしまう可能性
があるといえる。従来のものでも信頼性は十分あること
はあるが、より信頼性を高めようと思うのであれば、選
択対象外のワード線電圧についても何らかの措置を施し
ておいた方がより好ましいといえる。そこで、そのため
の構成について、図９〜図１１を参照して説明する。
の第１選択トランジスタ１２０が導通し、これにより、
ＮＡＮＤセルユニットＮＵ２内のメモリセルＭ２はデー
タ“０”にプログラムされる。一方、ＮＡＮＤセルユニ
ットＮＵ１に接続したビット線ＢＬ１及びＮＡＮＤセル
ユニットＮＵ１内の第１選択トランジスタ１２０のゲー
トには５Ｖの電圧が印加され、ＮＡＮＤセルユニットＮ
Ｕ１内のメモリセルＭ１の制御ゲートには１０Ｖのパス
電圧Ｖpassが印加されるため、当該第１選択トランジス
タ１２０のソースはほぼパス電圧Ｖpassに充電され、こ
れにより当該第１選択トランジスタ１２０は非導通化さ
れる。従って、ＮＡＮＤセルユニットＮＵ１内のメモリ
セルＭ２のソースとドレインはほぼパス電圧Ｖpassに充
電される。この状態で該メモリセルＭ２の制御ゲートに
１９．５Ｖのプログラム電圧が急激に印加されると、当
該メモリセルＭ２は約９．５Ｖのストレス電圧を受ける
ことになり、製造工程の条件変化によっては、薄いトン
ネル絶縁膜或いは中間誘電体膜の破壊が発生することも
ないとはいえない。絶縁破壊が起こらないまでも、当該
メモリセルＭ２のしきい値電圧が変わってしまう可能性
があるといえる。従来のものでも信頼性は十分あること
はあるが、より信頼性を高めようと思うのであれば、選
択対象外のワード線電圧についても何らかの措置を施し
ておいた方がより好ましいといえる。そこで、そのため
の構成について、図９〜図１１を参照して説明する。
【００４８】図９には、選択対象外のワード線に印加す
るパス電圧Ｖpassを発生するパス電圧発生回路６００の
回路例を示してある。この回路６００は、図１のプログ
ラム電圧発生回路２００とほぼ同様の構成で、但し、Ｎ
形トランジスタ３１のゲートへプログラム制御信号バー
ＰＧＭを反転させて印加するインバータ３２を除き、更
に、抵抗Ｒ’1 〜Ｒ’10，Ｒ’ｎ，Ｒ’ｍの値を、プロ
グラム電圧発生回路２００の抵抗Ｒ1 〜Ｒ10，Ｒｎ，Ｒ
ｍの値と異なるものとし、出力ノード２からパス電圧Ｖ
passを出力するようにしたものである。この場合、図２
〜図６に示す制御用の各回路を流用可能である。このパ
ス電圧発生回路６００は、例えば８Ｖの初期パス電圧Ｖ
passinから１２．５Ｖの最大パス電圧Ｖpassmax まで、
プログラム回数に従って順次増加するパス電圧Ｖpassを
発生する。このように増加するパス電圧Ｖpassの発生
は、抵抗Ｒ’1 〜Ｒ’10，Ｒ’ｎ，Ｒ’ｍの値を適切に
調整することで可能である。その動作は、出力されるパ
ス電圧Ｖpassの値を除いては上述のプログラム電圧発生
回路２００の動作と同様なので、その説明は省略する。
また、図２〜図６に示した各回路も、パス電圧発生回路
６００に対して同様に動作するので、重複を避け説明は
省略する。
るパス電圧Ｖpassを発生するパス電圧発生回路６００の
回路例を示してある。この回路６００は、図１のプログ
ラム電圧発生回路２００とほぼ同様の構成で、但し、Ｎ
形トランジスタ３１のゲートへプログラム制御信号バー
ＰＧＭを反転させて印加するインバータ３２を除き、更
に、抵抗Ｒ’1 〜Ｒ’10，Ｒ’ｎ，Ｒ’ｍの値を、プロ
グラム電圧発生回路２００の抵抗Ｒ1 〜Ｒ10，Ｒｎ，Ｒ
ｍの値と異なるものとし、出力ノード２からパス電圧Ｖ
passを出力するようにしたものである。この場合、図２
〜図６に示す制御用の各回路を流用可能である。このパ
ス電圧発生回路６００は、例えば８Ｖの初期パス電圧Ｖ
passinから１２．５Ｖの最大パス電圧Ｖpassmax まで、
プログラム回数に従って順次増加するパス電圧Ｖpassを
発生する。このように増加するパス電圧Ｖpassの発生
は、抵抗Ｒ’1 〜Ｒ’10，Ｒ’ｎ，Ｒ’ｍの値を適切に
調整することで可能である。その動作は、出力されるパ
ス電圧Ｖpassの値を除いては上述のプログラム電圧発生
回路２００の動作と同様なので、その説明は省略する。
また、図２〜図６に示した各回路も、パス電圧発生回路
６００に対して同様に動作するので、重複を避け説明は
省略する。
【００４９】図１０に、パス電圧発生回路６００の動作
タイミングを示す。図示から分かる通り、プログラム電
圧Ｖｐｇｍの代わりにパス電圧Ｖpassが発生することを
除いては、上記図７のタイミングと同様である。
タイミングを示す。図示から分かる通り、プログラム電
圧Ｖｐｇｍの代わりにパス電圧Ｖpassが発生することを
除いては、上記図７のタイミングと同様である。
【００５０】図１１には、プログラム回数によるプログ
ラム電圧Ｖｐｇｍとパス電圧Ｖpassとの関係を示す。同
図から分かるように、プログラム電圧発生回路２００と
同様の構成のパス電圧発生回路６００を使用すること
で、パス電圧Ｖpassもプログラム電圧Ｖｐｇｍ同様にプ
ログラム回数に応じて増加させることができ、各プログ
ラムサイクルでプログラム電圧Ｖｐｇｍとパス電圧Ｖpa
ssは約７Ｖの電圧差をもって推移している。従って、最
大プログラム電圧Ｖpgmmaxが印加される場合でも絶縁破
壊ないしはしきい値電圧変動を起こす可能性を排除でき
る。この電圧差については、プログラム防止対象のメモ
リセルの絶縁破壊、しきい値電圧変動を防止でき得る範
囲であればよく、メモリセルの構造や特性に応じて適切
に設定しておくことが可能である。
ラム電圧Ｖｐｇｍとパス電圧Ｖpassとの関係を示す。同
図から分かるように、プログラム電圧発生回路２００と
同様の構成のパス電圧発生回路６００を使用すること
で、パス電圧Ｖpassもプログラム電圧Ｖｐｇｍ同様にプ
ログラム回数に応じて増加させることができ、各プログ
ラムサイクルでプログラム電圧Ｖｐｇｍとパス電圧Ｖpa
ssは約７Ｖの電圧差をもって推移している。従って、最
大プログラム電圧Ｖpgmmaxが印加される場合でも絶縁破
壊ないしはしきい値電圧変動を起こす可能性を排除でき
る。この電圧差については、プログラム防止対象のメモ
リセルの絶縁破壊、しきい値電圧変動を防止でき得る範
囲であればよく、メモリセルの構造や特性に応じて適切
に設定しておくことが可能である。
【００５１】
【発明の効果】以上述べてきたように本発明にれば、所
定の電圧範囲で順次増加するプログラム電圧、必要に応
じてこれに追従するパス電圧を発生することができるの
で、工程条件変化や動作条件変化に左右されることな
く、また、メモリセルの絶縁破壊発生をより完全に排除
し、均一のメモリセルしきい値電圧を得るプログラムが
可能となる。従って、メモリの信頼性を従来よりいっそ
う向上させられる。
定の電圧範囲で順次増加するプログラム電圧、必要に応
じてこれに追従するパス電圧を発生することができるの
で、工程条件変化や動作条件変化に左右されることな
く、また、メモリセルの絶縁破壊発生をより完全に排除
し、均一のメモリセルしきい値電圧を得るプログラムが
可能となる。従って、メモリの信頼性を従来よりいっそ
う向上させられる。
【図１】本発明によるプログラム電圧発生回路の実施形
態を示す回路図。
態を示す回路図。
【図２】図１のプログラム電圧発生回路用のトリミング
信号発生回路を示す回路図。
信号発生回路を示す回路図。
【図３】分図Ａは、図２のトリミング信号発生回路用の
２進カウンタを示す回路図、分図Ｂは、分図Ａの２進カ
ウンタを構成する各計数段の回路図。
２進カウンタを示す回路図、分図Ｂは、分図Ａの２進カ
ウンタを構成する各計数段の回路図。
【図４】図３の２進カウンタ用のクロック信号発生回路
を示す回路図。
を示す回路図。
【図５】図１のプログラム電圧発生回路に提供するプロ
グラム制御信号及び図３の２進カウンタに提供するリセ
ット信号を発生する制御信号発生回路を示す回路図。
グラム制御信号及び図３の２進カウンタに提供するリセ
ット信号を発生する制御信号発生回路を示す回路図。
【図６】プログラムのループ回数を検出するためのルー
プ計数回路を示す回路図。
プ計数回路を示す回路図。
【図７】図１のプログラム電圧発生回路の動作タイミン
グを示す信号波形図。
グを示す信号波形図。
【図８】図１のプログラム電圧発生回路を使用した場合
のプログラム回数とプログラム電圧との関係を示すグラ
フ。
のプログラム回数とプログラム電圧との関係を示すグラ
フ。
【図９】本発明に係るパス電圧発生回路の実施形態を示
す回路図。
す回路図。
【図１０】図９のパス電圧発生回路の動作タイミングを
示す信号波形図。
示す信号波形図。
【図１１】図１のプログラム電圧発生回路及び図９のパ
ス電圧発生回路を使用した場合のプログラム回数とプロ
グラム電圧及びパス電圧との関係を示すグラフ。
ス電圧発生回路を使用した場合のプログラム回数とプロ
グラム電圧及びパス電圧との関係を示すグラフ。
【図１２】一般的なＮＡＮＤ形のセル構造をもつＥＥＰ
ＲＯＭメモリセルアレイの一部分を示した等価回路図。
ＲＯＭメモリセルアレイの一部分を示した等価回路図。
１０ 高電圧発生回路 ２０ 高電圧発生制御回路 ３０ トリミング回路 ４０ 比較回路 Ｖｐｇｍ プログラム電圧 バーＰＧＭ プログラム制御信号 ＴＲＭｐ1 〜ＴＲＭｐ10 トリミング信号
Claims (12)
- 【請求項１】 多数のフローティングゲート形メモリセ
ルからなるメモリセルアレイを有し、メモリセルを選択
してプログラムするためのプログラム回路と、メモリセ
ルのプログラム成功を判断するためのプログラム検証回
路と、を備えた電気的プログラム可能な不揮発性半導体
メモリ装置において、 プログラム電圧を発生するための高電圧発生回路と、前
記プログラム電圧を分圧して出力するトリミング回路
と、このトリミング回路の出力と基準電圧とを比較して
その比較結果を出力する比較回路と、この比較回路の出
力に従って前記高電圧発生回路を動作制御する高電圧発
生制御回路と、を有してなり、プログラム回数に応じて
前記トリミング回路の分圧値が変わることで、発生され
るプログラム電圧のレベルが変化するようになっている
プログラム電圧発生回路を備えることを特徴とする不揮
発性半導体メモリ装置。 - 【請求項２】 トリミング回路は、高電圧発生回路の出
力端から直列接続した複数の抵抗と、これら抵抗のいず
れかのバイパスとなるバイパス手段と、を備えてなる請
求項１記載の不揮発性半導体メモリ装置。 - 【請求項３】 トリミング回路のバイパス手段を、抵抗
に並列接続したトランジスタで構成した請求項２記載の
不揮発性半導体メモリ装置 - 【請求項４】 トリミング回路のバイパス手段は、トリ
ミング信号発生回路の制御により、プログラム回数に従
って順次に１ずつ導通するようになっている請求項２又
は請求項３記載の不揮発性半導体メモリ装置。 - 【請求項５】 トリミング信号発生回路は、トリミング
回路の最終のバイパス手段を導通させるとその導通状態
を維持するラッチ手段を有する請求項４記載の不揮発性
半導体メモリ装置。 - 【請求項６】 トリミング信号発生回路を、２進カウン
タの出力を演算する論理回路とした請求項４又は請求項
５記載の不揮発性半導体メモリ装置。 - 【請求項７】 ２進カウンタの出力に基づいてプログラ
ムのループ回数を検出し、所定の回数に達するとプログ
ラム電圧の発生を中止させるループ計数回路を備えた請
求項６記載の不揮発性半導体メモリ装置。 - 【請求項８】 プログラム電圧発生回路と同様の構成と
され、プログラム電圧の変化に追従して変化するパス電
圧を発生するパス電圧発生回路を更に備えた請求項１〜
７のいずれか１項に記載の不揮発性半導体メモリ装置。 - 【請求項９】 行と列のマトリックス形態に配列した多
数のＮＡＮＤセルユニットで構成され、各ＮＡＮＤセル
ユニットはチャネルを直列接続したフローティングゲー
ト形の複数のメモリセルを有してなり、そして、１行に
配列されたメモリセルの各制御ゲートへ接続するワード
線を備えたメモリセルアレイと、ワード線を選択して該
選択ワード線に接続したプログラム対象のメモリセルを
プログラムするためのプログラム回路と、プログラム後
にメモリセルのプログラム成功を判断するためのプログ
ラム検証回路と、を備えた電気的プログラム可能な不揮
発性半導体メモリ装置において、 プログラム対象のメモリセルのプログラムが成功しない
とその度にプログラム電圧を順次増加させて発生し、前
記選択ワード線へ提供するプログラム電圧発生回路と、
前記順次に増加するプログラム電圧と所定の電圧差を保
って順次に増加するパス電圧を発生し、前記選択ワード
線以外のワード線へ提供するパス電圧発生回路と、を備
えることを特徴とする不揮発性半導体メモリ装置。 - 【請求項１０】 プログラム電圧によるプログラムとプ
ログラム成功を判断するプログラム検証を連続して行う
ようにした電気的プログラム可能な不揮発性半導体メモ
リ装置のプログラム方法において、 プログラム回数に応じてプログラム電圧を所定の電圧範
囲で順次増加させて発生するようにしたことを特徴とす
るプログラム方法。 - 【請求項１１】 プログラム電圧が所定の電圧範囲の上
限に達するとそのレベルを維持して以降のプログラムを
行うようにした請求項１０記載のプログラム方法。 - 【請求項１２】 プログラム対象外のメモリセルに対し
て供給するパス電圧を、プログラム電圧の順次増加に追
従して所定の電圧差を保ち順次増加させるようにした請
求項１０又は請求項１１記載のプログラム方法。
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