JP2011034638A - 半導体メモリデバイスおよびその動作方法 - Google Patents

Abstract

【課題】ヴェリファイ動作の読み出し後に次の書き込み設定と、そのインヒビット設定とを、ビット線に対し簡素な回路で迅速に行う。
【解決手段】ビット線ＢＬおよびセンスビット線ＳＢＬと、可変セル抵抗Ｒｃｅｌｌと、第１スイッチ（５１）と、ラッチ回路７１と、第２スイッチ（５２）とを有する。第２スイッチ（５２）をターンオンしてＢＬ電位をラッチ回路７１の反転ラッチ電位でバイアスすることで可変セル抵抗Ｒｃｅｌｌに書き換えパルスを印加する。その後、第２スイッチ（５２）をオフし、第１スイッチ（５１）をオンする。ラッチ回路７１は、ＢＬ電位をラッチ回路７１で参照電位ＶＲＥＦを比較基準として検出するヴェリファイ読み出しを行って、ヴェリファイ読み出し後のラッチデータを次の書き換えパルスの印加の有無を決める情報として用いる。
【選択図】図１０

Description

本発明は、ビット線に印加する電圧に応じて記憶状態が変化する記憶を有する半導体メモリ装置と、その動作方法とに関する。

ビット線の印加電圧に応じて記憶素子の記憶状態が変化する不揮発性メモリデバイスが知られている。
かかるメモリデバイスの代表的なものとして、ＤＲＡＭやＳＲＡＭなどの揮発性メモリ、および、ＦＧ型に代表される不揮発性の（フラッシュ）ＥＥＰＲＰＭが存在する（例えば、特許文献１参照）。

一方で、ＦＧ型の（フラッシュ）ＥＥＰＲＯＭを置き換えるために、データ書き換えが高速な不揮発性メモリデバイスとして、抵抗変化型メモリデバイスが注目されている。

抵抗変化型メモリデバイスとして、記憶素子内の導電膜に導電性イオンを入出力させたときの抵抗変化を記憶状態に対応させる、いわゆるＲｅＲＡＭが知られている（例えば、特許文献２または非特許文献１参照）。
他の抵抗変化型メモリデバイスとして、導電膜を結晶化するときの相変化を、流れる電流の大きさと印加時間で制御する相変化メモリが知られている（例えば、特許文献３参照）。
さらに、磁性膜の磁化の向きを流れる電流の向きや大きさで制御するＭＲＡＭやスピン注入メモリも、抵抗変化型メモリデバイスの一種である。

これらの抵抗変化型メモリは、（フラッシュ）ＥＥＰＲＯＭとともに、ビット線の印加電圧に応じて記憶素子の記憶状態が変化する不揮発性メモリデバイスの範疇に属する。

（フラッシュ）ＥＥＰＲＯＭは、ゲート絶縁膜中に形成されたＦＧ（フローティングゲート）あるいは電荷トラップに電荷注入を行うことで記憶状態に変化を起こすメモリトランジスタを記憶素子として有する。
ところが、素子微細化とともに電荷注入の制御が困難になること、また多値メモリの実現のために通常、いわゆる書き込みヴェリファイ動作を行う（特許文献１参照）。

また、ＲｅＲＡＭ等の抵抗変化型メモリにおいても、書き込み後または消去後のデータ（記憶素子の抵抗値）が書き換え回数に依存する場合があるため、書き込み時または消去時にヴェリファイ動作を行うことがある（特許文献２参照）。
特許文献２には、書き込みに続くプリチャージ過程を省略して、書き込みバイアス解除後のビット線電荷でヴェリファイ読み出しを行う高速動作のためのシーケンスが開示されている。

ヴェリファイ動作は、書き込みまたは消去の動作過程に続いて、書き込み後または消去後のデータを読み出して上記動作が十分かを判断し（ヴェリファイ過程）、この一連の動作を繰り返すことで誤書き込みまたは誤消去を防止する技術である。ヴェリファイ動作に関し、書き込みまたは消去の動作過程の成功をヴェリファイ結果が示すときは次のヴェリファイ動作を禁止するインヒビット制御を、簡易な回路で確実に実行できることが重要である。

特許文献１には、（フラッシュ）ＥＥＰＲＯＭにおいてヴェリファイ動作制御回路の面積削減のために、センス動作と書き込みデータのラッチ動作とを行うデータラッチ兼センスアンプを有するビット線制御回路が開示されている。

特許文献３には、センスアンプとして機能するラッチ回路の保持データを用いて選択的なリセット動作（次の書き込み動作のためのビット線電圧設定）を行う相変化メモリが記載されている。その動作は、ヴェリファイのためでなく、シーケンシャルなランダムアクセスのためであるが、この場合のラッチ回路も“データラッチ兼センスアンプ”の機能をもつ。

特許第３１４２３３５号公報 特開２００７−１３３９３０号公報 特開２００６−３０２４６５号公報

K. Aratani, etc. "A Novel Resistance Memory with High Scalability and Nanosecond Switching", Technical Digest IEDM 2007, pp.783-786

特許文献１に記載のデータラッチ兼センスアンプ（以下、単にラッチ回路という）を有するビット線制御回路は、ラッチ回路の保持データを用いて、ヴェリファイ動作における読み出し時のプリチャージ回路の制御を行っている。つまり、ラッチ回路の保持データでビット線を直接、プリチャージするのではなく、電源電圧の供給線（Ｖｃｃプリチャージ経路）のスイッチをラッチ回路の保持データで制御する。

また、特許文献１では、読み出されたメモリセルのデータとラッチ回路にラッチされている書き込みデータとの論理をとって、書き込み状態に応じてビットごとにラッチ回路の再書き込みデータを自動設定する（特許文献１の請求項１参照）。これは、ヴェリファイ過程のインヒビット設定を、ラッチ回路の動作によって行う例である。

具体的には、書き込み後のインヒビット過程では、その直前の書き込み時に使用した書き込みデータがラッチ回路に保持されている。その状態で、ビット線対をラッチ回路と切り離し、読み出し対象のビット線を（１／２）Ｖｃｃでプリチャージした後にフローティングとし、隣接する他のビット線を（１／２）Ｖｃｃで電位固定する。このとき読み出し対象のビット線をさらにＶｃｃまでプリチャージするか否かをラッチ回路の保持データ（書き込みデータ）で決めている。

その後、ラッチ回路の保持データ（書き込みデータ）をリセットするが、書き込みデータは、読み出し対象のＢＬ電位が（１／２）ＶｃｃであるかＶｃｃにまでプリチャージされているかによって実質的に保持されている。その状態でラッチ回路（センスアンプ）を活性化し、ビット線対を順次センス回路に接続すると、読み出し対象のビット線からメモリセルデータが読み出される。読み出されたデータはラッチ回路にラッチされ、次の再書き込みのためのデータとなる。このとき、ラッチ回路に保持される再書き込みデータは、前回の書き込みデータ（ビット線におけるＶｓｓプリチャージの有無）に応じて、ヴェリファイ読み出し時のメモリセルのデータから変換されるため、インヒビットが自動設定される。

このヴェリファイ読み出しの動作は、書き込みデータをビット線プリチャージ電位としてラッチ回路外（但し、メモリセルアレイのビット線）に退避させた後、ラッチ回路をリセットする過程がある。このため、ヴェリファイ兼インヒビット設定のシーケンスが複雑で、そのことが高速動作を妨げている。また、隣接するカラム（セル列）のビット線を参照電位線として用いることから、メモリセルアレイの奇数または偶数のセル列の動作しかできず、動作効率が悪い。
さらに回路的には、（１／２）Ｖｃｃプリチャージ回路と、Ｖｃｃプリチャージ回路（Ｖｃｃプリチャージ経路）が必要であり、その分、回路面積が大きい。

なお、特許文献３に記載の相変化メモリは、ビット線とラッチ回路のデータ保持ノードとの間に接続されたビット線スイッチをオンすることで、ラッチ回路の保持データで直接、ビット線に電圧設定を行うことができる回路構成を有する。

しかしながら、特許文献３は、ＳＤＲＡＭと同様に、最初のサイクル時間にラッチ回路（センスアンプ）に書き込みデータを保持させ、その後、センスアンプによって連続して何度も（ランダムアクセスのために）メモリセルへの書き込み動作を繰り返す制御に関する。
そのため、書き込みごとに読み出しを行うヴェリファイ動作を考慮した回路構成となっていないため、当然ながらインヒビット設定も考慮されていない。つまり、特許文献３に開示された回路構成ではヴェリファイ動作とインヒビット設定を高速に行えない。

このように、高い書き換え転送レートを実現するために隣接する所定数のカラム（セル列）を並列動作させてヴェリファイ動作とインヒビット設定を迅速に行うことができる簡易な回路構成が未だ、提案されていない。

本発明は、ヴェリファイ動作の読み出し後に次の書き込み設定と、そのインヒビット設定とを、ビット線に対し簡素な回路で迅速に行える回路構成を備えた、揮発性あるいは不揮発性の半導体メモリデバイスを提供するものである。
また、本発明は、ヴェリファイ動作の読み出し後に次の書き込み設定と、そのインヒビット設定とを、ビット線に対し簡素な回路で迅速に行える、半導体メモリデバイスの動作方法を提供するものである。

本発明に関わる半導体メモリデバイスは、ビット線およびセンス線と、記憶素子と、第１スイッチと、ラッチ回路と、第２スイッチとを有する。
前記記憶素子は、前記ビット線に印加する電圧に応じて記憶状態が変化する。記憶素子は不揮発性メモリ（ＤＲＡＭやＳＲＡＭ等）、各種抵抗変化型メモリ、その他の不揮発性メモリ（フラッシュＥＥＰＲＯＭ等）の、何れの記憶素子でもよい。

前記第１スイッチは、前記センス線と前記ビット線との接続を制御する。
前記ラッチ回路は、第１および第２の保持ノードを有し、第１の保持ノードが前記センス線に接続されている。
前記第２のスイッチは、前記ラッチ回路の第２の保持ノードと前記ビット線との接続を制御する。

本発明における半導体メモリデバイスは、データ書き換え時には、前記第２スイッチをターンオンして前記第２の保持ノードの情報に基づいて前記記憶素子に書き換えパルスを印加する。その後、前記第１スイッチをオンして、前記ラッチ回路は、前記ビット線の電位（以下、ＢＬ電位と呼ぶ）を前記第２の保持ノードに与える参照電位を比較基準として検出するヴェリファイ読み出しを行う。また、ラッチ回路は、該ヴェリファイ読み出し後のラッチデータを次の書き換えパルスの印加の有無を決める情報として用いる。

上記構成によれば、いわゆるダイレクトヴェリファイ動作が実行される。このとき、記憶素子に対しデータ書き換えパルスの印加が実行されて、ラッチ回路保持データ（第２の保持ノードの反転ラッチ電位）をＢＬ電位とする書き込みまたは消去の動作が行われる。その動作後のＢＬ電位が、そのままヴェリファイ読み出しのための書き換えデータパルス電圧となる。具体的には、第２スイッチがターンオフすると、このとき第１スイッチはオフしているからビット線がハイインピーダンス状態となり、ＢＬ電位で記憶素子に読み出し電流が流れる。記憶素子の記憶状態に応じて、この読み出し電流に大小の差が生じるため、ＢＬ電位変化も記憶状態により異なる。

その後、第１スイッチをオンする。すると、ＢＬ電位変化がラッチ回路の第１の保持ノードにおける電位変化として伝達される。それに先立って、ラッチ回路の第２の保持ノードには参照電位が与えられているため、ラッチ回路は、この参照電位を基準にＢＬ電位変化、つまり記憶状態の相違を、ラッチ回路の電源振幅の信号に変換して保持する。

たとえばデータ書き込みの場合において、ＢＬ電位が記憶状態に応じて低下する場合を考える。
この例では、変化後のＢＬ電位が参照電位に対して相対的に大きい場合、ビット線バイアスを再度行って記憶状態を十分に変化させる再書き込みの必要があるとする。このときラッチ回路の動作によって、その第２の保持ノードはハイレベルの反転ラッチ電位を保持することになる。
逆に、変化後のＢＬ電位が参照電位に対して相対的に小さい書き込みが十分な場合は、ビット線バイアスを再度行う必要がないため、ラッチ回路の第２の保持ノードは“インヒビット”を表すローレベルの反転ラッチ電位を保持することになる。

ラッチ回路は、この第２の保持ノードの反転ラッチ電位を、つぎのデータ書き換えパルスの印加の有無を示す情報として用いる。例えば上記例では、再度バイアスを行う場合はハイレベルのビット線バイアスが第２スイッチを介してビット線に与えられる。これに対し、“インヒビット”を表すローレベルの反転ラッチ電位が第２スイッチに与えられても、これは記憶素子をバイアスできないので、書き込みや消去等の禁止が実質的に行われる。

本発明によれば、ヴェリファイ動作の読み出し後に次の書き込み設定と、そのインヒビット設定とを、ビット線に対し簡素な回路で迅速に行える回路構成を備えた、揮発性あるいは不揮発性の半導体メモリデバイスを提供することができる。
また、本発明によれば、ヴェリファイ動作の読み出し後に次の書き込み設定と、そのインヒビット設定とを、ビット線に対し簡素な回路で迅速に行える、半導体メモリデバイスの動作方法を提供することができる。

実施の形態に共通なメモリセルの等価回路図である。 隣接する２つのメモリセルＭＣに対応する部分のデバイス構造図である。 電流の向きおよび印加電圧値を添えた可変セル抵抗の拡大図である。 書き込み電流とセル抵抗の関係を示す特性図である。 実施の形態に関わるＩＣチップのブロック図である。 Ｘセレクタの回路図である。 Ｙセレクタの回路図である。 ＷＬドライバユニットの２つ分を示す回路図である。 ＣＳＬドライバユニットの２つ分を示す回路図である。 第１の実施の形態に関わるカラム構成とＢＬＩドライバの回路図である。 ＢＬＩ選択回路の回路図である。 比較例に関わるカラム構成を示す回路図である。 比較例に関わる、消去失敗の場合の電位レベルを示す回路図と状態遷移図である。 インヒビット設定のための転送インバータを追加した回路例（比較例の一種）を示す回路図である。 ＢＬ電位をプルアップする比較例の回路図と状態遷移図である。 第１の実施の形態に関わる、消去失敗で消去パルスの追加が必要な場合の動作波形図である。 第１の実施の形態に関わる、消去成功で消去パルスの追加が不必要な場合の動作波形図である。 第２の実施の形態に関わるカラム構成とＢＬＩドライバの回路図である。 第２の実施の形態に関わる、消去失敗で消去パルスの追加が必要な場合の動作波形図である。 第２の実施の形態に関わる、消去成功で消去パルスの追加が不必要な場合の動作波形図である。 第１または第２の実施の形態で実施可能な読み出しのためのカラム構成とＢＬＩドライバの一部の回路図である。 図２１の回路に対する読み出し時の動作波形図である。 第１スイッチを段階的に制御する手法をＤＲＡＭに適用した場合のカラム構成とＢＬＩドライバの一部の回路図である。 図２３の回路に対応する動作波形図である。 第１スイッチを段階的に制御する手法をＳＲＡＭに適用した場合のカラム構成とＢＬＩドライバの一部の回路図である。 図２５の回路に対応する動作波形図である。

本発明の実施形態を、主に抵抗変化型メモリデバイスを例として図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：本発明を抵抗変化型メモリデバイスに適用した場合において、第２スイッチがＮＭＯＳトランジスタからなる回路構成と動作（ここでは消去動作で説明）。
２．第２の実施の形態：本発明を抵抗変化型メモリデバイスに適用した場合において、第２スイッチがＰＭＯＳトランジスタからなる回路構成と動作（ここでは消去動作で説明）。
３．読み出しのための回路と動作の例：本発明を抵抗変化型メモリデバイスに適用した場合において、上記第１,第２の実施形態と重複適用できる読み出しのための回路構成と動作。
４．ＤＲＡＭへの適用例：意図しないラッチ反転防止のためにＢＬＩスイッチのゲート電圧を段階的に変化させる技術のＤＲＡＭへの適用例。
５．ＳＲＡＭへの適用例：意図しないラッチ反転防止のためにＢＬＩスイッチのゲート電圧を段階的に変化させる技術のＳＲＡＭへの適用例。

＜１．第１の実施の形態＞
［メモリセル構成］
図１（Ａ）と図１（Ｂ）に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図１（Ａ）は書き込み電流Ｉｗ、図１（Ｂ）は消去電流Ｉｅについて、その向きを示すが、メモリセル構成自体は両図で共通する。
図１に図解するメモリセルＭＣは、“記憶素子”としての１つの可変セル抵抗Ｒｃｅｌｌと、１つのアクセストランジスタＡＴとを有する。
可変セル抵抗Ｒｃｅｌｌの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
なお、ビット線ＢＬとプレート線ＰＬが図１では直交しているが、ビット線ＢＬとプレート線ＰＬを平行に配置してもよい。

図２に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図２は模式断面図であり、斜線を付していない。また、特に言及しない図２の空白部分は絶縁膜で充填され、あるいは他の部分（の一部）を構成する。
図２に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。

より詳細には、アクセストランジスタＡＴのソースＳとドレインＤとなる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここではゲート電極がワード線ＷＬ１またはＷＬ２を構成する。
ドレインＤは２つのメモリセルＭＣで共有され、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。

ソースＳ上に、プラグ１０４とランディングパッド１０５（配線層から形成）とが繰り返し積み上げられ、その上に可変セル抵抗Ｒｃｅｌｌが形成されている。可変セル抵抗Ｒｃｅｌｌを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目に可変セル抵抗Ｒｃｅｌｌが形成されている。

可変セル抵抗Ｒｃｅｌｌは、下部電極１０１と、プレート線ＰＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成（積層体）になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ,ＳｉＯ_２,Ｇｄ_２Ｏ_３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ,Ａｇ,Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ,Ａｇ,Ｚｎ以外の金属元素を用いてもよい。また、Ｃｕ,Ａｇ,Ｚｎの少なくとも一つと組み合わされる元素は、Ｓ,Ｓｅ,Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、“イオン供給層”として形成されている。

図３に、可変セル抵抗Ｒｃｅｌｌの拡大図に、電流の向きおよび印加電圧値の例を添えて示す。
図３は、一例として、絶縁体膜１０２がＳｉＯ_２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Cu-Te Based）から形成されている場合を示している。

図３（Ａ）では、絶縁体膜１０２側を陰極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、ビット線ＢＬを０[Ｖ]で接地し、プレート線ＰＬに、例えば＋３[Ｖ]を印加する。
すると、導体膜１０３に含まれるＣｕ,Ａｇ,Ｚｎが、イオン化して陰極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図３（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）と言う。

これとは逆に図３（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を負極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、プレート線ＰＬを０[Ｖ]で接地し、ビット線ＢＬに、例えば＋１.７[Ｖ]を印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）と言う。リセットでは、図３（Ｂ）に示す向きの消去電流Ｉｅが流れる。

なお、以下、セットは“導電性イオンを絶縁体膜に十分注入すること”を言い、リセットは“導電性イオンを絶縁体膜から十分に引き抜くこと”を言う。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。

以下の説明では、絶縁体膜１０２の絶縁性が低下して可変セル抵抗Ｒｃｅｌｌ全体の抵抗値が十分なレベルまで下がった場合をデータの“書き込み”（セット）に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻され可変セル抵抗Ｒｃｅｌｌ全体の抵抗値が十分なレベルまで上がった場合をデータの“消去”（リセット）に対応させる。
ここで、図１に示す可変セル抵抗Ｒｃｅｌｌの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。

図４に示すように、書き込み電流Ｉｗの値によって可変セル抵抗Ｒｃｅｌｌ全体の抵抗値（以下、セル抵抗Ｒｃ）の値が変化する。この変化がある程度の高い線形性を有するため、書き込み電流Ｉｗを制御することで多値記憶（３値以上の記憶）も可能である。

上述したセットとリセットを繰り返すことにより、可変セル抵抗Ｒｃｅｌｌの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、可変セル抵抗Ｒｃｅｌｌは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される“記憶層”とみなすことができる。

この可変セル抵抗Ｒｃｅｌｌを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路（周辺回路）とから構成される。

［ダイレクトヴェリファイ動作］
本発明の実施の形態では、書き換えパルス（書き込みパルスまたは消去パルス）印加後のビット線ＢＬの（残留）電荷を、一定期間だけメモリセルを介してディスチャージし、生じた変化を電圧センスする方式を採用する。この方式では、読み出しのためのＢＬプリチャージが不要なことから、その動作を以下、“ダイレクトヴェリファイ動作”と呼ぶ。

このダイレクトヴェリファイ動作では、書き換えパルス印加後に、プレート線ＰＬの電荷を一定期間だけビット線ＢＬにチャージし、それによって変化したＢＬ電圧を電圧センスする方式でもよい。また、電圧センスでなく電流センスでもよい。

本実施に形態に関わる抵抗変化型メモリデバイスは、データ書き換え動作に加えて上記ダイレクトヴェリファイ動作を制御する駆動制御部を有する。また、抵抗変化型メモリデバイスは、参照ノード（第２の保持ノード）に与えられた参照電位を比較基準として、センスノード（第１の保持ノード）にビット線から与えられた電位をセンスして保持する、ラッチ回路を含むセンスアンプを有する。参照電位は、当該抵抗変化型メモリデバイスの外から与えてもよいし、内部の回路から与えてもよい。また、駆動制御部は、抵抗変化型メモリデバイス内に有することが望ましいが、外部からの制御で駆動制御部と同じ制御を行ってもよい。

また、駆動制御部は、望ましくは、追加する駆動パルスの印加が必要な場合と必要でない場合に適切に、次に設定すべきパルス電圧をビット線に印加することでインヒビット制御を行う。本実施の形態では、このインヒビット制御の動作を、ＬＩＯ対を介してメモリセルアレイ部の外の書き込み・消去ドライバから行うことはしない。その代わりに、当該インヒビット制御の動作を、センスアンプ（本発明のラッチ回路を含む）の保持データを用いてメモリセルアレイ部内で行うという特徴がある。この動作のための構成は後述する。

また、書き込みと消去の一方でビット線ＢＬにパルス電圧を与えるときはプレート線ＰＬを一定電位で保持し、書き込みと消去の他方でプレート線ＰＬにパルス電圧を与えるときはビット線ＢＬを一定電圧で保持する。書き込み・消去ドライバからセンスアンプのラッチ回路に初期データをセットした後は、書き込みまたは消去のヴェリファイ動作シーケンス内で、ラッチ回路の保持データをメモリセルアレイ部内で繰り返し用いる手法を採る。なお、プレート線ＰＬの制御は、メモリセルアレイ部の外のプレートドライバで行う。

以下、上記センスアンプ、上記書き込み・消去ドライバおよび上記プレートドライバのＩＣへの実装例を、チップブロック図を用いて説明する。

［ＩＣチップ構成］
図５に、ＩＣチップのブロック図を示す。
図解されている半導体メモリデバイスは、図１〜図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に(Ｍ＋１)個、列（カラム）方向に(Ｎ＋１)個、配置しているメモリセルアレイ１を有する。半導体メモリデバイスは、メモリセルアレイ１と、その周辺回路を同一半導体チップに集積化したものである。ここで“Ｎ”と“Ｍ”は比較的大きな自然数であり、その具体的値は任意に設定される。

メモリセルアレイ１において、ロウ方向に並ぶ(Ｍ＋１)個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する(Ｎ＋１)本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ(Ｎ＋１)個のメモリセルＭＣでアクセストランジスタＡＴのドレイン同士をそれぞれ共通接続する(Ｍ＋１)本のビット線ＢＬ＜０＞〜ＢＬ＜Ｍ＞が、ロウ方向に所定間隔で配置されている。

可変セル抵抗ＲｃｅｌｌのアクセストランジスタＡＴと反対側のノードをロウ方向に共通接続するプレート線ＰＬが(Ｎ＋１)本、カラム方向に所定間隔で配置されている。(Ｎ＋１)本のプレート線ＰＬは、その一方端が共通化され、メモリセルアレイ１の外部に引き出されている。
なお、プレート線ＰＬはカラム方向に長く配置して、その本数を(Ｍ＋１)本としてもよい。

周辺回路は、図５に示すように、Ｘ（アドレス）デコーダ（X Decoder）２、Ｙ（アドレス）デコーダを兼ねるプリデコーダ（PRE Decoder）３、ＷＬドライバ４、ＢＬＩスイッチ５、ＣＳＷドライバ６を含む。周辺回路は、カラムごとのセンスアンプ（図５では、主な構成であるラッチ回路(Latch)により表記）７、Ｉ／Ｏバッファ(Input/Output Buffer)９を含む。周辺回路は、書き込み・消去ドライバ(Write・Erase Driver)１０、制御回路１１、および、プレートドライバ（PLATE Driver）１２を含む。周辺回路は、センスアンプ７からのセンスアンプ出力を増幅するメインアンプ１５、および、インヒビット制御の初期設定等を行うロジックブロック１６を含む。周辺回路は、ＢＬＩスイッチ５を制御するＢＬＩドライバ５Ａを含む。
なお、電源電圧から各種電圧を発生する回路、クロック信号の発生制御回路等は、図５において図示を省略している。

なお、各センスアンプ７の出力は、ＮＭＯＳトランジスタ７２を介して書き込み・消去ドライバ１０およびメインアンプ１５との接続が制御される構成となっている。

Ｘデコーダ２は、Ｘセレクタ（不図示）を基本単位として構成されている。Ｘデコーダ２は、プリデコーダ３から入力するＸアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号Ｘ＿ＳＥＬをＷＬドライバ４に送る回路である。Ｘセレクタの詳細は後述する。

プリデコーダ３は、入力されるアドレス信号（Address）をＸアドレス信号とＹアドレス信号とに分離する。プリデコーダ３は、Ｘアドレス信号をＸデコーダ２に送り、Ｙアドレス信号をＹデコード部によりデコードする。
プリデコーダ３のＹデコード部は、Ｙセレクタ（不図示）を基本単位として構成されている。プリデコーダ３は、入力するＹアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号Ｙ＿ＳＥＬをＣＳＷドライバ６に送る回路である。Ｙセレクタの詳細は後述する。

ＷＬドライバ４は、ワード線ＷＬごとのＷＬドライバユニット（不図示）を(Ｎ＋１)個含む。各ＷＬドライバユニットの出力に、(Ｎ＋１)本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞のうち、対応する１本のワード線が接続されている。Ｘデコーダ２から入力されるＸセレクト信号Ｘ＿ＳＥＬに応じて、ＷＬドライバユニットの１つが選択される。ＷＬドライバユニットは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ＷＬドライバユニットの詳細は後述する。

ＣＳＷドライバ６は、ＣＳＷドライバユニットを基本単位として構成されている。ＣＳＷドライバ６は、(Ｍ＋１)個存在するＮＭＯＳトランジスタ７２を制御するための配線として、カラム選択線ＣＳＬ＜０＞〜ＣＳＬ＜Ｍ＞を駆動する回路である。なお、ＣＳＷドライバユニットの詳細は後述する。

ＢＬＩスイッチ５は、ＮＭＯＳトランジスタ（ＰＭＯＳトランジスタでも可）単独で構成されるスイッチ５１の集合である。あるいは、ＢＬＩスイッチ５は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをソース同士、ドレイン同士で接続しているトランスミッションゲート（ＴＧ）の集合である。ここでは各スイッチ５１がビット線ＢＬごとに接続され、これが全部で(Ｎ＋１)個存在する。
以下、ＢＬＩスイッチ５を構成する各スイッチが、ＮＭＯＳトランジスタ５１であるとする。

ＢＬＩドライバ５Ａは、ＢＬＩスイッチ５の(Ｍ＋１)個のＮＭＯＳトランジスタ５１を制御するための信号として、ＢＬ分離信号ＢＬＩ＜Ｍ：０＞を、入力されるＹセレクト信号Ｙ＿ＳＥＬおよびＢＬＩイネーブル信号ＢＬＩＥに応じて発生する回路である。ＢＬＩドライバ５Ａは、個々のＮＭＯＳトランジスタ５１を制御するＢＬＩドライバユニットを(Ｍ＋１)個有する。ＢＬＩドライバユニットの詳細は後述する。

書き込み・消去ドライバ１０はＩ／Ｏバッファ９に接続され、外部からのデータをＩ／Ｏバッファ９から入力し、入力データに応じてセンスアンプ７の保持データを変更可能に制御する。

センスアンプ７は、出力ノードがＮＭＯＳトランジスタ７２、メインアンプ１５を介してＩ／Ｏバッファ９に接続されている。センスアンプ７は、オン状態のＮＭＯＳトランジスタ５１を介して入力したビット線ＢＬの電位変化を増幅して保持するラッチ回路を含む。センスアンプ７は、ラッチ回路の起動を制御するスイッチを有し、そのスイッチが制御回路１１から出力されるＳＡイネーブル信号ＳＡＥ（およびその反転信号）により制御される構成となっている。また、センスアンプ７は、ＮＭＯＳトランジスタ７２がオンに制御されたときは、センス回路の保持データをメインアンプ１５に排出する動作も行う。

制御回路１１は、書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳ、データ読み出し信号ＲＤを入力し、これらの３つの信号に基づいて動作する。
制御回路１１には、以下の６つの機能を備える。

（１）ＷＬ選択イネーブル信号ＷＬＥをＷＬドライバ４内の個々のＷＬドライバユニットに与えるワード線制御の機能。
（２）ＢＬＩドライバ５Ａをプリデコーダ３およびＣＳＷドライバ６を経由して（または直接）制御し、これによりＮＭＯＳトランジスタ５１を個別に導通または非導通とする機能。
（３）書き込みまたは消去時に、書き込み・消去ドライバ１０に書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳを与えて動作電圧の供給を制御する機能。
（４）書き込みまたは消去時に、必要に応じて、プレートドライバ１２に書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳを与えて動作電圧の供給を制御する機能。
（５）読み出しまたはヴェリファイ動作時に、センスアンプ７をＳＡイネーブル信号ＳＡＥにより活性化、非活性化する機能と、メインアンプ１５にデータ読み出し信号ＲＤを与えて活性化する機能。
（６）ヴェリファイ動作時にロジックブロック１６を制御してインヒビット制御の初期データ設定を行う機能。
なお、制御回路１１により出力される各種制御信号は、符号のみ図５に示し、レベル変化の詳細は後述する。

[制御系回路]
つぎに、Ｘデコーダ２の基本構成であるＸセレクタと、プリデコーダ３のＹダコーダ機能の基本構成であるＹセレクタとを説明する。続いて、ＷＬドライバ４の基本構成であるＷＬドライバユニットと、ＢＬＩドライバ５Ａの基本構成であるＢＬＩドライバユニットを説明する。

図６に、Ｘセレクタ２０の回路例を示す。
図６に図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ＿ＳＥＬ０〜Ｘ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図６は２ビットデコードの例であるが、Ｘデコーダ２は、その入力されるＸアドレス信号のビット数に応じて、図６の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図７に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ＿ＳＥＬ０〜Ｙ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図７は２ビットデコードの例であるが、プリデコーダ３は、その入力されるＹアドレス信号のビット数に応じて、図７の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図８は、ＷＬドライバユニット４Ａの２つ分を示す回路図である。
図解されているＷＬドライバユニット４Ａは、ＷＬドライバ４内にカラム方向のセル数(Ｎ＋１)だけ設けられている。
この(Ｎ＋１)個のＷＬドライバユニット４Ａは、図６に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１によって動作する。ＷＬドライバユニット４Ａは、Ｘセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１に応じた１本のワード線ＷＬ＜０＞またはＷＬ＜１＞を活性化する。

図８に図解しているＷＬドライバユニット４Ａは、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力にＷＬ選択イネーブル信号ＷＬＥが入力され、他方入力にＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１が入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬ＜０＞またはＷＬ＜１＞が活性化または非活性となる。

図８に示すＷＬ選択イネーブル信号ＷＬＥは図５の制御回路１１で発生され、ロウデコーダ４に与えられる。

図９に、ＣＳＬドライバユニット６Ａの２つ分の回路例を示す。
図解されているＣＳＬドライバユニット６Ａは、ナンド回路ＮＡＮＤ１２と、その出力に接続されているインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＢＬＩイネーブル信号ＢＬＩＥが入力され、他方入力に図７に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１が入力される。このＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１とＢＬＩイネーブル信号ＢＬＩＥがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなる。そのため、インバータＩＮＶ２１の出力に接続されたカラム選択線ＣＳＬ＜０＞またはＣＳＬ＜１＞の電位が活性レベル（本例ではハイレベル）に遷移する。
カラム選択線ＣＳＬ＜０＞またはＣＳＬ＜１＞の電位は、図５に示すように対応するＮＭＯＳトランジスタ７２のゲートに入力されている。

図９に示すＢＬＩイネーブル信号ＢＬＩＥは図５の制御回路１１で発生し、ＣＳＷドライバ６に与えられる。
なお、カラム制御系回路のうち、ＢＬＩドライバ５Ａの詳細な回路例は次のカラム回路構成とともに説明する。

［カラム回路構成］
図１０に、本実施の形態に関わるカラム回路構成の概略図を、ＢＬＩドライバ５Ａの回路例とともに示す。

本発明の明細書で言う“カラム回路構成”とは、読み出し対象のメモリセルＭＣが接続されたビット線と、当該ビット線に接続されているＢＬ読み出しに関する周辺回路部分である。言い換えると、図５の各種ドライバ（４，５Ａ，６，１０，１２）および制御系や入出力系の回路（２，３，９，１１，１５，１６）を除く部分を“メモリセルアレイ部”と呼び、そのビット線ごとの基本構成を“カラム回路構成”または“カラム回路”と称する。

一方、本発明の“駆動制御部”はヴェリファイ動作を制御する部分であるから、図１０に示す構成からメモリセルアレイ１を除く部分に、図５の制御回路１１やロジックブロック１６等を含めた部分が該当するとしてよい。駆動制御部の定義は、これ以外でもよい。例えばカラム回路を制御する電圧や信号を発生する回路を“駆動制御部”に含めてよい。

第１の実施の形態に関わるカラム回路は、ＢＬ電位をセンス動作するフリップフロップ型のセンスアンプ７を有する。センスアンプ７は、センスビット線対（ＳＢＬ,／ＳＢＬ）とローカル入出力線対（ＬＩＯ,／ＬＩＯ）に接続されている。

センスアンプ７は、基本的な構成として、センスビット線対電位の大小関係を電圧センスして増幅するラッチ回路（Sense Latch）７１を有する。ラッチ回路は相補データを保持するものであれば、どのような構成でもよい。センスアンプ７の出力に対し、ラッチ回路７１とローカル入出力線対（ＬＩＯ,／ＬＩＯ）との接続を制御する２つのＮＭＯＳトランジスタ７２が設けられている。以下、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）を“ＬＩＯ対”とも呼ぶ。

本例のラッチ回路７１は、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からそれぞれが構成される２つのインバータの入力と出力が互いにクロス接続されている。
２つのＰＭＯＳトランジスタ２１の共通ソースと電源電圧線との間に、ローアクティブのＳＡイネーブル反転信号（／ＳＡＥ）により制御されるＰＭＯＳトランジスタ２３が接続されている。また、２つのＮＭＯＳトランジスタ２２の共通ソースと接地電圧との間に、ハイアクティブのＳＡイネーブル信号ＳＡＥにより制御されるＮＭＯＳトランジスタ２４が接続されている。図１０の例では、ＳＡイネーブル反転信号（／ＳＡＥ）は、ＳＡイネーブル信号ＳＡＥをインバータで反転することにより発生する。

センスビット線ＳＢＬとローカル入出力線ＬＩＯとの間にＮＭＯＳトランジスタ７２が接続され、反転センスビット線（／ＳＢＬ）と反転ローカル入出力線（／ＬＩＯ）との間に他のＮＭＯＳトランジスタ７２が接続されている。
この２つのＮＭＯＳトランジスタ７２は、図５のＣＳＷドライバ６から電位が制御されるカラム選択線ＣＳＬによってオンとオフが制御される。

２つのＮＭＯＳトランジスタ７２は、センスラッチデータをローカル入出力線対（ＬＩＯ,／ＬＩＯ）に転送して読み出し信号を出力するときに使用される。また、２つのＮＭＯＳトランジスタ７２は、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）からセンスラッチデータ（初期データ）を、図５の書き込み・消去ドライバ１０が強制的に書き換える動作でも使用される。

図１０に示すセンスアンプ７のセンスノード（第１の保持ノード）がセンスビット線ＳＢＬに接続され、参照ノード（第２の保持ノード）が反転センスビット線（／ＳＢＬ）に接続されている。

図５にも示すＮＭＯＳトランジスタ５１がセンスビット線ＳＢＬとビット線ＢＬとの間に接続されている。また、図５には図示を省略したが、反転センスビット線（／ＳＢＬ）とビット線ＢＬとの間に、ＢＬＩスイッチ素子としてのＮＭＯＳトランジスタ５２が接続されている（図１０）。
ＮＭＯＳトランジスタ５１が本発明の“第１スイッチ”に該当し、ＮＭＯＳトランジスタ５２が本発明の“第２スイッチ”に該当する。以下、ＮＭＯＳトランジスタ５１を第１スイッチ（５１）、ＮＭＯＳトランジスタ５２を第２スイッチ（５２）と、それぞれ表記して、そのことを表す。

反転センスビット線（／ＳＢＬ）は、ＮＭＯＳトランジスタ２５を介して参照電位ＶＲＥＦの印加が制御される。ＮＭＯＳトランジスタ２５のゲートは、リファレンス制御信号ＲＥＣにより制御される。リファレンス制御信号ＲＥＣは、図５の制御回路１１から与えられる。

図１０に示すＢＬＩドライバ５Ａのうち、第１スイッチ（５１）を制御する部分を最初に説明する。第１スイッチ（５１）のゲートには、ＢＬＩ選択回路５Ｂが接続されている。

図１１に、ＢＬＩ選択回路５Ｂの回路例を、２つのセル行分、示す。
図解されているＢＬＩ選択回路５Ｂの基本構成は、ナンド回路ＮＡＮＤ１３と、その出力に接続されているインバータＩＮＶ２２とからなる。
ナンド回路ＮＡＮＤ１３の一方入力にＢＬＩリード・イネーブル信号（／ＢＬＩＲＥ）が入力され、他方入力に図７に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１が入力される。このＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１とＢＬＩリード・イネーブル信号（／ＢＬＩＲＥ）がともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１３の出力がローレベルとなる。そのため、インバータＩＮＶ２２の出力に接続されたＢＬ分離リード信号ＢＬＩＲ＜０＞またはＢＬＩＲ＜１＞が活性レベル（本例ではハイレベル）に遷移する。

ＢＬ分離リード信号ＢＬＩＲ＜０＞またはＢＬＩＲ＜１＞は、図５および図１０に示すように対応する第１スイッチ（５１）のゲートに入力されている。
なお、図１１に示すＢＬＩリード・イネーブル信号（／ＢＬＩＲＥ）は、図５の制御回路１１で発生され、第１スイッチ（５１）を制御するＢＬＩドライバ５Ａ内のＢＬＩ選択回路５Ｂに与えられる。

図１０に戻ると、第２スイッチ（５２）を制御する側にも、同様な構成のＢＬＩ選択回路５Ｂが配置され、当該ＢＬＩ選択回路５Ｂと第２スイッチ（５２）のゲートとの間に電圧切替スイッチ５Ｃが接続されている。また、この電圧切替スイッチ５Ｃの正電源を制御する電圧発生回路５Ｄと負帰還アンプＮＦＡとが設けられている。電圧切替スイッチ５Ｃ、電圧発生回路５Ｄおよび負帰還アンプＮＦＡは、“電圧発生制御部”の一実施例を構成する。

なお、第２スイッチ（５２）の制御のためのＢＬＩ選択回路５Ｂは、図１１においてＢＬＩリード・イネーブル信号（／ＢＬＩＲＥ）に代えてＢＬＩライト・イネーブル信号（／ＢＬＩＷＥ）を入力する。そして、このとき図１１のインバータＩＮＶ２２の出力により制御される電圧切替スイッチ５Ｃからは、ＢＬ分離ライト信号ＢＬＩＷ（ＢＬＩＷ＜０＞,ＢＬＩＷ＜１＞等）が、第２スイッチ（５２）（図１０）のゲートに出力される。

図１０の電圧発生回路５Ｄは、電源電圧ＶｄｄとＧＮＤ電圧との間に接続された抵抗ストリングＲＳと、多数のセレクトトランジスタＳＴ０〜ＳＴ１０とを有する。
抵抗ストリングＲＳは、例えば１０個の単位抵抗ＵＲが直列接続された抵抗回路である。抵抗ストリングＲＳの合計９つの抵抗間ノード、ならびに、電源電圧Ｖｄｄの供給ノードと接地ノードのそれぞれに、セレクトトランジスタＳＴ０〜ＳＴ１０が１つずつ接続されている。各セレクトトランジスタのソース（反抵抗ストリングＲＳ側ノード）は共通接続されて、負帰還アンプＮＦＡの非反転入力「＋」に接続されている。負帰還アンプＮＦＡの出力は、反転入力「−」にフィードバック接続されるとともに、電圧切替スイッチ５Ｃに正電源として与えられる。

電圧切替スイッチ５Ｃは、インバータＩＮＶ５０と、トランスファゲート回路ＴＧ１と、ＮＭＯＳトランジスタ５３とを有する。
インバータＩＮＶ５０は、ＢＬＩ選択回路５Ｂからの信号を反転してトランスファゲート回路ＴＧ１のＮＭＯＳトランジスタのゲートに入力する。トランスファゲート回路ＴＧ１のＰＭＯＳトランジスタのゲートは、インバータＩＮＶ５０の入力と接続されている。

トランスファゲート回路ＴＧ１は、負帰還アンプＮＦＡの出力とＮＭＯＳトランジスタ５３との間に接続されている。ＮＭＯＳトランジスタ５３のソースとドレインのうち、反ＴＧ１側の端子が接地され、ＮＭＯＳトランジスタ５３のゲートは、ＢＬＩ選択回路５Ｂの出力と接続されている。
ＮＭＯＳトランジスタ５３は、トランスファゲート回路ＴＧ１がオフのときにオンして、ＢＬ分離ライト信号ＢＬＩＷを接地電位のレベルとするリセット素子である。

次に、図１０の回路動作を説明するが、その前に、本発明が非適用の図１０に相当する回路を比較例として説明する。なお、この説明では比較例とほぼ同等な制御を行うことが可能な前記特許文献２を適宜参照する。

［比較例］
図１２は、本発明が非適用の比較例に関わるカラム構成を示す回路図である。
図１２に図解するカラム構成は、図１０と比較すると、ＢＬＩドライバ５Ａ、第２スイッチ（５２）およびＮＭＯＳトランジスタ２５が設けられていない。ただし、ＮＭＯＳトランジスタ２５は、特許文献２に示すセンスアンプの参照ノードに参照電圧をスイッチする素子として既知である。図１２に示す第１スイッチ（５１）は、特許文献１にも記載されている。ＮＭＯＳトランジスタ７２は特許文献２には記載されていないが、一般的な構成である。よって、図１２と図１０の本質的な相違は、ＢＬＩドライバ５Ａが設けられているか否かである。

以下、消去ダイレクトヴェリファイ動作を想定する。
特許文献２ではビット線ＢＬに対し、スイッチ制御により消去電圧を与えている。ここでは、より具体的に、ＮＭＯＳトランジスタ７２をオンして、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）から送られてきた“ＳＢＬ＝Ｈ,／ＳＢＬ＝Ｌ”とするための消去初期データをラッチ回路７１に入力し、そこで保持させる。そして、この消去初期データの“ＳＢＬ＝Ｈ”の電位が、消去パルスとして、オン状態の第１スイッチ（５１）を介してビット線ＢＬに印加される。
“Ｈ”の消去パルスがビット線ＢＬに与えられると、消去電流ＩｅがメモリセルＭＣに流れ、可変セル抵抗Ｒｃｅｌｌの抵抗値が高くなる。

第１スイッチ（５１）をターンオフして消去パルスの印加を解除すると、そのときのビット線電圧をバイアスとしてメモリセルＭＣに読み出し電流が流れる。ラッチ回路７１への電源供給を行ってから第１スイッチ（５１）を再びターンオンする。すると、可変セル抵抗Ｒｃｅｌｌの抵抗変化に応じたビット線電位（以下、ＢＬ電位と表記）がラッチ回路７１で読み出される。

この読み出しにおいてビット線が“Ｈ”から放電するときに、その前の消去過程で抵抗値変化が不十分な場合はＢＬ電位が“Ｌ”に遷移し、これは可変セル抵抗Ｒｃｅｌｌの高抵抗化が不十分な消去失敗を意味する。
一方、消去成功の場合は、可変セル抵抗Ｒｃｅｌｌが高抵抗な初期状態にリセットされているため、ビット線放電が殆んど生じずＢＬ電位は“Ｈ”レベルを維持する。

消去失敗の場合、再度消去動作を行う必要がある。
図１３（Ａ）と図１３（Ｂ）に、消去失敗の場合の電位レベルを示す回路図と状態遷移図を示す。
消去電圧印加を再度行うにはＢＬ電位を“Ｈ”とする必要があるが、消去ヴェリファイ動作後はＢＬ電位が“Ｌ”となるため、ＳＲＡＭでいう“ライト状態”と等価となる。このため、センスビット線ＳＢＬとセンスビット補線（／ＳＢＬ）がともにＬ電位になってラッチデータは不定となってしまうことがある。

ところで、高い書き換え転送レートを得るために図１２の回路を複数並列に動作させることを想定した場合、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）とアクセスをせずに、ラッチ回路７１のみでビット線ＢＬをドライブすることが望ましい。つまり、ラッチ回路７１のラッチデータに基づいてＢＬ電位を“Ｌ”から“Ｈ”にドライブする必要がある。
しかし、消去失敗の場合は上述したようにラッチデータが破壊されてしまい、このままの状態では、追加消去において消去電圧が印加できないことがある。

次に、消去成功の場合を考える。
消去失敗の他のカラムで追加の消去パルスを印加するタイミングにおいて、消去成功のカラムではビット線ＢＬの電位を“Ｌ”にして消去ディスターブがかからないインヒビット設定を行う必要がある。

図１４（Ａ）には、インヒビット設定のための転送インバータ９５を追加した回路例（比較例の一種）を示す。また、図１４（Ｂ１）から図１４（Ｂ３）にタイミングチャートを示す。
前述したように高い書き換え転送レートを得るという要請から、図１４（Ａ）に示すようにラッチ回路７１が消去初期データを保持した状態でビット線ドライブを行う必要がある。

消去パルス印加で消去失敗となった場合、図１４（Ｂ）に示すように、消去ヴェリファイではビット線ＢＬが放電により低下し、前述したようにラッチデータが不定になる場合がある。ただし、ここではラッチデータは図１４（Ａ）のように消去初期データを維持していると仮定する。
その場合、図１４（Ｂ３）に示すドライブ開始点ＴｄでＢＬ分離信号ＢＬＩを“Ｈ”にすると、ラッチ回路７１が消去初期データをラッチしたままＢＬ電位を“Ｈ”に充電できる。

これに対し、消去成功の場合は、図１４（Ｂ２）の消去ヴェリファイでＢＬ電位は殆んど低下しないので、ドライブ開始点Ｔｄから始まるＢＬドライブでは、インヒビット設定のためにＢＬ電位を“Ｌ”にする必要がある。
このためには、転送インバータ９５をオンして、そのドライブ力によりＢＬ電位を強制的に“Ｌ”に落とす制御を行う。
しかし、消去成功のカラムのみ転送インバータ９５をオンする制御は自己完結的でないため、消去成功と失敗のデータを保持する他のラッチ回路が必要になるなどカラム構成が複雑化する。一方、カラム構成の複雑化を避けるには、例えば図５のロジックブロック１６でヴェリファイ結果を読み出して反転制御する必要があるため、高い書き換え転送レートを得るためにカラム並列動作は困難になるという矛盾がある。

この対策として、図１５の回路図と状態遷移図に示すように、ＳＲＡＭのリード状態と同様、ＢＬ電位を“Ｈ”にプルアップしておく方法が考えられる。
この方法を適用すれば、消去失敗の場合はラッチ状態を破壊せずにプルアップによってＢＬ電位を“Ｈ”にして消去電圧を設定できる。また、消去成功の場合、ラッチ状態を破壊せずに“ＢＬ＝Ｌ”とするインヒビットＢＬ電圧を印加可能である。
しかし、ヴェリファイ時に“ＢＬ＝Ｌ”電位となった状態からＢＬ電位を一度“Ｈ”にプルアップするシーケンスが入るため動作が複雑になる。また、ＢＬ電位をラッチ回路７１によって“Ｌ”にドライブしたい場合、ＢＬ電位が“Ｈ”から“Ｌ”に遷移する間に、同一ワード線ＷＬに接続された非選択のメモリセルＭＣで消去方向のディスターブ印加が懸念される。

以上の比較例の改善すべき点をまとめると、以下のごとくである。
第１に、ＢＬ電位によらずラッチ回路の保持電位によってＢＬドライブを行いたい場合、外部ＩＯからのアシストが必要である。つまり、図１２のカラム選択線ＣＳＬを活性化し、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）からＢＬドライブを行う必要がある。しかし、このメモリセルアレイ部の外部からのアシストが必要な場合、並列動作数が限られるため、高い書き換え転送レートが得られない。

高転送レートを実現する方法として、ＢＬ電位を一度“Ｈ”に初期化してから、これをラッチ回路と接続することでラッチデータが破壊されないという、ＳＲＡＭでいうリード状態に似た動作を行う方法がある（図１５参照）。しかし、この場合、ＢＬ電位を“Ｈ”に初期化するシーケンスによる制御の複雑化と、ＢＬ電位を“Ｌ”にドライブする時に過渡的にＢＬ電位が“Ｈ”となる期間が存在し、このことによるディスターブが懸念される。

高転送書き換えレートとシーケンス簡易化、ＢＬディスターブ抑制を、簡単な回路で実現させるような手法が求められている。

なお、センスラッチのみによるＢＬドライブへの要求が特許文献３にも挙げられている。特許文献３では、相変化メモリにおいて低速（書き換えパルス幅が長い）かつメモリセル印加電圧が低電圧なセット(Set)シーケンスを初期に実施し、その間にセンスラッチを書き換える。このセンスラッチ書き換え時が即ち上記セット時であるため、センスラッチとビット線ＢＬはスイッチによって負荷分離しておく。その後、センスラッチのみで所望のビット線ＢＬのみを“Ｈ”にドライブする。
この特許文献３に記載された手法では、ＢＬ電位が“Ｌ”の状態でセンスラッチのみでＢＬ電位を“Ｈ”にドライブする場合、図１３に示したようなラッチ回路の安定性が問題となる。つまり、特許文献３においてもラッチ回路のみでＢＬドライブする手法が必要である。

図１０に示す回路構成は、このような比較例の不都合を解消するためのものである。
以下、動作波形図を用いて、図１０の回路構成の動作を説明する。なお、ここでも消去動作での説明を行うが、書き込みの場合はバイアスの向きや電位関係等を適宜逆とすることで、以下の説明が類推適用できる。

［消去ヴェリファイ動作］
図１０の回路構成において、電圧発生回路５Ｄと電圧切替スイッチ５Ｃは、図１３に示すラッチ回路の安定性が問題となる場合に、望ましい構成として用いられる。以下、電圧発生回路５Ｄと電圧切替スイッチ５Ｃを有する構成において本発明に関わる動作方法の、望ましい実施形態を説明する。

図１６に、消去失敗（“Verify Fail”と表記）で消去パルスの追加が必要な場合の動作波形図を示す。また、図１７に、消去成功で消去パルス追加が不必要なインヒビット(Inhibit)が設定される場合の動作波形図を示す。

例えば図１６に示す時間Ｔ０より前の初期状態では、図１６（Ｂ１）および（Ｂ２）に示すように、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）に初期消去データが、図５の書き込み・消去ドライバ１０によって設定されている。図１６のシーケンスでは、最初の消去パルス印加時に限り、消去電圧のビット線ＢＬの印加をラッチ回路７１の第２の保持ノードからＮＭＯＳトランジスタ５２を介して行う。よって、初期消去データは、時間Ｔ０で書き込み・消去ドライバ１０により反転され、比較例の場合と反転した（ＬＩＯ＝Ｌ,／ＬＩＯ＝Ｈ）の論理となる。

また、時間Ｔ０より前の初期状態では、ワード線ＷＬおよびカラム選択線ＣＳＬは非活性“Ｌ”レベル、ＢＬＩリード・イネーブル信号（／ＢＬＩＲＥ）およびＢＬＩライト・イネーブル信号（／ＢＬＩＷＥ）は非活性“Ｈ”レベルである。そのため、図１０において、アクセストランジスタＡＴ、ＮＭＯＳトランジスタ７２、第１スイッチ（５１）および第２スイッチ（５２）は全てオフしている。

時間Ｔ０でカラム選択線ＣＳＬが活性化すると、ＮＭＯＳトランジスタ７２がターンオンし、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）の初期消去データがセンスビット線対（ＳＢＬ,／ＳＢＬ）に伝達される（図１６（Ｊ））。このときほぼ同時に、ＳＡイネーブル信号ＳＡＥが活性化し、初期消去データがラッチ回路７１に保持される。
時間Ｔ１でＳＡイネーブル信号ＳＡＥが活性となると、データがラッチ回路７１に入力される。

時間Ｔ１にてカラム選択線ＣＳＬが非活性となり、ＮＭＯＳトランジスタ７２がターンオフする。続いて時間Ｔ２にて、ＢＬＩライト・イネーブル信号（／ＢＬＩＷＥ）が活性レベル“Ｌ”に遷移する。
このため図１６（Ｉ）に示すように、ＢＬ分離ライト信号ＢＬＩＷが時間Ｔ３までの期間にステップアップする。

このステップアップの動作は、より詳細には、図１０のＢＬＩドライバ５Ａにおいて、まず、ＮＭＯＳトランジスタ５２を制御する側のＢＬＩ選択回路５Ｂの出力が“Ｌ”となって電圧切替スイッチ５Ｃがオンする。それまではＢＬＩドライバ５Ａの出力が“Ｈ”となってＮＭＯＳトランジスタ５３がオンしているため接地されていたＢＬ分離ライト信号ＢＬＩＷが、時間Ｔ２以後は、電圧発生回路５Ｄの制御を受けることになる。

電圧発生回路５Ｄにおいて、セレクトトランジスタＳＴ０〜ＳＴ１０は、セレクト信号ＳＥＬ＿Ｘ０〜ＳＥＬ＿Ｘ１０により制御される。図１６（Ｈ）において“ＳＥＬＸ**”は、このセレクトトランジスタの選択状態を表しており、具体的には“ｘｉ(ｉ＝００〜１０)”が、セレクト信号ＳＥＬ＿Ｘ０〜ＳＥＬ＿Ｘｉが累積的にターンオンすることを示している。
時間Ｔ２〜Ｔ３の間に、ターンオンするセレクトトランジスタ数が０から１ずつ１０まで増えていき、このことはＢＬＩスイッチがスローオンするように作用する。

このように電圧発生回路５Ｄは、基準電圧Ｖｓｓ（例えば０[Ｖ]）から電源電圧Ｖｄｄまでの電圧を１０分割し、段階的に基準電位Ｖｓｓから電源電圧ＶｄｄにＢＬＩ電位（ここでは書き込みなのでＢＬ分離ライト信号（ＢＬＩＷ））をステップアップする。１０分割なのはあくまでも例であり、それ以上でも以下でも構わない。ＢＬＩ電位を段階的にステップアップさせることで、ＢＬ電位が“Ｌ”状態だったとしてもＢＬＩ制御スイッチ（ＮＭＯＳトランジスタ５２）がハイインピーダンスで接続される。このため、ラッチ回路７１の第２の保持ノードは消去初期データの電位“Ｈ”を正常に保持する状態を維持可能である。

より詳細に、ＮＭＯＳトランジスタ５２の接続インピーダンス（オン抵抗に相当）は、最初は高く１０段階で徐々に下げられていく。その間、接続インピーダンスが段階的に下げられるたびに、より低いＢＬ電位の影響でラッチ回路７１の第２の保持ノードの反転ＢＬ電位（“Ｈ”）が一瞬下がる。しかし、ラッチ回路７１のデータ保持力（回復力）によりすぐに電位は“Ｈ”に戻される。この電位回復がされてから次のインピーダンス変化を、ＰＭＯＳトランジスタ５２のゲート電圧をステップアップすることにより行う。このため、ラッチ回路７１の第２の保持ノードは小さい電位低下を幾度も繰り返すが、ラッチ回路７１の保持データの反転閾値を越えるような大きな電位低下は生じないため、結果としてラッチデータが破壊されない。

一方、ＢＬ電位は、ラッチ回路７１の小さい電位低下に相当する電荷が段階的にＮＭＯＳトランジスタ７２を介して供給されるため、図１６（Ｋ）に示すように徐々に上昇していく。
これにより、メモリセルＭＣに消去バイアス（書き換えパルス、ここでは消去パルスのパルス電圧）が印加される。

時間Ｔ３にて、ＢＬＩライト・イネーブル信号（／ＢＬＩＷＥ）が非活性レベル“Ｈ”になるため、ＮＭＯＳトランジスタ５２がオフする。これとほぼ同時に、ＢＬＩリード・イネーブル信号（／ＢＬＩＲＥ）が非活性レベル“Ｈ”になるため、ＮＭＯＳトランジスタ５１がターンオフする。また、ＳＡイネーブル信号ＳＡＥが非活性レベル“Ｌ”になるため、ラッチ回路７１はデータ保持状態で起動停止となる。さらに、リファレンス制御信号ＲＥＣが活性レベル“Ｈ”となるため、ＮＭＯＳトランジスタ２５がオンしラッチ回路７１の第２の保持ノードに参照電位ＶＲＥＦが供給される。

以上の制御によって、図１６（Ｊ）に示すように、センスビット線ＳＢＬがＢＬ電位に充電されて急激に電位上昇し、反転センスビット線（／ＳＢＬ）が参照電位ＶＲＥＦまで低下する。

この間、ワード線ＷＬは“Ｈ”レベルのままである。このためＢＬ電位固定が解除される前、つまりセンスアンプ７の起動が停止してＮＭＯＳトランジスタ５２がターンオフする前までは、メモリセルＭＣに対する消去バイアスの印加状態である。

しかし、一旦、時間Ｔ３を基点にＢＬ電位解除がなされると、ＢＬの保持電荷は、その一部が上記のようにセンスビット線ＳＢＬの充電に用いられるとともに、ダイレクトヴェリファイ動作の読み出しバイアスとして用いられる。そのため、読み出しのための実効的なＢＬ電位は、書き込み時の到達電位（時間Ｔ３の直前のＢＬ電位）より小さいものに自動調整されて、これによりメモリセルＭＣに読み出し電流Ｉｒを流すバイアス設定がなされる。

図１６は消去失敗の場合であるから、メモリセルＭＣの抵抗値は低いままであり、センスビット線ＳＢＬの放電量が大きい（図１６（Ｊ））。そのため、ＳＢＬ電位が参照電位ＶＲＥＦを下回るまで低下する。

その後、時間Ｔ４でセンスアンプ７が再度起動されると、センスビット線ＳＢＬと反転センスビット線（／ＳＢＬ）との電位は、その開きが初期消去データ設定時（時間Ｔ１時）に戻される。
そのため、時間Ｔ５以後、時間Ｔ２から時間Ｔ４までと同様な動作が繰り返される。

消去ヴェリファイ動作の繰り返しで、時間Ｔ３〜Ｔ４に相当するＢＬディスチャージにおいて、図１７のようにセンスビット線ＳＢＬが参照電位ＶＲＥＦまで低下しないのであれば、消去成功とみなされる。つまり、メモリセルＭＣの抵抗値が何回かの消去パルスの印加によって十分高くなるまでリセットされたため、ＢＬ電位放電があまり進まない。

図１７の時間Ｔ４でセンスアンプ７が再度起動されると、保持データ反転が生じ、センスビット線ＳＢＬがＶＤＤレベル、反転センスビット線（／ＳＢＬ）がＶＳＳレベルとなる。
これにより、ラッチ回路７１の第２の保持ノードが“Ｌ”（＝ＶＳＳ）となるので、時間Ｔ５から時間Ｔ６の間に、ＢＬ分離ライト信号ＢＬＩＷがステップアップしても、ＢＬ電位の充電は起こらず、逆にＢＬ残留電荷がＶＳＳに放電される。

以上より明らかなように、図１０の回路構成と上記動作においては、ラッチ回路７１の保持データ反転は、消去インヒビットの設定を意味する。
消去インヒビットを自動設定するための回路要素は、図１２の比較例との対比では、ＮＭＯＳトランジスタ５２の追加のみであり、図１４との対比では転送インバータ９５が不要な分、むしろカラム回路構成は簡略化される。なお、図１０のＢＬＩドライバ５Ａは必要であるが、この回路は全カラム回路、または、比較的多数のカラム回路で共用できるため、ＢＬＩドライバ５Ａが必要なことはメモリセルアレイ１の高密度化を阻害する要因になりにくい。

図１４等の比較例の回路では、ＢＬ分離信号ＢＬＩを“Ｌ”→“Ｈ”に急峻に遷移させるため、過渡的にラッチ回路７１が図１３のような状態になり、その安定性に欠くものであった。

これに対し、図１０の回路構成とその動作では、ＢＬ分離ライト信号ＢＬＩＷの制御を段階的に行うため、ラッチ回路７１のデータ破壊（意図しないデータ反転）が生じない。そのため、本実施の形態では、ラッチ動作の信頼性が格段に向上するという利点がある。

＜２．第２の実施の形態＞
図１８に第２の実施の形態に関わるカラム回路構成図を、図１９と図２０に、その動作波形図を示す。図１９は消去失敗の場合、図２０は消去成功の場合を表す。

図１８が図１０と異なるのは、図１０の第２スイッチとしてのＮＭＯＳトランジスタ５２が、図１８ではＰＭＯＳトランジスタ５２Ｐにより形成されていることである。
また、図１０の電圧発生回路５Ｄでは、セレクト信号ＳＥＬ＿Ｘ０〜ＳＥＬ＿Ｘ１０が図５の制御回路１１の制御により、セレクト信号ＳＥＬ＿Ｘ０,ＳＥＬ＿Ｘ１,…,ＳＥＬ＿Ｘ１０の順でターンオンした。これに対し、図１８では、図５の制御回路１１が、図１０の場合とは逆に、セレクト信号ＳＥＬ＿Ｘ１０,ＳＥＬ＿Ｘ９,…,ＳＥＬ＿Ｘ０の順にターンオンを制御する。

その他の構成は、図１８と図１０で同じである。

以上の構成および制御の相違によって、図１８（Ｊ）に示すように、ＢＬ分離ライト信号ＢＬＩＷが時間Ｔ２〜Ｔ３の期間に電源電圧Ｖｄｄから段階的に基準電圧Ｖｓｓまでステップダウンする。このステップダウンは、時間Ｔ２〜Ｔ３の間に、電圧発生回路５Ｄにおいてターンオンするセレクトトランジスタ数が０から１ずつ１０まで増えていき、このことはＢＬＩスイッチがスローオンするように作用する。

このＢＬ分離ライト信号ＢＬＩＷがステップダウンすること以外の動作は、第１の実施の形態と共通するため、図２０のインヒビット設定を含めた、ここでの説明は省略する。
なお、ステップダウン数の１０はあくまでも例であり、それ以上でも以下でも構わない。

＜３．読み出しための構成と動作の例＞
以下、上記第１,第２の実施形態のいずれかと重複適用できる、読み出しのための回路構成例と動作例を説明する。

図２１に読み出しのためのカラム回路構成図を、図２２に、その動作波形図を示す。
図２１に図解するカラム回路構成では、メモリセルＭＣ、センスアンプ７、２つのＮＭＯＳトランジスタ７２、第１スイッチ（５１）およびＮＭＯＳトランジスタ２５が設けられている点で図１０,図１８と共通する。また、それ以外の図１０または図１８に設けられている構成は、図示を省略しているが図２１でも設けられている。

図２１では、さらに追加的に、３つのＮＭＯＳトランジスタ２６,２７および２８がカラム構成内に設けられ、ＢＬＩドライバ５Ａ内に追加的に電圧切替スイッチ５Ｃａが設けられている。

なお、図２１に図示する電圧発生回路５Ｄと負帰還アンプＮＦＡは、ここでは第１スイッチ（５１）を制御するために設けられている。図２１の電圧発生回路５Ｄと負帰還アンプＮＦＡは、図１０等に図示した第２スイッチ（５２）側を制御する構成とは別に設けてもよい。ただし、電圧発生回路５Ｄと負帰還アンプＮＦＡを１組設け、これを第１スイッチ（５１）の制御用と、第２スイッチ（５２）の制御用で共用することが望ましい。その場合、電圧切替スイッチ５Ｃがオン、電圧切替スイッチ５Ｃａがオフのときに第２スイッチ（５２）が制御され、逆に、電圧切替スイッチ５Ｃがオフ、電圧切替スイッチ５Ｃａがオンのときに第１スイッチ（５１）が制御される。

図２１において、図１０等と同様にＮＭＯＳトランジスタ２５はリファレンス制御信号ＲＥＣにより制御される。同じリファレンス制御信号ＲＥＣに制御されるＮＭＯＳトランジスタ２６が、センスビット線ＳＢＬと読み出しＢＬ電圧ＶＲの供給線との間に接続されている。また、センスビット線ＳＢＬと基準電圧Ｖｓｓ（例えばＧＮＤ電圧）の供給線との間、反転センスビット線（／ＳＢＬ）と基準電圧Ｖｓｓの供給線との間に、ＮＭＯＳトランジスタ２７と２８が接続されている。ＮＭＯＳトランジスタ２７と２８はプリチャージ信号ＰＲＥにより制御される。

［読み出し動作］
以上の構成における読み出し動作を説明する。
読み出し動作前（時間Ｔ０以前）には、図２２（Ｆ）のプリチャージ信号ＰＲＥが“Ｈ”であるからＮＭＯＳトランジスタ２７と２８がオンし、図２２（Ｉ）と図２２（Ｊ）に示すようにＢＬ電位とＳＢＬ電位は基準電圧Ｖｓｓにリセットされている。また、ＳＡイネーブル信号ＳＡＥが“Ｈ”であるため（図２２（Ｄ））、センスアンプ７の電源供給がオフされ、リファレンス制御信号ＲＥＣが非活性レベル“Ｌ”となっている（図２２（Ｅ））。
さらに、時間Ｔ０以前では、図２１のＢＬＩ選択回路５Ｂに入力されるＢＬＩリード・イネーブル信号（／ＢＬＩＲＥ）が非活性状態の“Ｈ”であるため（図２２（Ｃ））。ＢＬＩ選択回路５Ｂの出力が“Ｈ”となってＢＬ分離リード信号ＢＬＩＲは基準電圧Ｖｓｓ（例えばＧＮＤ電圧）に固定されている（図２２（Ｈ））。

時間Ｔ０でプリチャージ信号ＰＲＥが“Ｌ”となって（図２２（Ｆ））、ＢＬ対のＶｓｓ電位固定が解除される。同時にリファレンス制御信号ＲＥＣが“Ｈ”となると（図２２（Ｅ））、ＮＭＯＳトランジスタ２５と２６がターンオンする。これによりＢＬ電位が読み出しＢＬ電圧ＶＲにプリチャージされ、ＳＢＬ電位は参照電位ＶＲＥＦの設定状態となる。同時にワード線ＷＬが活性化してメモリセルＭＣのアクセストランジスタＡＴがオンするが、このときの読み出しＢＬ電圧ＶＲは、メモリセルＭＣにリードディスターブがかからない電圧値を有することからメモリセルＭＣの記憶状態は変化しない。

さらに時間Ｔ０において、図２１のＢＬＩ選択回路５Ｂに入力されているＢＬＩリード・イネーブル信号（／ＢＬＩＲＥ）が活性レベル“Ｌ”になり（図２２（Ｃ））、電圧切替スイッチ５Ｃａがオンする。このときセレクトトランジスタの選択状態が図２２（Ｇ）に示すようになっており、セレクトトランジスタＳＴ１０がオンしているため、ＢＬ分離リード信号ＢＬＩＲが時間Ｔ０を起点にＶｄｄレベルに遷移する。

次に時間Ｔ１にて、リファレンス制御信号ＲＥＣが“Ｌ”となることで（図２２（Ｅ））、読み出しＢＬ電圧ＶＲと参照電位ＶＲＥＦの印加が解除される。これと同時にプリチャージ信号ＰＲＥが“Ｌ”に遷移すると（図２２（Ｄ））、ビット線ＢＬおよびセンスビット線ＳＢＬにチャージされた電荷はメモリセルＭＣを介して放電される。その結果ＢＬ電位およびＳＢＬ電位が、読み出しＢＬ電圧ＶＲからメモリセルＭＣの記憶状態（抵抗値）に応じた速度で低下する。時間Ｔ２までの一定期間、この放電を行うと、ＢＬ電位低下量がメモリセル抵抗の高低によって違ってくる。

時間Ｔ２以後もＢＬＩリード・イネーブル信号（／ＢＬＩＲＥ）は“Ｌ”のままであるが、図２１のオンするセレクトトランジスタがセレクトトランジスタＳＴ１０からセレクトトランジスタＳＴ０に切り替わる（図２２（Ｇ）参照）。これによりＢＬ分離リード信号ＢＬＩＲが“Ｌ”となるため、図２１の第１スイッチ（５１）がターンオフする。これとほぼ同時にＳＡイネーブル信号ＳＡＥが“Ｌ”となるため、センスアンプ７が起動され、センスアンプ７が時間Ｔ２時点の電位差をセンスビット線ＳＢＬでＶｄｄ振幅の信号に増幅する。

このセンス動作より前に第１スイッチ（５１）をオフするのは、センス動作によって増幅されたＳＢＬ電位がビット線ＢＬに伝播することでメモリセルＭＣに書き換えディスターブが起こらないようにするためである。センス動作は、メモリセルＭＣによって変化したＳＢＬ電位（ラッチ回路７１の第１の保持ノード電位）と、参照電位ＶＲＥＦにチャージされていた反転センスビット線（／ＳＢＬ）の電位（第２の保持ノード電位）との電位差を増幅することで行われる。

上記第１〜第３の実施の形態に示す回路構成および動作において、ラッチ回路７１の意図しない反転を防止するためにＢＬＩスイッチのゲート電圧を段階的に変化させて、そのターンオン時のスイッチング速度を制御する。この技術は、ＤＲＡＭやＳＲＡＭ等の揮発性メモリデバイスへの適用が可能である。
以下、この技術の適用例を説明する。

なお、上記動作説明では、電圧発生回路５Ｄの機能を利用して第１スイッチ（５１）をターンオフした。このとき、第１スイッチ（５１）のゲート電圧を段階的に制御してもよい。

＜４．ＤＲＡＭへの適用例＞
本適用例は、１トランジスタ−１キャパシタ（１Ｔ１Ｃ）型ＤＲＡＭの回路構成および動作に関する。
図２３に本適用例に関わるカラム回路構成図を、図２４に、その動作波形図を示す。

図２３に図解された回路を、例えば図２１と比較すると、メモリセルＭＣがＤＲＡＭ構成となっている。つまり、図２３のメモリセルＭＣは、一定電圧ＶＣＰとビット線ＢＬとの間にキャパシタＣとアクセストランジスタＡＴが直列接続したＤＲＡＭセル構成となっている。

ＤＲＡＭでは、例えばＢＬ電位をＧＮＤ電位に放電した後にフローティングとして、選択されたメモリセルＭＣのキャパシタＣの保持電荷によりＢＬ電位を充電し、その充電の有無（または充電量の相違）を電圧センスする。
このため、参照電位等を与えるＮＭＯＳトランジスタ２５と２６およびリファレンス制御信号ＲＥＣの制御線（図２１参照）は、図２３において不要である。
その他の構成は図２１と図２３で同様であり、これらに同一符号を付して、その説明を省略する。

一般的なＤＲＡＭでは、ＢＬ分離リード信号ＢＬＩＲを“Ｈ”レベルとしてビット線ＢＬとセンスビット線ＳＢＬとを接続した状態で、メモリセルＭＣからデータをビット線ＢＬに読み出す。そして、この読み出しデータをセンスビット線ＳＢＬ上でセンスアンプ７により増幅する。その後、カラム選択線ＣＳＬを“Ｈ”とすることによりローカル入出力線対（ＬＩＯ,／ＬＩＯ）から入力する書き込みデータでセンスアンプ７のラッチ回路７１を反転動作させることで、ビット線ＢＬの書き込み動作を行う。

これに対し、図２３の構成を前提とする図２４に示す動作では、図２２とほぼ同様な初期設定後に、時間Ｔ０にてプリチャージ信号ＰＲＥを“Ｌ”としてＮＭＯＳトランジスタ２７と２８をオフさせる。これとほぼ同時にＳＡイネーブル信号ＳＡＥを“Ｈ”としてセンスアンプ７を起動するとともに、カラム選択線ＣＳＬを“Ｈ”としてローカル入出力線対（ＬＩＯ,／ＬＩＯ）からセンスビット線対（ＳＢＬ,／ＳＢＬ）をラッチ反転させる。このときＢＬ分離信号ＢＬＩを、電圧発生回路５Ｄからの制御によって“Ｌ”（＝Ｖｓｓ）とする。

特に図示を省略しているが、ＮＭＯＳトランジスタ５１をオフしたままメモリセルＭＣに対して消去を行う。そして、消去に十分な時間が経過した時間Ｔ１から、電圧発生回路５Ｄのセレクトトランジスタの累積的ターンオンによって段階的にＢＬＩ電位をＶｓｓレベルからＶｄｄレベルにステップアップする（図２４（Ｊ））。このためラッチ回路７１にセットされた次の書き込みデータが破壊されることなく、図２４（Ｈ）に示すようにＢＬ電位をラッチデータで徐々に上昇させる。
この動作では、データ書き換え時にＢＬ分離信号ＢＬＩを“Ｈ”に一端遷移させて行うメモリセルの読み出し動作が不要になる。

＜５．ＳＲＡＭへの適用例＞
本適用例は、例えば６トランジスタ（６Ｔ）型ＳＲＡＭの回路構成および動作に関する。
図２５に本適用例に関わるカラム回路構成図を、図２６に、その動作波形図を示す。

図２５に図解された回路を、図２３と比較すると、メモリセルＭＣが６Ｔ型のＳＲＡＭ構成となっている。より詳細に、図２５のメモリセルＭＣは、電源電圧Ｖｄｄの供給線と基準電圧Ｖｓｓの供給線との間に並列に設けられた２つのインバータの入力と出力をクロス接続したセルラッチ回路ＣＬＡＴと、２つのワードトランジスタＷＴとを有する。２つのワードトランジスタＷＴの一方は、セルラッチ回路ＣＬＡＴの一方の記憶ノードとビット線ＢＬ間に接続され、他のワードトランジスタＷＴは、他方の記憶ノードとビット補線（／ＢＬ）間に接続されている。２つのワードトランジスタＷＴのゲートがワード線ＷＬに接続されている。

また、図２５の回路では、反転センスビット線（／ＳＢＬ）とビット補線（／ＢＬ）との間にも第１スイッチ（５１）が設けられている。これにより第１スイッチ（５１）が２つ設けられているが、これらは同一のＢＬ分離信号ＢＬＩにより制御される。

その他の構成は、図２５と図２３で同じである。
また、図２６の動作は、基本的に図２４の動作と同じである。

一般的なＳＲＡＭでは、ＢＬ電位、または（／ＢＬ）電位を出力とする書き込みドライバからＢＬ電位、または（／ＢＬ）電位を“Ｌ”にドライブすることで書き込み動作を実施する。

これに対し、図２６の動作では、図２４で説明したと同様に、先にカラム選択線ＣＳＬを“Ｈ”でローカル入出力線対（ＬＩＯ,／ＬＩＯ）からラッチ反転させる。このとき、ＢＬ分離信号ＢＬＩは“Ｌ”のままである。その後に、段階的にＢＬ分離信号ＢＬＩの電位を“Ｌ”のＶｓｓレベルから“Ｈ”のＶｄｄレベルにステップアップしてもＢＬ電位によらずラッチ回路７１のラッチデータが破壊されない。つまり、データ書き換え時にセンスラッチとは別のドライバによるＢＬドライブが不要になる。

以上の本発明の実施の形態によれば、ヴェリファイ動作の読み出し後に次の書き込み設定と、そのインヒビット設定とを、ビット線に対し簡素な回路で迅速に行える回路構成を備えた、揮発性あるいは不揮発性の半導体メモリデバイスと、その動作方法を提供できる。
また、このとき望ましい制御手法としてＢＬＩスイッチをステップアップまたはステップダウンさせてラッチデータ反転を防止する。このラッチデータ反転防止の技術は、ＤＲＡＭやＳＲＡＭにおいて、データ書き換え時に外部のＢＬドライバを不要とする動作の適用を容易化する利点がある。

１…メモリセルアレイ、５…ＢＬＩスイッチ、５Ａ…ＢＬＩドライバ、５Ｂ…ＢＬＩ選択回路、５Ｃ,５Ｃａ…電圧切替スイッチ、５Ｄ…電圧発生回路、６…ＣＳＷドライバ、７…センスアンプ、１０…書き込み・消去ドライバ、１１…制御回路、２５〜２８…ＮＭＯＳトランジスタ、５１…ＮＭＯＳトランジスタ（第１のスイッチ）、５２…ＮＭＯＳトランジスタ（第２のスイッチ）、７１…ラッチ回路、７２…ＮＭＯＳトランジスタ、ＭＣ…メモリセル、ＡＴ…アクセストランジスタ、Ｒｃｅｌｌ…可変セル抵抗、ＳＴ０〜ＳＴ１０…セレクトトランジスタ、ＵＲ…単位抵抗、ＲＳ…抵抗ストリング、ＢＬ…ビット線、（／ＢＬ）…ビット補線、ＳＢＬ…センスビット線、（／ＳＢＬ）…反転センスビット線、（ＬＩＯ,／ＬＩＯ）…ローカル入出力線対、ＢＬＩＷ…ＢＬ分離ライト信号、ＢＬＩＲ…ＢＬ分離リード信号、（／ＢＬＩＷＥ）…ＢＬＩライト・イネーブル信号、（／ＢＬＩＲＥ）…ＢＬＩリード・イネーブル信号、ＳＥＬ＿Ｘ０等…セレクト信号

Claims (10)

1. ビット線およびセンス線と、
   前記ビット線に印加する電圧に応じて記憶状態が変化する記憶素子と、
   前記センス線と前記ビット線との接続を制御する第１スイッチと、
   第１および第２の保持ノードを有し、第１の保持ノードが前記センス線に接続されたラッチ回路と、
   前記ラッチ回路の第２の保持ノードと前記ビット線との接続を制御する第２スイッチと、
   を有し、
   データ書き換え時には、前記第２スイッチがターンオンして前記第２の保持ノードの情報に基づいて前記記憶素子に書き換えパルスが印加され、その後、前記第１スイッチがオンして、前記ラッチ回路は、前記ビット線の電位を前記第２の保持ノードに与える参照電位を比較基準として検出するヴェリファイ読み出しを行って、該ヴェリファイ読み出し後のラッチデータを次の書き換えパルスの印加の有無を決める情報として用いる
   半導体メモリデバイス。
2. 前記第２スイッチをターンオンするときは、第２スイッチの制御電圧を２ステップ以上で順次変化させる電圧発生制御部を有する
   請求項１に記載の半導体メモリデバイス。
3. 前記電圧発生制御部は、前記第２スイッチの制御電圧を段階的にステップアップする
   請求項２に記載の半導体メモリデバイス。
4. 前記電圧発生制御部は、前記第２スイッチの制御電圧を段階的にステップダウンする
   請求項２に記載の半導体メモリデバイス。
5. 前記書き換えパルスの印加を開始するときに、前記ラッチ回路のラッチデータが直前の状態から反転しないスイッチング速度で前記第２スイッチのターンオンを制御する
   請求項１に記載の半導体メモリデバイス。
6. 前記第２スイッチはＮチャネル型のトランジスタである
   請求項３に記載の半導体メモリデバイス。
7. 前記第２スイッチはＰチャネル型のトランジスタである
   請求項４に記載の半導体メモリデバイス。
8. 前記記憶素子は、２つの電極を有し、前記２つの電極間に、絶縁体からなる記憶層と、Ｃｕ,Ａｇ,Ｚｎのうちの少なくとも一つと、Ｓ,Ｓｅ,Ｔｅのうちの少なくとも一つとを含むイオン供給層と、が積層された積層体を含む
   請求項１に記載の半導体メモリデバイス。
9. ラッチ回路の第１の保持ノードとビット線との接続を制御する第１スイッチをオフした状態で、前記ラッチ回路の第２の保持ノードと前記ビット線との接続を制御する第２スイッチをターンオンすることで、前記ビット線に接続される記憶素子の記憶状態が変化可能に、前記ラッチ回路の前記第２の保持ノードが保持する反転ラッチ電位で前記ビット線をバイアスする第１ステップと、
   前記第２スイッチをオフする第２ステップと、
   前記第１スイッチをターンオンし、前記ビット線の電位を前記第２の保持ノードに与える参照電位を比較基準として前記ラッチ回路で検出するヴェリファイ読み出しの第３ステップと、
   を含み、
   前記第１〜第３ステップを繰り返すことで、前記第３ステップの直後に前記ラッチ回路で保持されているラッチデータを次のビット線バイアスの有無を決める情報として用いる
   半導体メモリデバイスの動作方法。
10. 前記第１ステップで前記第２スイッチをターンオンするときに、第２スイッチの制御電圧を２ステップ以上で順次変化させる
    請求項９に記載の半導体メモリデバイスの動作方法。

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