CN115206389A - 基于rram的eeprom安全非易失存储器 - Google Patents

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Abstract

本发明公开了一种基于RRAM的EEPROM安全非易失存储器，包括字线WL、n个EEPROM单元电路、n条位线BL1‑BLn、灵敏放大器模块和开关电路，灵敏放大器模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，开关电路包括第五PMOS管，每个EEPROM单元电路分别包括RRAM和第四NMOS管，RRAM由顶电极、氧化层和底电极组成，当RRAM的顶电极和底电极之间没有加载电压时，RRAM处于高阻抗状态(HRS)，当在RRAM的顶电极和底电极之间加载电压，且该电压超过预设的阈值电压时，氧化层形成导电丝，RRAM处于低阻抗状态(LRS)，当RRAM处于低阻抗状态时，在RRAM的顶电极和底电极之间加载反向电压，此时RRAM将从LRS再次变为HRS；优点是面积较小、工艺简单、成本较低，整体电路结构简单。

Description

基于RRAM的EEPROM安全非易失存储器
技术领域
本发明涉及一种EEPROM安全非易失存储器，尤其是涉及一种基于RRAM的EEPROM安全非易失存储器。
背景技术
EEPROM是可以更改的只读存储器，它能够在高于普通电压的电压作用下擦除和重编程(即写入)。EEPROM是一种特殊形式的闪存，其通常构成EEPROM安全非易失存储器应用于计算机中，通过计算机的电压来擦除和重编程，由此计算机在使用的时候可频繁地反复编程。
当前EEPROM安全非易失存储器规模较大，通常包括数量较多的EEPROM单元电路。现有的单个EEPROM单元电路结构图如图1所示。从图1中可以看出该EEPROM单元电路通过4个NMOS管N1、N2、N3和N4实现，其面积较大，由此导致采用该EEPROM单元电路构成的EEPROM安全非易失存储器面积较大。另外，由于EEPROM的原理要求，NMOS管N1为浮栅器件，其工艺很复杂，成本很高，同时EEPROM的“擦除”与“写入”操作均需要高电压进行浮栅电子的注入或释放才能完成操作，由此导致配套电路结构复杂，以致EEPROM安全非易失存储器工艺复杂、成本较高，整体电路结构复杂。
发明内容
本发明所要解决的技术问题是提供一种面积较小、工艺简单、成本较低，整体电路结构简单的基于RRAM的EEPROM安全非易失存储器。
本发明解决上述技术问题所采用的技术方案为：一种基于RRAM的EEPROM安全非易失存储器，包括字线WL、n个EEPROM单元电路以及n条位线BL1-BLn，n为大于等于2的整数，所述的EEPROM安全非易失存储器还包括灵敏放大器模块和开关电路，所述的灵敏放大器模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源电压VDD，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第一NMOS管的漏极、所述的第二NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第一NMOS管的栅极和所述的第二NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地，所述的第三NMOS管的栅极为所述的灵敏放大器模块的使能端，接入使能信号SA_EN，所述的第三NMOS管的源极为所述的灵敏放大器模块的输出端；所述的开关电路包括第五PMOS管，所述的第五PMOS管的栅极与所述的字线WL连接，所述的第五PMOS管的源极为所述的开关电路的控制端，接入控制电压VQ，所述的第五PMOS管的漏极为所述的开关电路的输出端；每个所述的EEPROM单元电路分别包括RRAM和第四NMOS管，所述的RRAM由依次层叠的顶电极、氧化层和底电极组成，当所述的RRAM的顶电极和底电极之间没有加载电压时，由于所述的氧化层默认绝缘，此时所述的RRAM处于高阻抗状态(HRS)，当在所述的RRAM的顶电极和底电极之间加载电压，且该电压超过预设的阈值电压时，所述的氧化层形成导电丝，此时所述的RRAM处于低阻抗状态(LRS)，当所述的RRAM处于低阻抗状态时，在所述的RRAM的顶电极和底电极之间加载反向电压，此时所述的RRAM将从LRS再次变为HRS，所述的RRAM的顶电极为所述的EEPROM单元电路的输入端，所述的RRAM的底电极与所述的第四NMOS管的漏极连接，所述的第四NMOS管的栅极为所述的EEPROM单元电路的位线端，所述的第四NMOS管的源极为所述的EEPROM单元电路的控制端；所述的灵敏放大器模块的输出端、所述的开关电路的输出端和n个EEPROM单元电路的输入端连接，n个EEPROM单元电路的控制端均接入控制电压Vk，第m个EEPROM单元电路的位线端和第m根位线BLm连接，m＝1,2，…，n；所述的EEPROM安全非易失存储器具有编程模式和读取模式；在编程模式下，所述的EEPROM安全非易失存储器通过控制字线WL和n条位线的开启与关闭，实现第五PMOS管和第四NMOS管的导通，进而将n位存储数据一一对应存储到n个EEPROM单元电路中，其中，当第m条位线BLm开启时，向第m个EEPROM单元电路中存储数据，如果存储数据为“0”，控制电压VQ＝VDD，控制电压VK＝0，第m个EEPROM单元电路的RRAM处于LRS，如果存储数据为“1”，控制电压VQ＝0，控制电压VK＝VDD，第m个EEPROM单元电路的RRAM处于HRS；在读取模式下，所述的EEPROM安全非易失存储器通过控制字线WL和n条位线来打开n个EEPROM单元电路、关闭所述的第五PMOS管以及开启所述的灵敏放大器模块，所述的灵敏放大器模块开启后，通过所述的第一PMOS管和所述的第四PMOS管先对节点I和节点Q进行预充电，然后在n个EEPROM单元电路的控制端施加为低脉冲电压的控制电压VK，当第m条位线BLm开启时，从第m个EEPROM单元电路中读取数据，由于存储数据是“0”还是“1”的不同，第m个EEPROM单元电路中的RRAM的阻值会存在不同，所述的灵敏放大器模块的节点I处分到的电压也会存在不同，当第m个EEPROM单元电路中存储数据为“0”时，所述的灵敏放大器模块的节点Q恢复低电压，还原出存储数据“0”，当第m个EEPROM单元电路中存储数据为“1”时，所述的灵敏放大器模块的节点Q恢复出高电压，还原出存储数据“1”，此时对第m个EEPROM单元电路的数据读取完成。
与现有技术相比，本发明的优点在于通过字线WL、n个EEPROM单元电路n条位线BL1-BLn、灵敏放大器模块以及开关电路构成基于RRAM的EEPROM安全非易失存储器，灵敏放大器模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极和第四PMOS管的源极均接入电源电压VDD，第一PMOS管的漏极、第二PMOS管的漏极、第三PMOS管的栅极、第一NMOS管的漏极、第二NMOS管的栅极和第三NMOS管的漏极连接，第二PMOS管的栅极、第三PMOS管的漏极、第四PMOS管的漏极、第一NMOS管的栅极和第二NMOS管的漏极连接，第一NMOS管的源极和第二NMOS管的源极均接地，第三NMOS管的栅极为灵敏放大器模块的使能端，接入使能信号SA_EN，第三NMOS管的源极为灵敏放大器模块的输出端；开关电路包括第五PMOS管，第五PMOS管的栅极与字线WL连接，第五PMOS管的源极为开关电路的控制端，接入控制电压VQ，第五PMOS管的漏极为开关电路的输出端；每个EEPROM单元电路分别包括RRAM和第四NMOS管，RRAM由依次层叠的顶电极、氧化层和底电极组成，当RRAM的顶电极和底电极之间没有加载电压时，由于氧化层默认绝缘，此时RRAM处于高阻抗状态(HRS)，当在RRAM的顶电极和底电极之间加载电压，且该电压超过预设的阈值电压时，氧化层形成导电丝，此时RRAM处于低阻抗状态(LRS)，当RRAM处于低阻抗状态时，在RRAM的顶电极和底电极之间加载反向电压，此时RRAM将从LRS再次变为HRS，RRAM的顶电极为EEPROM单元电路的输入端，RRAM的底电极与第四NMOS管的漏极连接，第四NMOS管的栅极为EEPROM单元电路的位线端，第四NMOS管的源极为EEPROM单元电路的控制端；灵敏放大器模块的输出端、开关电路的输出端和n个EEPROM单元电路的输入端连接，n个EEPROM单元电路的控制端均接入控制电压Vk，第m个EEPROM单元电路的位线端和第m根位线BLm连接，m＝1,2，…，n；EEPROM安全非易失存储器具有编程模式和读取模式；在编程模式下，EEPROM安全非易失存储器通过控制字线WL和n条位线的开启与关闭，实现第五PMOS管和第四NMOS管的导通，进而将n位存储数据一一对应存储到n个EEPROM单元电路中，其中，当第m条位线BLm开启时，向第m个EEPROM单元电路中存储数据，如果存储数据为“0”，控制电压VQ＝VDD，控制电压VK＝0，第m个EEPROM单元电路的RRAM处于LRS，如果存储数据为“1”，控制电压VQ＝0，控制电压VK＝VDD，第m个EEPROM单元电路的RRAM处于HRS；在读取模式下，EEPROM安全非易失存储器通过控制字线WL和n条位线来打开n个EEPROM单元电路、关闭第五PMOS管以及开启灵敏放大器模块，灵敏放大器模块开启后，通过第一PMOS管和第四PMOS管先对节点I和节点Q进行预充电，然后在n个EEPROM单元电路的控制端施加为低脉冲电压的控制电压VK，当第m条位线BLm开启时，从第m个EEPROM单元电路中读取数据，由于存储数据是“0”还是“1”的不同，第m个EEPROM单元电路中的RRAM的阻值会存在不同，灵敏放大器模块的节点I处分到的电压也会存在不同，当第m个EEPROM单元电路中存储数据为“0”时，灵敏放大器模块的节点Q恢复低电压，还原出存储数据“0”，当第m个EEPROM单元电路中存储数据为“1”时，灵敏放大器模块的节点Q恢复出高电压，还原出存储数据“1”，此时对第m个EEPROM单元电路的数据读取完成，本发明中EEPROM单元电路分别通过RRAM和一个NMOS管(第四NMOS管)实现，结构简单，面积较小，且采用RRAM实现的EEPROM单元电路相对于现有的采用浮栅器件实现的EEPROM单元电路，存取速度快，功耗极低，成本低，且操作简单，配套电路结构简单，由此本发明面积较小、工艺简单、成本较低，整体电路结构简单。
附图说明
图1为现有的EEPROM单元电路的结构图；
图2为本发明的基于RRAM的EEPROM安全非易失存储器的结构图；
图3为本发明的基于RRAM的EEPROM安全非易失存储器的EEPROM单元电路的结构图；
图4为为本发明的基于RRAM的EEPROM安全非易失存储器的EEPROM单元电路中RRAM的结构图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图2至图4所示，一种基于RRAM的EEPROM安全非易失存储器，包括字线WL、n个EEPROM单元电路以及n条位线BL1-BLn，n为大于等于2的整数，EEPROM安全非易失存储器还包括灵敏放大器模块和开关电路，灵敏放大器模块包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2和第三NMOS管N3，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极均接入电源电压VDD，第一PMOS管P1的漏极、第二PMOS管P2的漏极、第三PMOS管P3的栅极、第一NMOS管N1的漏极、第二NMOS管N2的栅极和第三NMOS管N3的漏极连接，第二PMOS管P2的栅极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第一NMOS管N1的栅极和第二NMOS管N2的漏极连接，第一NMOS管N1的源极和第二NMOS管N2的源极均接地，第三NMOS管N3的栅极为灵敏放大器模块的使能端，接入使能信号SA_EN，第三NMOS管N3的源极为灵敏放大器模块的输出端；开关电路包括第五PMOS管P5，第五PMOS管P5的栅极与字线WL连接，第五PMOS管P5的源极为开关电路的控制端，接入控制电压VQ，第五PMOS管P5的漏极为开关电路的输出端；每个EEPROM单元电路分别包括RRAM R1和第四NMOS管N4，RRAM R1由依次层叠的顶电极、氧化层和底电极组成，当RRAM R1的顶电极和底电极之间没有加载电压时，由于氧化层默认绝缘，此时RRAMR1处于高阻抗状态(HRS)，当在RRAM R1的顶电极和底电极之间加载电压，且该电压超过预设的阈值电压时，氧化层形成导电丝，此时RRAM R1处于低阻抗状态(LRS)，当RRAM R1处于低阻抗状态时，在RRAM R1的顶电极和底电极之间加载反向电压，此时RRAM R1将从LRS再次变为HRS，RRAM的顶电极为EEPROM单元电路的输入端，RRAM R1的底电极与第四NMOS管N4的漏极连接，第四NMOS管N4的栅极为EEPROM单元电路的位线端，第四NMOS管N4的源极为EEPROM单元电路的控制端；灵敏放大器模块的输出端、开关电路的输出端和n个EEPROM单元电路的输入端连接，n个EEPROM单元电路的控制端均接入控制电压Vk，第m个EEPROM单元电路的位线端和第m根位线BLm连接，m＝1,2，…，n；
EEPROM安全非易失存储器具有编程模式和读取模式；在编程模式下，EEPROM安全非易失存储器通过控制字线WL和n条位线的开启与关闭，实现第五PMOS管P5和第四NMOS管N4的导通，进而将n位存储数据一一对应存储到n个EEPROM单元电路中，其中，当第m条位线BLm开启时，向第m个EEPROM单元电路中存储数据，如果存储数据为“0”，控制电压VQ＝VDD，控制电压VK＝0，第m个EEPROM单元电路的RRAM处于LRS，如果存储数据为“1”，控制电压VQ＝0，控制电压VK＝VDD，第m个EEPROM单元电路的RRAM处于HRS；在读取模式下，EEPROM安全非易失存储器通过控制字线WL和n条位线来打开n个EEPROM单元电路、关闭第五PMOS管P5以及开启灵敏放大器模块，灵敏放大器模块开启后，通过第一PMOS管P1和第四PMOS管P4先对节点I和节点Q进行预充电，然后在n个EEPROM单元电路的控制端施加为低脉冲电压的控制电压VK，当第m条位线BLm开启时，从第m个EEPROM单元电路中读取数据，由于存储数据是“0”还是“1”的不同，第m个EEPROM单元电路中的RRAM的阻值会存在不同，灵敏放大器模块的节点I处分到的电压也会存在不同，当第m个EEPROM单元电路中存储数据为“0”时，灵敏放大器模块的节点Q恢复低电压，还原出存储数据“0”，当第m个EEPROM单元电路中存储数据为“1”时，灵敏放大器模块的节点Q恢复出高电压，还原出存储数据“1”，此时对第m个EEPROM单元电路的数据读取完成。

Claims (1)

1.一种基于RRAM的EEPROM安全非易失存储器，包括字线WL、n个EEPROM单元电路以及n条位线BL1-BLn，n为大于等于2的整数，其特征在于还包括灵敏放大器模块和开关电路，所述的灵敏放大器模块包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和第三NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源电压VDD，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第一NMOS管的漏极、所述的第二NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第一NMOS管的栅极和所述的第二NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地，所述的第三NMOS管的栅极为所述的灵敏放大器模块的使能端，接入使能信号SA_EN，所述的第三NMOS管的源极为所述的灵敏放大器模块的输出端；所述的开关电路包括第五PMOS管，所述的第五PMOS管的栅极与所述的字线WL连接，所述的第五PMOS管的源极为所述的开关电路的控制端，接入控制电压VQ，所述的第五PMOS管的漏极为所述的开关电路的输出端；每个所述的EEPROM单元电路分别包括RRAM和第四NMOS管，所述的RRAM由依次层叠的顶电极、氧化层和底电极组成，当所述的RRAM的顶电极和底电极之间没有加载电压时，由于所述的氧化层默认绝缘，此时所述的RRAM处于高阻抗状态(HRS)，当在所述的RRAM的顶电极和底电极之间加载电压，且该电压超过预设的阈值电压时，所述的氧化层形成导电丝，此时所述的RRAM处于低阻抗状态(LRS)，当所述的RRAM处于低阻抗状态时，在所述的RRAM的顶电极和底电极之间加载反向电压，此时所述的RRAM将从LRS再次变为HRS，所述的RRAM的顶电极为所述的EEPROM单元电路的输入端，所述的RRAM的底电极与所述的第四NMOS管的漏极连接，所述的第四NMOS管的栅极为所述的EEPROM单元电路的位线端，所述的第四NMOS管的源极为所述的EEPROM单元电路的控制端；所述的灵敏放大器模块的输出端、所述的开关电路的输出端和n个EEPROM单元电路的输入端连接，n个EEPROM单元电路的控制端均接入控制电压Vk，第m个EEPROM单元电路的位线端和第m根位线BLm连接，m＝1,2，…，n；
所述的EEPROM安全非易失存储器具有编程模式和读取模式；在编程模式下，所述的EEPROM安全非易失存储器通过控制字线WL和n条位线的开启与关闭，实现第五PMOS管和第四NMOS管的导通，进而将n位存储数据一一对应存储到n个EEPROM单元电路中，其中，当第m条位线BLm开启时，向第m个EEPROM单元电路中存储数据，如果存储数据为“0”，控制电压VQ＝VDD，控制电压VK＝0，第m个EEPROM单元电路的RRAM处于LRS，如果存储数据为“1”，控制电压VQ＝0，控制电压VK＝VDD，第m个EEPROM单元电路的RRAM处于HRS；在读取模式下，所述的EEPROM安全非易失存储器通过控制字线WL和n条位线来打开n个EEPROM单元电路、关闭所述的第五PMOS管以及开启所述的灵敏放大器模块，所述的灵敏放大器模块开启后，通过所述的第一PMOS管和所述的第四PMOS管先对节点I和节点Q进行预充电，然后在n个EEPROM单元电路的控制端施加为低脉冲电压的控制电压VK，当第m条位线BLm开启时，从第m个EEPROM单元电路中读取数据，由于存储数据是“0”还是“1”的不同，第m个EEPROM单元电路中的RRAM的阻值会存在不同，所述的灵敏放大器模块的节点I处分到的电压也会存在不同，当第m个EEPROM单元电路中存储数据为“0”时，所述的灵敏放大器模块的节点Q恢复低电压，还原出存储数据“0”，当第m个EEPROM单元电路中存储数据为“1”时，所述的灵敏放大器模块的节点Q恢复出高电压，还原出存储数据“1”，此时对第m个EEPROM单元电路的数据读取完成。
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