JP2011014190A - 不揮発性半導体メモリデバイスおよびそのデータ書き込み方法、ならびに、データ記憶装置 - Google Patents

Abstract

【課題】データ書き換え回数が１回等に制限されたメモリデバイスにおいて、その制限を越えた回数のマルチタイム・プログラミング（ＭＴＰ）を可能とする。
【解決手段】（ｎ＋１）個（ｎ≧２）のメモリセルと、メモリセルごとに１本ずつ接続された（ｎ＋１）本のビット線と、ビット線間スイッチ１９とを有する。ビット線間スイッチ１９は、ビットデータをｎ回書き込むときの１回目の書き込みでは、相補のビットデータを書き込む２つのメモリセル１３，１４のビット線間を短絡しない。その一方で、ビット線間スイッチ１９は、２回目以降のｍ回目（２≦ｍ≦ｎ）の書き込みでは、既に書き込みに使用された全てのメモリセル１３，１４のビット線間を短絡する。これにより、新たに使用する未使用のメモリセルと共に相補のビットデータを書き込む対象として、未書き込みである１つのメモリセルが含まれるメモリセル回路が形成される。
【選択図】図２

Description

本発明は、電流チャネルの抵抗が２値変化するメモリセルを（ｎ＋１）個（ｎ≧２）、即ち３個以上有する不揮発性半導体メモリデバイスとそのデータ書き込み方法とに関する。また、本発明は、上記不揮発性半導体メモリデバイスがもつ機能とその制御機能とを併せもつデータ記憶装置に関する。

不揮発性半導体メモリのうち、いわゆるＯＴＰ（ワンタイム・プログラマブル）メモリは、一般的には、データを格納した後は読み出し専用メモリとして機能し、書き込み回数が１回に限定されている。
ＯＴＰメモリは各メモリ素子の書き込み回数が１回であるため、その構造や製造工程が簡素であり、例えばシステムＬＳＩ等に組み込まれ比較的小規模なデータを予め保持する混載メモリとして多用されている。また、ＯＴＰメモリを多数、マトリクス状に配置した専用メモリの実現も可能である。

入力される書き込みデータのビット論理（“１”または“０”）に応じて、ＯＴＰメモリ素子に書き込みがされる場合と、されない場合がある。ここで“書き込み”とは、例えば、メモリ素子の記憶状態が初期状態から変化することを意味し、トランジスタなら十分な閾値変化の発生、ゲート絶縁膜破壊による十分な抵抗値変化、フューズ等の抵抗変化素子なら有意な抵抗変化の発生を指す。また、“プログラム”とは、書き込みデータの“１”と“０”の一方に対応して記憶状態変化を起こす書き込み動作と、該データの他方に対応しては記憶状態を変化させないで初期状態のままとする未書き込み動作との総称である。

電気的に消去・プログラムが可能な読み出し専用メモリ（ＥＥＰＲＯＭ）等では、何度もデータ書き換えを行うために、ある書き込み過程で書き込み（記憶状態変化）がされなくても次の機会にデータの書き込みがされる可能性がある。このため、ＥＥＰＲＯＭ等では、書き込み動作のたびに実際には書き込みがされないメモリ素子が存在しても、そのメモリ素子は無駄ではない。

しかしながら、ＯＴＰメモリ素子の場合、データの書き込み過程が終了したときに、以後、全く使用されずに初期状態のままのメモリ素子が、ある割合で必ず存在するため、この点でメモリ素子の利用効率が低い。

特許文献１には、カラム（データ線に共通接続された複数のメモリ素子）ごとに、データセンス・プログラム回路、データ制御回路およびデータ保持回路等のカラム回路を備え、メモリの利用効率が高いＯＴＰメモリデバイスが開示されている。

特許文献１に記載のＯＴＰメモリは、メモリ素子の各行（セル行）で１ビットごとのデータ記憶が可能であるため、メモリの利用効率が高い利点を有する。

特開２００６−１７２６６０号公報

しかしながら、上記特許文献１に記載の構成では、データ線ごとにカラム回路を有するため、その配置スペースが大きく、ＯＴＰメモリ全体で占有面積が大きいという改善点が残されている。

ＯＴＰメモリ全体の占有面積を小さくするには、例えばデータ線の２本ごとにセンスアンプ等のカラム回路の一部を共有させる構造も考えられる。ところが、センスアンプの共有構造では、平均すると２つのメモリ素子に１つの割合で書き込みされない（記憶状態が変化しない）初期状態のままのメモリ素子が残されるため、メモリの利用効率が低下してしまう。

読み出し専用のＲＯＭデータとして非破壊で何度でも読み出し可能とする第１の用途においては、このように、メモリの利用効率の向上とＯＴＰメモリデバイス全体の占有面積の縮小とは相反する。

一方、一度書いたデータを破壊して新たなデータを上書きするデータ書き換えの第２の用途が存在する。新たなデータを上書きするデータ書き換えが可能なメモリを、ＯＴＰに対する呼び方として、マルチタイム・プログラミング（ＭＴＰ）メモリと呼ぶ。
また、ＯＴＰメモリでなくとも、データ書き換え可能回数が数回に限られるようなＭＴＰメモリの場合、デバイスがもつデータ書き換え可能回数を超えたデータ書き換えができれば有用である。

本発明は、データ書き換え回数が制限されたメモリデバイスにおいて、その制限を越えた回数のマルチタイム・プログラミング（ＭＴＰ）が可能な不揮発性半導体メモリデバイスおよびそのデータ書き込み方法、ならびに、データ記憶装置を実現するものである。

本発明に関わる不揮発性半導体メモリデバイスは、書き込むビットデータに応じて電流チャネルの抵抗が変化する（ｎ＋１）個（ｎ≧２）のメモリセルと、メモリセルごとに１本ずつ接続された（ｎ＋１）本のビット線と、ＢＬ間スイッチ回路とを有する。
前記ＢＬ間スイッチ回路は、前記（ｎ＋１）個のメモリセルに対しビットデータをｎ回書き込むときの１回目の書き込みでは、相補のビットデータを書き込む２つのメモリセルのビット線間を短絡しない。その一方で、当該ＢＬ間スイッチ回路は、２回目以降のｍ回目（２≦ｍ≦ｎ）の書き込みでは、既に書き込みに使用された全てのメモリセルのビット線間を短絡する。これにより、新たに使用する未使用のメモリセルと共に相補のビットデータを書き込む対象として、未書き込みである１つのメモリセルが含まれるメモリセル回路が形成される。

この構成によれば、相補のビットデータの書き込み対象となってビットデータが書き込まれる１回目の書き込みにおいて、その片方の書き込み対象のメモリセルには実際にはデータが書き込まれない。２つのメモリセルのうち、その片方には抵抗変化が生じず抵抗値が初期値のままである。

この初期状態のままのメモリセルは、次（２回目）にビットデータを書き込む書き換えの際に、ＢＬ間スイッチ回路によるビット線短絡で形成されるメモリセル回路に含まれることになる。この時点で、メモリセル回路のどのメモリセルが未書き込みであるかは前回の書き込みデータに依存するが、１つの未書き込みのメモリセルがメモリセル回路に含まれることは確かである。２回目の書き込みでは、メモリセル回路と、新たに使用する未使用のメモリセルとに相補のビットデータが書き込まれる。

３回目の書き込みを行う場合、同様にして、一度使用した（相補データの書き込み対象となった）メモリセルはビット線間短絡によりメモリセル回路に新たに加わる。そして、その更新されたメモリセル回路と、更に新たに使用する未使用のメモリセルとに相補のビットデータが書き込まれる。
４回目以降の書き込みでも、同様にしてビットデータの書き換えが行われる。

上記の例で、３回目のビットデータの書き込みにおいて、前々回（１回目）の書き込み時に使用したメモリセル回路に、前回（２回目）の書き込みで使用したメモリセルが追加されて新たに更新されたメモリセル回路が、相補データの一方のビットを書き込む対象となる。前々回（１回目）の書き換え時に使用したメモリセル回路には、相補のビットデータが書き込まれているため、前述したように、その１つのメモリセルは未書き込みである。２回目の書き込みで、そのとき用いるメモリセル回路の未書き込みのメモリセルと、未使用のメモリセルの一方が書き込まれ、その両方が、３回目の書き込みに用いるメモリセル回路に組み込まれる。よって、３回目で書き込み対象とするメモリセル回路においても、未書き込みのメモリセルは１つである。
このことは、何度書き換えを行っても同じであるため、ビットデータの最後のｎ回目の書き換え終了後は、未書き込みのメモリセルは１つだけとなる。

本発明に関わるデータ記憶装置は、不揮発性メモリデバイスと、制御回路を有する。この不揮発性メモリデバイスは、（ｎ＋１）個（ｎ≧２）のメモリセルと、メモリセルごとに１本ずつ接続された（ｎ＋１）本のビット線と、少なくともｎ本のビット線で隣接するビット線間に設けられた、少なくとも（ｎ−１）個のＢＬ間スイッチとを有する。

前記制御回路は、前記不揮発性メモリデバイスを駆動して、前記（ｎ＋１）個のメモリセルに対しビットデータをｎ回書き込むときの１回目の書き込みでは、２つのメモリセルのビット線間を短絡しないで当該２つのメモリセルに相補のビットデータを書き込む。また、当該制御回路は、２回目以降のｍ回目（２≦ｍ≦ｎ）の書き込みでは、既に書き込みに使用された全てのメモリセルのビット線間を短絡して未書き込みである１つのメモリセルが含まれるメモリセル回路を形成する。そして、当該メモリセル回路と、新たに使用する未使用のメモリセルとに相補のビットデータを書き込む。

本発明に関わる不揮発性メモリデバイスのデータ書き込み方法では、書き込むビットデータに応じて電流チャネルの抵抗が変化する（ｎ＋１）個（ｎ≧２）のメモリセルごとに１本ずつ接続された（ｎ＋１）本のビット線を駆動する。そして、前記（ｎ＋１）個のメモリセルに対しビットデータをｎ回書き込む。

このｎ回書き込みは、１回目の書き込みステップと、２回目以降のｍ回目（２≦ｍ≦ｎ）の書き込みステップと、を含む。
１回目の書き込みステップでは、２つのメモリセルのビット線間を短絡しないで当該２つのメモリセルに相補のビットデータを書き込む。
２回目以降のｍ回目の書き込みステップでは、既に書き込みに使用された全てのメモリセルのビット線間を短絡して未書き込みである１つのメモリセルが含まれるメモリセル回路を形成する。そして、当該メモリセル回路と、新たに使用する未使用のメモリセルとに相補のビットデータを書き込む。

本発明によれば、データ書き換え回数が制限されたメモリデバイスにおいて、その制限を越えた回数のマルチタイム・プログラミング（ＭＴＰ）が可能な不揮発性半導体メモリデバイスおよびそのデータ書き込み方法、ならびに、データ記憶装置を実現できる。

本発明の実施の形態に関わる不揮発性メモリデバイス（およびデータ記憶装置）の主要部を示すブロック図である。 最もメモリセル数が少ない場合のメモリセルユニットの構成例と、その動作回路の例を示す回路ブロック図である。 ｎ回の書き換えを行う場合の一般化した回路構成を示す回路ブロック図である。 ｎ回書き換えの場合の書き込みにおける、オンするスイッチ符号を示す図表である。 ｎ回書き換えの場合の読み出しにおける、オンするスイッチ符号を示す図表である。 第２の実施の形態の説明に用いた、メモリセル４個で構成した場合の回路ブロック図である。 比較例の回路ブロック図である。

本発明の実施形態を、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：２回書き換えの場合と、それを一般化したｎ回書き換えの場合の動作と構成を示す実施の形態。
２．第２の実施の形態：第１の実施の形態と同様なデータ書き換えのモードのほかに、非破壊データ格納モードの切り替えができる実施の形態。
３．変形例

＜１．第１の実施の形態＞
［デバイス構成］
図１は、本発明の実施の形態に関わる不揮発性メモリデバイス（およびデータ記憶装置）の主要部を示すブロック図である。
図１に図解する不揮発性メモリデバイスは、メモリセルアレイ１と、その周辺回路を有する。周辺回路には書き込み回路２＿０〜２＿Ｘ、制御回路（ＣＯＮＴ）３、センスアンプ（Ｓ／Ａ）４＿０〜４＿Ｘ、ならびに、ＢＬスイッチ回路（ＢＬ＿ＳＷ）５＿０〜５＿Ｘを含む。

メモリセルアレイ１は、メモリセルをマトリクス状に配置している。ここでは、行方向（Ｘ方向）に並べた（ｎ＋１）個（ｎ≧２）のメモリセル群を１つのメモリセルユニットＭＣと呼ぶ。（Ｘ＋１）個のメモリセルユニット、即ちメモリセルユニットＭＣ＿００,ＭＣ＿０１,…,ＭＣ＿０Ｘがワード線ＷＬ＿０に接続されている。同様に、（Ｘ＋１）個の他のメモリセルユニットＭＣ＿１０,ＭＣ＿１１,…,ＭＣ＿１Ｘがワード線ＷＬ＿１に接続され、（Ｘ＋１）個の他のメモリセルユニットＭＣ＿２０,ＭＣ＿２１,…,ＭＣ＿２Ｘがワード線ＷＬ＿２に接続されている。
このワード線接続が全部で（Ｙ＋１）ワード線だけ繰り返され、最後の（Ｘ＋１）個のメモリセルユニットＭＣ＿Ｙ０,ＭＣ＿Ｙ１,…,ＭＣ＿ＹＸがワード線ＷＬ＿Ｙに接続されている。

各メモリセルユニットＭＣは、（ｎ＋１）個のメモリセルを有し、その個々のメモリセルに１本ずつビット線ＢＬが接続されている。ビット線ＢＬは列方向（Ｙ方向）に並ぶ（Ｙ＋１）個のメモリセルユニットＭＣで共有されているため、（ｎ＋１）本のビット線ＢＬの組で近接配置されている。

列方向に並ぶメモリセルユニットＭＣ＿００,ＭＣ＿１０,ＭＣ＿２０,…,ＭＣ＿Ｙ０で、（ｎ＋１）本のビット線ＢＬ、即ちビット線ＢＬ＿００,ＢＬ＿０１,ＢＬ０２,…,ＢＬ０Ｎが共有されている。（ｎ＋１）本のビット線ＢＬ００〜ＢＬ０Ｎは、それぞれ書き込みＢＬスイッチＷＳ０〜ＷＳＮの１つを介して書き込み回路（ＷＲＣ）２＿０の出力に接続されている。
書き込み回路２＿０は、ＢＬスイッチＷＳ０〜ＷＳＮのオン、オフを制御して、ビットデータの書き込み時にビット線ＢＬ＿００〜ＢＬ＿０Ｎに与える書き込みＢＬ電圧を制御する。

同様にして、列方向に並ぶメモリセルユニットＭＣ＿０１,ＭＣ＿１１,ＭＣ＿２１,…,ＭＣ＿Ｙ１で、（ｎ＋１）本のビット線ＢＬ、即ちビット線ＢＬ＿１０,ＢＬ＿１１,ＢＬ１２,…,ＢＬ１Ｎが共有されている。（ｎ＋１）本のビット線ＢＬ１０〜ＢＬ１Ｎは、それぞれ書き込みＢＬスイッチＷＳ０〜ＷＳＮの１つを介して書き込み回路（ＷＲＣ）２＿１の出力に接続されている。
書き込み回路２＿１は、ＢＬスイッチＷＳ０〜ＷＳＮのオン、オフを制御して、ビットデータの書き込み時にビット線ＢＬ＿１０〜ＢＬ＿１Ｎに与える書き込みＢＬ電圧を制御する。

この構成が繰り返され、最後の列方向に並ぶメモリセルユニットＭＣ＿０Ｘ,ＭＣ＿１Ｘ,ＭＣ＿２Ｘ,…,ＭＣ＿ＹＸで、（ｎ＋１）本のビット線ＢＬ、即ちビット線ＢＬ＿Ｘ０,ＢＬ＿Ｘ１,ＢＬＸ２,…,ＢＬＸＮが共有されている。（ｎ＋１）本のビット線ＢＬＸ０〜ＢＬＸＮは、それぞれ書き込みＢＬスイッチＷＳ０〜ＷＳＮの１つを介して書き込み回路（ＷＲＣ）２＿Ｘの出力に接続されている。
書き込み回路２＿Ｘは、ＢＬスイッチＷＳ０〜ＷＳＮのオン、オフを制御して、ビットデータの書き込み時にビット線ＢＬ＿Ｘ０〜ＢＬ＿ＸＮに与える書き込みＢＬ電圧を制御する。

（ｎ＋１）本のビット線＿００〜ＢＬ０Ｎは、ＢＬスイッチ回路（ＢＬ＿ＳＷ）５＿０を介してセンスアンプ（Ｓ／Ａ）４＿０の第１入力ＳＡｉｎ１および第２入力ＳＡｉｎ２との接続が制御される。
同様に、（ｎ＋１）本のビット線＿１０〜ＢＬ１Ｎは、ＢＬスイッチ回路（ＢＬ＿ＳＷ）５＿１を介してセンスアンプ（Ｓ／Ａ）４＿１の第１入力ＳＡｉｎ１および第２入力ＳＡｉｎ２との接続が制御される。
このＢＬ接続制御のための構成が繰り返され、最後の（ｎ＋１）本のビット線＿Ｘ０〜ＢＬＸＮは、ＢＬスイッチ回路（ＢＬ＿ＳＷ）５＿Ｘを介してセンスアンプ（Ｓ／Ａ）４＿Ｘの第１入力ＳＡｉｎ１および第２入力ＳＡｉｎ２との接続が制御される。

ワード線ＷＬ０は、行方向（Ｘ方向）のメモリセルユニットＭＣ＿００〜ＭＣ０Ｘに共通接続される。各メモリセルユニットにおいて、（ｎ＋１）個のメモリセルはワード線ＷＬ０に共通接続されている。
同様に、ワード線ＷＬ１は、行方向のメモリセルユニットＭＣ＿１０〜ＭＣ１Ｘに共通接続される。各メモリセルユニットにおいて、（ｎ＋１）個のメモリセルはワード線ＷＬ１に共通接続されている。
同様に、ワード線ＷＬ２は、行方向のメモリセルユニットＭＣ＿２０〜ＭＣ２Ｘに共通接続される。各メモリセルユニットにおいて、（ｎ＋１）個のメモリセルはワード線ＷＬ２に共通接続されている。
このＷＬ接続構成が繰り返され、最後のワード線ＷＬＹは、行方向のメモリセルユニットＭＣ＿Ｙ０〜ＭＣＹＸに共通接続される。各メモリセルユニットにおいて、（ｎ＋１）個のメモリセルはワード線ＷＬＹに共通接続されている。

全てのメモリセルユニットＭＣは、共通電位線として、例えばＧＮＤ線に接続されている。

メモリセルユニットＭＣ内のメモリセル数は（ｎ＋１）であるがｎが複数のため、その最小数は３である。

図２に、最もメモリセル数が少ない場合のメモリセルユニットＭＣの構成例を示す。また、図２には、当該メモリセルユニットＭＣに対する、書き込み回路２、センスアンプ４およびＢＬスイッチ回路５の接続ならびに構成例を示す。
図２に図解する構成では、各メモリセルが１つのトランジスタ、即ち（不揮発性）メモリトランジスタ１３〜１５の何れかで構成されている。メモリトランジスタ１３〜１５の各ドレインが対応するＢＬ０〜ＢＬ２のいずれかに接続され、そのソースが接地されている。

メモリトランジスタは、フローティングゲート（ＦＧ）型、電荷トラップ型、あるいはその他の微細導電粒子型など、その電荷蓄積手段の種類に限定はない。かかるメモリトランジスタは、書き込みによって電荷蓄積手段に電荷（通常、電子）が蓄積され、これにより閾値電圧Ｖｔｈが変わるため、電流チャネルの導電率（所定バイアス時の抵抗値）が変化する。

なお、メモリセルは電流チャネルの抵抗が書き込みによって変化するものであれば、その記憶素子はどのようなものでもよい。このようにメモリセルは必ずしもＯＴＰメモリ素子でなくてよい。不揮発性メモリはＯＴＰメモリではないが、ＯＴＰメモリ素子としては、例えば、フューズとアクセストランジスタとを直列接続させたメモリセルを挙げることができる。また、ＦＥＴのゲート絶縁膜破壊を利用してゲートとソースおよびドレイン間の絶縁抵抗を高い状態から低い状態に不可逆的に変化させるメモリ素子でも本発明が適用できる。その他、ＯＴＰ、ＭＴＰに関係なく種々のメモリ素子を用いてよい。

ただし、後述するように一旦書き込みがされたメモリセルに何度も電流駆動バイアスが印加されることから、書き込みによってメモリセルの抵抗が高い状態から低い状態に移行するのは好ましくない。なぜなら、何度も書き込みを行うにつれて消費電力が増大するし、高い電流駆動能力も要求されるからである。よって、本発明が好適に適用できるメモリセルは、その抵抗値が書き込みによって低い状態から高い状態に移行するものが、より望ましい。
また、ＯＴＰメモリ素子や書き換え回数に制限があるＭＴＰメモリ素子に対して、本発明の適用が、より好適である。

図２に示すセンスアンプ４は、ラッチ型のセンスアンプであり、第１および第２入力を有するフリップフロップ型ラッチ回路を有するもの、第２入力の印加電圧を参照電圧として第１入力の電位を電源電圧振幅に増幅するシングルエンド型のものがある。また、他の分類ではボルテージフォロア型のほか、入力をトランジスタゲートで受けて電流に変換するタイプでもよい。
図２では、第１入力側のセンスビット線を符号“ＢＬ”と表し、そのセンス線の印加データと相補のデータが印加される第２入力側のセンスビット補線を符号“／ＢＬ”と表している。

ＢＬスイッチ回路５は、このセンスビット線（ＢＬ）とセンスビット補線（／ＢＬ）と、ビット線ＢＬ０〜ＢＬ２との接続を制御するトランジスタスイッチ群である。ここでは各スイッチが単一のＮＭＯＳトランジスタから形成されているが、単一のＰＭＯＳトランジスタ、あるいは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを接続したトランスファゲート構成（制御入力の反転回路を含む）でもよい。

ＢＬスイッチ回路５は、ビット線ごとの読み出しＢＬスイッチ１６〜１８と、ビット線間スイッチ１９と、センスＢＬスイッチ２０,２１とを含む。ビット線間スイッチ１９は、ビット線ＢＬ０とビット線ＢＬ１間に接続されて短絡経路を形成するスイッチである。センスＢＬスイッチ２０は、その短絡経路が形成される読み出しＢＬスイッチ１７のソースとセンスビット補線（／ＢＬ）との間に接続され、センスＢＬスイッチ２１は、読み出しＢＬスイッチ１８のソースとセンスビット補線（／ＢＬ）との間に接続されている。

図２において、図１のＢＬスイッチ（ＷＳ０〜ＷＳＮ等）は図示を省略している。また、図１のように（ｎ＋１）本のビット線に共通の書き込み回路２＿０でなくとも、図２のようにビット線ごとの書き込み回路でも構わない。

［動作方法］
以下、図１および図２の構成を前提とした動作方法を説明する。
本動作方法のポイントは相補的にビットデータが書き込まれたメモリセルにおいて、書き込まれなかったメモリセルを２回目以降の書き換えで再利用することにある。
このような書き込み方法に必須な構成は、図２のビット線間スイッチ１９である。データの書き込みに関し、その他のスイッチ、即ち読み出しＢＬスイッチ１６〜１８とセンスＢＬスイッチ２０,２１の一方は必ずしも必要ない場合がある。起動されていないセンスアンプ４の入力インピーダンスが十分に高く、ＢＬ書き込み電圧がラッチ入力に印加されてもよい場合、書き込みだけなら、これらのスイッチは不要である。ただし、センスＢＬスイッチ２０,２１の一方は存在しないと、ビット線ＢＬ０とＢＬ１のみ短絡しようとしてもビット線ＢＬ２も同電位となるため、センスＢＬスイッチ２０,２１の一方をオフさせる必要がある。

図２の構成は、書き込み後に書き込んだデータを読み出す際に、ビット線ＢＬ０とＢＬ１で相補データを読み出すときと、ビット線ＢＬ０とＢＬ１の何れかとビット線ＢＬ２で相補データを読み出すときでは、センスアンプ４に対するビット線接続関係を制御する必要がある。そのため、読み出しＢＬスイッチ１６〜１８とセンスＢＬスイッチ２０,２１が設けられている。なお、ビット線間スイッチ１９はデータの読み出し時にも使用される。

図２の構成で２回のビットデータ書き換えを実行した場合の詳細について説明する。以下の説明では、メモリセルの特性を仮に、未書き込みのメモリセルは電流が流れる状態（すなわち伝導性）をもち、書き込まれたメモリセルは電流が流れない状態（すなわち不導性）をもつとする。つまり、メモリセルは初期状態の電流チャネルの抵抗から書き込みによってより高い抵抗に変化する特性を有することを前提とする。

《１回目書き換え》
１回目の書き込み動作では、読み出しＢＬスイッチ１６〜１８、ビット線間スイッチ１９、センスＢＬスイッチ２１をオフ状態にし、他のセンスＢＬスイッチ２０をオン状態にする。この状態でワード線ＷＬを所定の書き込み電圧にしてメモリトランジスタ１３,１４のゲートに書き込みＷＬ電圧を印加し、ビット線ＢＬ０またはＢＬ１に所定の書き込みＢＬ電圧を印加し、書き込みを行う。

書き込みＢＬ電圧は、図１の書き込み回路２（２＿０〜２＿Ｘ）の何れかが制御回路３の制御を受けて発生し、制御回路３がＢＬスイッチＷＳ０〜ＷＳＮのうちＢＬスイッチＷＳ０とＷＳ１をオンすることによりメモリセルに印加される。書き込みＷＬ電圧は図１で図示を省略したワード線駆動回路が、制御回路３の制御を受けて発生させ、印加する。
読み出しＢＬスイッチ１６〜１８、ビット線間スイッチ１９およびセンスＢＬスイッチ２０,２１も図１の制御回路３により制御される。

なお、制御回路３はこのような制御を所定のプログラムに従って実行してもよいし、外部からのアドレス信号ＡＤＲをデコードすることによって制御手順を知る構成でもよい。

続いて、書き込んだビットデータの読み出しを行う。
読み出し動作では、読み出しＢＬスイッチ１６と１７をオン状態にし、読み出しＢＬスイッチ１８をオフ状態にし、ビット線ＢＬ０およびＢＬ１を選択する。ビット線間スイッチ１９およびセンスＢＬスイッチ２１をオフ状態にし、センスＢＬスイッチ２０をオン状態にする。ワード線ＷＬからメモリトランジスタ１３,１４のゲートに読み出しＷＬ電圧を印加し、ビット線ＢＬ０およびＢＬ１に所定の読み出しＢＬ電圧を印加する。

このとき、既に書き込みが済んだメモリセルは不導性のため電流は流れず（または余り流れず）、一方、未書き込みのメモリセルは伝導性のため電流が流れる。
センスアンプ４は、ラッチ回路とその起動制御の構成を含むが、ラッチ回路の第１入力と第２入力にそれぞれ接続されたセンスビット線ＢＬとビット補線（／ＢＬ）には、上記電流が流れる、流れないに応じた電位変化が生じる。ラッチ回路は、センスアンプ起動のタイミングで電源振幅の相補データに増幅し、所定のタイミングで出力する。センスアンプ４の起動とデータ出力は、図１の制御回路３により制御される。

《２回目書き換え》
２回目の書き換えでは、読み出しＢＬスイッチ１６〜１８、センスＢＬスイッチ２０をオフ状態にし、ビット線間スイッチ１９およびセンスＢＬスイッチ２１をオン状態にする。
ワード線ＷＬに所定の書き込みＷＬ電圧を与え、メモリトランジスタ１３,１４および１５の制御ゲートに書き込みＷＬ電圧を印加する。ビット線ＢＬ０およびＢＬ１に所定の書き込みＢＬ電圧を与えた場合、メモリトランジスタ１３および１４が書き込まれ、ビット線ＢＬ2には０Ｖが与えられるためメモリトランジスタ１５に対しては書き込みを行わない。逆に、ビット線ＢＬ２に所定の書き込みＢＬ電圧を与えた場合、ビット線ＢＬ０およびＢＬ１には０Ｖを与えるため、メモリトランジスタ１３および１４には書き込みを行わない。

メモリトランジスタ１３および１４への書き込みは、１回目の書き込みでメモリトランジスタ１３もしくはメモリトランジスタ１４に対してすでに書き込みが行われている場合においても実行される。

２回目の読み出しでは、読み出しＢＬスイッチ１６〜１８をオン状態にし、ビット線ＢＬ０,ＢＬ１，ＢＬ２を選択する。ビット線間スイッチ１９およびセンスＢＬスイッチ２１をオン状態にし、センスＢＬスイッチ２０をオフ状態にする。

メモリトランジスタ１３,１４および１５の制御ゲートおよびドレインに所定の読み出しＷＬ電圧と読み出しＢＬ電圧をそれぞれ印加し、読み出しを行う。書き込みメモリセルは不導性のため電流は流れず、一方、未書き込みのメモリセルは伝導性のため電流が流れ、センスアンプ４のラッチ回路に相補データがラッチされ、増幅される。

もし、２回目の書き込みでメモリトランジスタ１３および１４に対して書き込みが行われた場合、メモリトランジスタ１３および１４は不導性をもち、一方でメモリトランジスタ１５は未書き込みのはずであるので伝導性をもつ。
このメモリトランジスタの不導性と導電性は、１回目の読み出しと同様にラッチ入力の電位差として伝達されるため、センスアンプ４のラッチ回路に相補データがラッチされ増幅される。

この読み出しは１回目の書き込みにおいて、メモリトランジスタ１３が書き込み状態であるか、もしくはメモリトランジスタ１４が書き込み状態であるか、もしくはいずれのメモリトランジスタも書き込まれていないかによらず実行することができる。
もし、２回目の書き込みでメモリトランジスタ１５に対して書き込みが行われた場合、同メモリセルは不導性をもち、一方、メモリトランジスタ１３および１４のいずれか一方もしくは両方が未書き込みであるはずなので電流が流れる状態にある。

以上の２回目の書き込み手法を、３回目以降に適用することは、上記説明から容易に類推できる。
図３に、ｎ回の書き換えを行う場合の一般化した回路構成を示す。また、図４の図表と、図５の図表に、ｎ回書き換えの場合の書き込みおよび読み出し時におけるオンするスイッチを示す。

１回目の書き込み時には任意の２本、例えばビット線ＢＬ０とＢＬ１の何れか片方に書き込みＢＬ電圧を印加することで、２つのメモリセルに１ビットの相補データ（“１”または“０”）を書き込む。このとき“１”データは書き込みＢＬ電圧を与えてメモリセルに抵抗変化をもたらす“書き込み”のためのデータと定義すると、“０”データを書き込みメモリセルでは実際には書き込みが生じないため、初期状態の抵抗値が維持される。
この動作は、既に図２で示した動作と同様である。

次の２回目の書き込み時には、前回書き込み対象となったメモリセルが接続された２本のビット線（例えばＢＬ０とＢＬ１）の組と、他の新たに使用するメモリセルが接続されたビット線、例えばＢＬ２との何れか一方に書き込みＢＬ電圧を与える。３回目の書き込みでも同様に、前回の書き込み対象となったメモリセルが接続された３本のビット線（例えばＢＬ０〜ＢＬ２）を組として、同時に電圧印加をするかしないかが制御される。

４回目、５回目、…、ｎ回目も、それより１回前で用いたビット線短絡により同時にビット線電圧が制御される回路（メモリセル回路）に対して、１つのメモリセルずつ加えていくことで、片側の書き込み対象の回路規模は徐々に大きくなる。しかし、どの時点でもメモリセル回路内の未書き込みセルは単一であり、この未書き込みのセルと、他の書き込み対象である未使用のセルとの一方に書き込みを行ってから、次の書き込みのために、当該セルをメモリセル回路に追加する。よって、常時、メモリセル回路には１つの未書き込みセルが存在する。

本手法は、このことを利用して、未書き込みのメモリセルの発生を防止してセルの利用効率を高めながら、ＯＴＰメモリ構成であっても、擬似的にＭＴＰメモリと同様なｎ（≧２）のビットデータ書き換え動作を実現している。

＜２．第２の実施の形態＞
上記第１の実施の形態では、その手法の本質はＯＴＰメモリであるか、ＭＴＰメモリであるかを問わないが、たとえＯＴＰメモリであってもｎ（≧２）のビットデータ書き換え動作が可能であった。

ただし、同じ構成の不揮発性メモリデバイスで、以前のデータを破壊して新たなデータを上書きするデータの書き換え用途ではなく、後から任意に読み出し可能にデータを書き込んでいく非破壊データ格納の用途も考えられる。あるいは、データ書き換えの用途と非破壊データ格納の用途を選択できる様にする要求もある。さらには、ＭＴＰメモリ構成では、例えばデータ書き換え手法で全メモリセルを使用した後に、データ消去を行って次は非破壊データ格納の手法でプログラミングを行いたい場合もあり、また、その逆の手順で手法を変更したい場合もある。

以上の要求を満足するために、第２の実施の形態では、図１の制御回路３が与えられた指令に基づいて、データ書き換えモードと、非破壊データ格納モードとを選択可能になっている。制御回路３は、選択されたモードに応じた手順で各種スイッチや電圧印加等を制御する。

データ書き換えモードの動作方法は第１の実施の形態で述べたので、ここでは、非破壊データ格納モードの動作方法を説明する。

図６に、例としてメモリセル４個で構成した場合の回路図を示す。
メモリセル４個で構成した場合、３回書き換え可能な１ビットのメモリとして使用するか（データ書き換えモード）、１回書き換え可能な２ビットのメモリとして使用するか（非破壊データ格納モード）を選択することができる。以下に使用方法の詳細を示す。

〔３回書き換え可能な１ビットのメモリとして使用する場合〕
図６の回路構成は図３を３回書き換えに対応させた場合と等価である。
３回書き換えの方法は表１のスイッチング方法に従い書き換え回数に応じて順次スイッチングを行う。

〔１回書き換え可能な２ビットのメモリとして使用する場合〕
メモリトランジスタ４５および４６で１ビット、メモリトランジスタ４７および４８で１ビットとし、計２ビットのメモリとして使用する。
メモリトランジスタ４５および４６への書き込み方法について説明する。
図６にある全スイッチをオフ状態にする。ワード線ＷＬに所定の書き込みＷＬ電圧を与え、これをメモリトランジスタ４５および４６の制御ゲートに印加し、ビット線ＢＬ０（またはＢＬ１）に所定の書き込みＢＬ電圧を与え、ビット線ＢＬ１（またはＢＬ０）に０Ｖを印加し、書き込みを行う。

メモリトランジスタ４７および４８への書き込みもほぼ同様で、全スイッチをオフ状態にし、ワード線ＷＬに所定の書き込みＷＬ電圧を与え、これをメモリトランジスタ４７および４８の制御ゲートに印加する。また、ビット線ＢＬ２（またはＢＬ３）に所定の書き込みＢＬ電圧を与え、ビット線ＢＬ３（またはＢＬ２）に０Ｖを印加し、書き込みを行う。

メモリトランジスタ４５および４６の読み出し方法について説明する。
読み出しＢＬスイッチ４９,５０およびセンスＢＬスイッチ５５をオン状態にし、読み出しＢＬスイッチ５１,５２と、ビット線間スイッチ５３および５４と、センスＢＬスイッチ５６,５７をオフ状態にする。
ワード線ＷＬに所定の読み出しＷＬ電圧を与え、これをメモリトランジスタ４５および４６の制御ゲートに印加し、ビット線ＢＬ０およびＢＬ１に所定の読み出しＢＬ電圧を与え、読み出しを行う。

メモリトランジスタ４７及びメモリトランジスタ４８の読み出し方法では、読み出しＢＬスイッチ５１,５２と、ビット線間スイッチ５３,５４と、センスＢＬスイッチ５７をオン状態にする。また、読み出しＢＬスイッチ４９,５０と、センスＢＬスイッチ５５,５６をオフ状態にする。
ワード線ＷＬに所定の読み出しＷＬ電圧を与え、これをメモリトランジスタ４７および４８の制御ゲートに印加し、ビット線ＢＬ２およびＢＬ３に所定の読み出しＢＬ電圧を与え、読み出しを行う。

この手法（非破壊データ格納モード）では、２つのメモリセルを対として相補のビットデータを書き込み、一度書き込んだメモリセル対はそのままとして、隣の２つのメモリセルを対として他の相補のビットデータを書き込む。そのため、書き込んだデータは任意のタイミングで何度でも読み出しができる。すなわち、この手法は、図７と等価な動作を、図６で実現したものであるため、平均すると２つのメモリセルに１つの割合で未書き込みのメモリセルが発生する。
逆に言うと、第１の実施の形態で述べたビットデータの書き換えモードは、図７の回路では実現できないが、図６の回路では柔軟に対応して、このようなメモリセルの利用効率が高い書き込み手法が達成できる。

＜３．変形例＞
以上の実施の形態の説明中に種々述べた変形例以外に、以下の変形が可能である。

以上の実施の形態では書き込み対象のメモリセルをメモリアドレスが小さい方（図の左端）から順に選択したが、これに限定されない。
例えば、１回目のデータ書き込みを、同一ワード線におけるメモリアドレスの途中の２つのメモリセルから始めることも可能であり、その場合、例えばアドレスの小さい方に向かって書き込み対象の選択を行う。書き込み対象が最初のメモリアドレスになると、今度は、１回目のデータ書き込みを行った２つのメモリセルからメモリアドレスが大きくなる向きに書き込み対象の選択を行う。
ビット線間を接続することは隣同士のビット線で最も容易であるが、１つ以上飛ばしたビット線間短絡が混在しても構わない。要は、書き込み対象の選択手法は任意である。

以上の書き込み対象の選択の向きを問わない本手法の本質は、以下のごとくである。
（１）（ｎ＋１）個のメモリセルに対しビットデータをｎ回書き込むときの１回目の書き込みでは、相補のビットデータを書き込む２つのメモリセルのビット線間を短絡しない。ここで２つのメモリセルのメモリセルアレイ内位置は問わない。
（２）２回目以降のｍ回目（２≦ｍ≦ｎ）の書き込みでは、新たに使用する未使用のメモリセルと共に相補のビットデータを書き込む対象とする。そして、既に書き込みに使用された全てのメモリセルのビット線間を短絡して未書き込みである１つのメモリセルが含まれるメモリセル回路を形成してから書き込みを行う。ここでも、２回目以降の書き込み対象を選択位置は問わない。

本発明のデータ書き込み方法は、上記（１）を１回目の書き込みステップとして、上記（２）を２回目以降の書き込みステップとして、この２回目以降の書き込みステップを少なくとも１回は実行するものである。

ところで、図１における制御回路３は、不揮発性メモリデバイス内に設ける必要は必ずしもない。特にＢＬスイッチ回路５の制御は、例えば外部端子から入力される選択信号で代替できる。

図１の構成は不揮発性メモリデバイスのブロック図として説明したが、この図１をほぼそのままデータ記憶装置のブロック構成図として適用できる。この場合、制御回路３は、不揮発性メモリデバイスの外部に設けられる。不揮発性メモリデバイスは、ベアチップまたはパッケージに収容された状態でプリント基板に実装され、そのプリント基板に他のＩＣ等として制御回路３を設けてよい。この場合、データ記憶装置は電子部品をプリント基板等に実装したモジュールの形態で実現される。

以上述べてきた第１および第２の実施の形態ならびに変形例の不揮発性メモリデバイスは、ビットデータ（２値論理）を記憶するために一度だけプログラムすることが可能なワンタイム・プログラマブル（ＯＴＰ）デバイス構成を有する。ただし、ＭＴＰと同様に複数回のデータ書き換えが可能である。厳密には、各メモリセルは１回の書き込みしか行われない点ではＯＴＰメモリそのものであるが、各メモリセルは書き込み対象には２回ずつ選択される点でＭＴＰライクな取り扱いが可能である。その場合、図７の比較例に較べて小面積化を実現することを可能であり、比較例の欠点であった面積増加に対し改善ができ、書き換え回数が増えるごとに効果は大きくなる。

また、特に第２の実施の形態のようなスイッチ制御を行えば、複数回書き換え可能な方法で使用するか、ＯＴＰとして使用するかを選択することを可能にする。

１…メモリセルアレイ、２…書き込み回路、３…制御回路、４…センスアンプ、５…ＢＬスイッチ回路、１６〜１８,２９〜３０,４９〜５２…読み出しＢＬスイッチ、１９,３５〜３８,５４,５４…ビット線間スイッチ、２０,２１,３９〜４３,５５〜５７…センスＢＬスイッチ、ＢＬ…（センス）ビット線、／ＢＬ…ビット補線、ＷＬ…ワード線

Claims (6)

1. 書き込むビットデータに応じて電流チャネルの抵抗が変化する（ｎ＋１）個（ｎ≧２）のメモリセルと、
   メモリセルごとに１本ずつ接続された（ｎ＋１）本のビット線と、
   前記（ｎ＋１）個のメモリセルに対しビットデータをｎ回書き込むときの１回目の書き込みでは、相補のビットデータを書き込む２つのメモリセルのビット線間を短絡しないが、２回目以降のｍ回目（２≦ｍ≦ｎ）の書き込みでは、新たに使用する未使用のメモリセルと共に相補のビットデータを書き込む対象として、既に書き込みに使用された全てのメモリセルのビット線間を短絡して未書き込みである１つのメモリセルが含まれるメモリセル回路を形成するＢＬ間スイッチ回路と、
   を有する不揮発性メモリデバイス。
2. 前記ＢＬ間スイッチ回路は、ｎ本のビット線で隣接するビット線間に接続された（ｎ−１）個のＢＬ間スイッチを含み、
   前記ｍ回目の書き込みでは、連続する（ｍ−１）個のＢＬ間スイッチをオンして連続するｍ個のメモリセルのビット線間を短絡して前記メモリセル回路を形成し、他の（ｎ−ｍ）個のＢＬ間スイッチをオフとして、（ｍ＋１）番目のメモリセルと、前記形成したメモリセル回路とに相補データを書き込む書き込み制御回路を
   さらに有する請求項１に記載の不揮発性半導体メモリデバイス。
3. 前記メモリセルは、共通電位線とビット線とに印加される電圧に応じて流れる電流で電流チャネルの抵抗が変化し、
   前記書き込み制御回路は、
   入力データに応じて書き込みビット線電圧を、相補出力の一方から出力する書き込み回路と、
   前記書き込みビット線電圧を、前記メモリセル回路を形成するｍ本のビット線と、隣接する（ｍ＋１）番目のビット線との一方に印加するように各ビット線と前記相補出力との接続を制御する書き込みＢＬスイッチ回路と、
   を有する請求項２に記載の不揮発性半導体メモリデバイス。
4. 前記メモリセルは、電流が流れることによって低抵抗から高抵抗に変化し、
   第１入力に１本のビット線が接続されたラッチ回路を含むセンスアンプと、
   前記センスアンプの第１入力に接続されたビット線以外のｎ本のビット線と前記センスアンプの第２入力との接続を制御する読み出しＢＬスイッチ回路と、
   を含む読み出し制御回路をさらに有する
   請求項３に記載の不揮発性半導体メモリデバイス。
5. 不揮発性メモリデバイスと、制御回路を有し、
   前記不揮発性メモリデバイスが、
   書き込むビットデータに応じて電流チャネルの抵抗が変化する（ｎ＋１）個（ｎ≧２）のメモリセルと、
   メモリセルごとに１本ずつ接続された（ｎ＋１）本のビット線と、
   少なくともｎ本のビット線で隣接するビット線間に設けられた、少なくとも（ｎ−１）個のＢＬ間スイッチと、
   を有し、
   前記制御回路は、前記不揮発性メモリデバイスを駆動して、前記（ｎ＋１）個のメモリセルに対しビットデータをｎ回書き込むときの１回目の書き込みでは、２つのメモリセルのビット線間を短絡しないで当該２つのメモリセルに相補のビットデータを書き込み、２回目以降のｍ回目（２≦ｍ≦ｎ）の書き込みでは、既に書き込みに使用された全てのメモリセルのビット線間を短絡して未書き込みである１つのメモリセルが含まれるメモリセル回路を形成し、当該メモリセル回路と、新たに使用する未使用のメモリセルとに相補のビットデータを書き込む
   データ記憶装置。
6. 前記制御回路は、前記ＢＬ間スイッチによるビット線短絡を行うデータ書き換えモードと、ビット線短絡を行わないで２対のビット線に１ビットのデータを記憶するデータと、
   書き込むビットデータに応じて電流チャネルの抵抗が変化する（ｎ＋１）個（ｎ≧２）のメモリセルごとに１本ずつ接続された（ｎ＋１）本のビット線を駆動して、前記（ｎ＋１）個のメモリセルに対しビットデータをｎ回書き込むときの１回目の書き込みステップと、
   ２回目以降のｍ回目（２≦ｍ≦ｎ）の書き込みステップと、
   を含み、
   前記１回目の書き込みステップでは、２つのメモリセルのビット線間を短絡しないで当該２つのメモリセルに相補のビットデータを書き込み、
   前記２回目以降のｍ回目の書き込みステップでは、既に書き込みに使用された全てのメモリセルのビット線間を短絡して未書き込みである１つのメモリセルが含まれるメモリセル回路を形成し、当該メモリセル回路と、新たに使用する未使用のメモリセルとに相補のビットデータを書き込む
   不揮発性メモリデバイスのデータ書き込み方法。

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