CN107910032B - 基于sram的存储器结构及其方法 - Google Patents

基于sram的存储器结构及其方法 Download PDF

Info

Publication number
CN107910032B
CN107910032B CN201710843384.7A CN201710843384A CN107910032B CN 107910032 B CN107910032 B CN 107910032B CN 201710843384 A CN201710843384 A CN 201710843384A CN 107910032 B CN107910032 B CN 107910032B
Authority
CN
China
Prior art keywords
sram
nvm
cell
cells
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710843384.7A
Other languages
English (en)
Other versions
CN107910032A (zh
Inventor
骆志炯
金晓明
王澍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aspiring Sky Co Ltd
Original Assignee
Aspiring Sky Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aspiring Sky Co Ltd filed Critical Aspiring Sky Co Ltd
Publication of CN107910032A publication Critical patent/CN107910032A/zh
Application granted granted Critical
Publication of CN107910032B publication Critical patent/CN107910032B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/205—Hybrid memory, e.g. using both volatile and non-volatile memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Dram (AREA)

Abstract

这里总体上描述了用于基于静态随机存取存储器SRAM的存储器结构及其方法的技术，例如具有阵列SRAM和NVM的多位非易失性静态随机存取存储器nvSRAM、或SRAM缓冲的一次性可编程OTP存储器、RRAM或其他电阻RAM。

Description

基于SRAM的存储器结构及其方法
相关申请的交叉引用
本申请要求于2016年9月16日提交的美国临时专利申请序列号62/395,581的权益。为了所有目的，上述申请的公开内容通过引用并入本文。
技术领域
本发明涉及存储器技术，更具体地，涉及一种多位非易失性静态随机存取存储器nvSRAM装置、一种存储器装置和一种用于操作多位非易失性静态随机存取存储器SRAM装置的方法。
背景技术
除非本文另有说明，否则本部分中描述的材料不是本申请中权利要求的现有技术，并且在这部分包含所述材料也不是承认所述材料是现有技术。
诸如静态随机存取存储器(SRAM)或DRAM之类的易失性半导体存储器由于其相对较低的功耗、速度和简单的操作而可用于计算机设计中，而诸如一次性可编程(OTP)存储器、EEPROM、闪存或甚至PCM之类的非易失性存储器(NVM)具有即使在装有闪存的装置通电或关闭时也能存储配置数据的优点。
许多如今的系统架构利用通常被分开实施的易失性存储器和非易失性存储器装置。由于存储器装置不处于相同的阵列布局，因此系统架构可能会消耗大的区域。此外，它可能降低从SRAM到NVM传输数据的速度。
因此，仍然需要消耗较少功率并提高传输速度性能的相对较小的非易失性SRAM。
发明内容
简言之，本文总体上描述了用于基于SRAM的存储器结构及其方法的技术，例如具有阵列SRAM和NVM的多位非易失性静态随机存取存储器(nvSRAM)、或SRAM缓冲的一次性可编程(OTP)存储器、RRAM或其他电阻RAM。
在一种配置中，描述了一种存储器装置。所述存储器装置可以包括具有多个SRAM单元的静态随机存取存储器(SRAM)阵列和具有多个NVM单元的非易失性存储器(NVM)阵列，其中通过字线行和位线列布置SRAM阵列和NVM阵列。一个或多个开关装置可以耦合在SRAM阵列和NVM阵列之间，并且被配置为控制静态随机存取位线(BL)和非易失性BL之间的连接。
另一种配置可以是操作多位非易失性静态随机存取存储装置的方法。其他实施例涉及SRAM缓冲OTP存储器和电阻RAM。
前面的概述仅是说明性的，并不意图以任何方式进行限制。除了上述说明性方面、实施例和特征之外，通过参考附图和以下详细描述，其他方面、实施例和特征将变得明显。
附图说明
结合附图，从下面的描述和所附的权利要求，本公开的前述和其它特征将变得更加明显。应理解，这些附图仅描绘了根据本公开的几个实施例并且因此不应被认为是限制其范围，通过使用附图将以附加的特定性和细节来描述本公开，附图中：
图1是示出具有阵列SRAM和NVM的示例性多位nvSRAM装置的示意性电路图；
图2是示出图1中所示的具有多列的多位nvSRAM的一列单元的示意性电路图；
图3是示出具有共享位线的阵列SRAM和NVM的另一示例性多位nvSRAM装置的示意性电路图；
图4是示出具有与高压装置耦合的阵列SRAM和NVM的另一示例性多位nvSRAM装置的示意性电路图；
图5是示出具有阵列SRAM和NVM的另一示例性多位nvSRAM装置的示意性电路图；
图6是示出具有阵列SRAM和NVM的又一示例性多位nvSRAM装置的示意性电路图；
图7是示出具有阵列SRAM和NVM的再一示例性多位nvSRAM装置的示意性电路图；
图8是示出具有阵列OTP存储器和SRAM的存储器装置的示意性电路图；
图9是示出具有阵列OTP存储器和SRAM的又一示例性存储器装置的示意性电路图；
图10是示出具有阵列OTP存储器和SRAM的又一示例性存储器装置的示意性电路图；
图11是示出具有阵列OTP存储器和SRAM的又一示例性存储器装置的示意性电路图；
图12是示出具有阵列OTP和SRAM的示例性存储器装置的示意性电路图；
图13是示出OTP数据向SRAM区域移动的框图；
图14是示出消除存储器复制的基于单元的SRAM-OTP配置的框图；
图15是示出被布置用于实施本文所讨论的基于SRAM的存储器结构的示例性计算装置的框图；
所有这些都根据本文呈现的至少一些实施例来布置。
具体实施方式
在下面的详细描述中，参考形成其一部分的附图。在附图中，除非另有说明，相似的符号通常标识相似的部件。在详细描述和附图中描述的说明性实施例不意味着进行限制。在不脱离本文呈现的主题的精神或范围的情况下，可以利用其他实施例，并且可以进行其他改变。如本文中一般性描述并且在附图中示出的本公开的各方面可以以各种不同的配置进行布置、替代、组合、分离和设计，所有这些都在这里被明确地预期的。
本公开总体上尤其涉及用于多位非易失性静态随机存取存储器(nvSRAM)装置的技术，可以包括具有多个SRAM单元的静态随机存取存储器(SRAM)阵列和具有多个NVM单元的非易失性存储器(NVM)阵列，其中通过字线的行和位线的列布置SRAM阵列和NVM阵列。nvSRAM装置还可以包括一个或多个开关装置，这一个或多个开关装置耦合在SRAM阵列和NVM阵列之间，并且被配置为控制静态随机存取位线(BL)和非易失性BL之间的连接。所述多个SRAM单元和相应的NVM单元通过直接共享位线或者通过与用于分离SRAM单元和NVM单元的一个或多个传递控制晶体管装置共享位线而被耦合。字线水平地延伸，并且可以使得能够选择一个字的存储器数据，而位线垂直延伸，并且可以连接到不同存储器地址的存储单元。本公开还涉及基于SRAM的存储器结构及其方法，例如SRAM缓冲的一次性可编程(OTP)存储器、RRAM或其它电阻式RAM。
例如，所述SRAM单元包括场效应晶体管FET电路。
如本文所使用的，NVM存储器可以包括但不限于浮栅存储器、SONOS存储器、RRAM(电阻式RAM)、相变存储器或诸如MRAM和STTRAM的磁基存储器。
图1是示出根据本文所描述的至少一些实施例布置的、具有阵列SRAM和NVM单元的示例性多位nvSRAM装置100的示意性电路图。
在图1中，电路图100包括SRAM阵列102、NVM阵列104以及耦合在SRAM阵列和NVM阵列之间的开关装置106。如图1所示，SRAM阵列102可以具有被识别为第一SRAM单元114和第n个SRAM单元116的多个SRAM存储器单元。第一存储器单元和第n个存储器单元可以提供两种存储或逻辑状态。也可以实现比两个存储状态更多的存储状态。尽管图1描述了四个SRAM存储器单元，但是根据本文所述的各种配置，可以使用四个以上的存储器单元。SRAM阵列可以用具有耦合到多个字线(例如，第一字线SWL0、第n字线SWLn等)的n行和耦合到多个位线(SBL0至SBLx)的x列的矩阵来实施。在存储器阵列中，每个SRAM单元可以具有相同的结构，即，SRAM单元的每个垂直列可以共享相应的一对位线SBL0至SBL0#，并且SRAM单元的每个水平行可以共享对应的字线SWL0。
在一些示例中，第一SRAM单元114可以由两个晶体管和两个交叉耦合的反相器构成。反相器I1可以包括耦合到节点QB的输入端子和耦合到节点Q的输出端子。反相器I2可以包括耦合到节点Q的输入端子和耦合到节点QB的输出。反相器之间的两条线可以经由(在单元的左侧和右侧的)两个晶体管连接到两个分离的位线(BL)，例如SBL0和SBL0#。在一些示例中，每个单元对的左侧位线SBL0可用于将数据写入由有效字线选择的存储单元，而右侧位线SBL0#可用于读取所述数据。在其他示例中，SBL和SBL3都可用于数据的读取和写入。这些晶体管的栅极可以由静态字线(SWL0)驱动。在一些示例中，可以通过第一字线SWL0来使得能够对nvSRAM装置100的第一存储器单元114进行访问，并且可以通过第n个字线SWLn使得能够对nvSRAM装置100的第n个存储器单元进行访问。第一位线SBL0和第二位线SBL0#可以用作在读取和/或写入操作期间用于数据传输的数据总线。
为了简化本文的说明，将在各种反相器的情形中总体描述反相电路。配置成提供反相能力的其他类型的反相电路可以替代地或另外地用于反相器。这种其他类型的反相电路可以包括例如反相逻辑配置和逻辑门(适当地耦合以提供反相的NAND、NOR、AND等)、模拟和/或数字反相电路、传输门、触发器、双稳态锁存器和/或其他类型。
在实施例中可以使用各种类型的晶体管。为了说明的目的，本公开可以使用金属氧化物半导体场效应晶体管(MOSFET)。MOSFET可以具有源极端子(例如，第一端子)、漏极端子(例如，第二端子)和控制端子。当适当水平的偏置信号被施加到控制端子时，晶体管可以被激活(例如，被偏置到有源操作中)，其中可以促进源极端子和漏极端子之间的导通。根据晶体管的类型(例如，N型或P型)，可以施加适当水平的偏置信号或者可以去除先前施加的偏置信号，以使晶体管被去激活，其中源极和漏极之间的导通可能会减轻。MOSFET“端子”也可以称为“端口”。
具有多个NVM存储器单元的NVM阵列104可以通过耦合到多个字线(例如，第一字线nvWL0、第m个字线nvWLm等)的m行和耦合到位线(nvBL0至nvBL0#)的x列以矩阵来实施。在一个实施例中，SRAM阵列和NVM阵列的列数可以保持相同。
第一NVM单元110可以包括处于差分配置的两个浮栅场效应晶体管(FET)。浮栅存储器晶体管具有栅极区域、源极区域和漏极区域。晶体管可以在各个列中并行排列，它们的漏极连接到公共漏极或位线，并且它们的源极连接到公共源极线。
第一NVM单元110的栅极可以连接到字线nvWL0，并且所述单元的源极到漏极(S/D)端子可以连接到位线nvBL0/nvBL0#和源极线nvSL0 106。第一组位线可以连接到各个列nvBL0中的每个存储器单元内的存储器晶体管的漏极区域。第二组位线可以各自提供源极线nvSL0，其沿着相应列电连接到每个存储器单元中的存储器晶体管的源极区域。公共源线nvSL0和nvSLx可以单独地分开或连接在一起。
开关装置106中的一个或多个可以耦合在SRAM阵列102和NVM阵列104之间，并且被配置为通过控制信号nvmEN控制静态随机存取位线(BL)和非易失性BL之间的连接。在一个示例中，一个或多个开关装置可以包括NMOS晶体管或PMOS晶体管。
可以使用不同的开关装置来控制多个SRAM单元和NVM单元之间的连接。开关装置Ts可以通过接通控制信号nvmEN来连接SRAM位线SBL0与NVM位线nvBL0。通过关断开关装置Ts，SRAM位线SBL0可以与NVM位线nvBL0分离。结果，SRAM和NVM之间的SRAM位线负载可以降低。此外，SRAM读/写速度可以提高，同时可以降低功耗。“m”(NVM的行数)可以是“n”(SRAM的行数)的N倍，其中N等于或大于1。
图2是示出根据本文所描述的至少一些实施例布置的、具有多个列的图1所示的多位nvSRAM的一列单元的示意性电路图。
如图2所示，装置200可以包括用于每个SRAM单元的差分对NVM单元。SRAM单元的BL可以通过开关装置Ts连接到NVM单元的BL。
在一个实施例中，在操作期间，SRAM单元数据可以被写回到NVM单元，并且NVM单元数据可以被加载到SRAM单元中。每个SRAM单元可以从NVM单元的差分对读取数据，并且在SRAM阵列的行号等于NVM阵列的行号的情况下将数据写入一对NVM单元。在另一实施例中，多位nvSRAM可以在一个SRAM行和固定NVM行之间传输数据。
在另一个实施例中，多位nvSRAM可以在一个SRAM行和NVM行中的任一行之间传输数据。通过沿着相同的BL线对实现更多的NVM行，每个SRAM单元可以从多个NVM单元读取数据以及将数据写入多个NVM单元，其中m是n的若干倍。例如m＝4*n，每个SRAM单元可以使用来自数据存储的4位NVM单元，数据传输可以在SWL0和nvWL[3：0]之间、SWL1和nvWL[7：4]之间进行。
在一个实施例中，多位nvSRAM可以在1个SRAM行和一组固定的NVM行之间传输数据。例如。对应于NVM行[3：0]的SRAM的行0、对应于NVM行[7：4]的SRAM的行1等，NVM行组可以是NVM阵列中的任何行。
在另一个实施例中，多位nvSRAM可以在1个SRAM行和任何NVM行组之间传输数据。例如。SRAM的行0可以对应于NVM行[3：0]，而SRAM的行1可以对应于NVM行[7：4]，或者SRAM的行0可以对应于NVM行[7：4]，而SRAM的行1可以对应于NVM行[11：8]。NVM行组可以是NVM阵列中的任何行。
SRAM单元和NVM单元之间的数据传输基于行到行传输。整个操作流程可能需要n个读/写周期，因为SRAM阵列有n行。在一些配置中，NVM单元可以使用氧化硅-氧化物-氮化物-氧化物-硅(SONOS)分离栅单元。分离栅存储器单元相对于堆叠栅极存储器单元具有若干优点，例如较低的功率消耗、较高的注入效率、对短沟道效应较小的敏感性、以及过度擦除的抗扰性。NVM单元可以不限于SONOS单元，也可以是浮栅单元、eFlash单元或pFlash单元之一。
nvSRAM装置100可以由电源电压Vdd供电。根据一些示例，SRAM单元的逻辑状态可以由节点Q和QB的电压差来表示。例如，当Q处于接地电压时，QB可以至少部分地由于交叉耦合的反相器11和12的动作而处于电源电压Vdd。该状态可被指定为SRAM单元的逻辑状态“0”，其在本文中可以被称为逻辑低状态。相反，当Q为Vdd时，QB可以被接地，并且该状态可以被指定为逻辑“1”状态，这在本文中可以称为逻辑高状态。
nvBL上的较高阈值电压(HVt)单元和nvBL#上的较低阈值电压(LVt)单元表示数据“0”(Q＝0/QB＝1)，而nvBL上的较低阈值电压(LVt)单元和nvBL#上的HVt单元表示数据“1”(Q＝1/QB＝0)。在操作期间，为了读取从NVM单元到SRAM单元的数据，SRAM位线SBL/SBL#和NVM位线nvBL/nvBL#可以在读取之前以地电平初始化。然后，开关装置Ts可以通过nvWL将NVM接通，并且通过SWL将SRAM单元接通，同时可以先关闭SRAM单元的电源。
可以通过向nvSL施加Vdd电压电平，而通过NVM单元向nvBL/nvBL#充电。最后，SRAM单元电力可能会上升。由于NVM单元的差分对之间的不同阈值电压差Vt，所以SBL/SBL#可以具有差值，然后数据可以由没有感测放大器的SRAM单元锁存。
在已编程NVM单元之后，数据也可以从SRAM单元传输到非易失性存储器单元。在一个实施例中，在通过使用隧道擦除操作的编程之前必须执行擦除操作。为了擦除NVM单元，nvWL可能需要偏置到负电压。编程操作可以恰好将nvWL和nvSL偏置为正的高电平，并且将nvBL偏置到接地电平。如果将高于1V的电平施加到nvBL，则可以被禁止编程。例如，SRAM单元数据为“1”状态，其Q＝1和QB＝0，当SWL接通和nvmEN信号使能时，nvBL/nvBL#可以被偏置到VDD，nvBL上的单元将不会被编程，并且nvBL#上的单元被编程为HVt状态。“m”(NVM的行数)可以是”n”(SRAM的行数)的N倍，其中N等于或大于1。
图3是示出根据本文所描述的至少一些实施例布置的、具有共享相同位线的阵列SRAM和NVM的另一示例性多位nvSRAM装置的示意性电路图。
在图3中，SRAM存储器单元302和NVM存储器单元可以一起集成在共享相同位线的阵列中。在一个实施例中，可以去除耦合在SRAM阵列和NVM阵列之间的开关装置。由于将SRAM和NVM存储器单元集成在同一存储器阵列内，因此可以提供更快的速度、更低的功耗以及更少的布局区域。“m”(NVM的行数)可以是”n”(SRAM的行数)的N倍，其中N等于或大于1。
图4是示出根据本文所描述的至少一些实施例布置的、具有使用高压装置的阵列SRAM和NVM的另一示例性多位nvSRAM装置的示意性电路图。
在一些实施例中，开关装置Ts 404可以使用高电压(HV)装置。对于写操作，NVM单元可以将高电压(高于VDD)偏置到nvBL/nvBL#。HV装置Ts可以将SRAM位线与施加到NVM位线的高电压隔离。在这样的实施例中，可能需要用于NVM位线的额外写入驱动器。“m”(NVM的行数)可以是”n”(SRAM的行数)的N倍，其中N等于或大于1。
图5是示出根据本文所描述的至少一些实施例布置的、具有阵列SRAM和NVM的又一示例性多位nvSRAM装置的示意性电路图。
在一个实施例中，SRAM位线SBL可以连接到可以由选择信号nvmEN[x：0]解码的多个NVM位线nvBL[x：0]。在某些高级处理中，由于NVM单元间距可以小于SRAM单元，因此这种结构可以会在布局上进行间距对齐。
为了通过启用控制信号nvmEN0将数据从NVM读取到SRAM，可以将nvBL0/nvBL0#上的差分对状态加载到SRAM单元中。通过启用另一个控制信号nvmENx，可以将nvBLx/nvBLx#上的差分对状态加载到SRAM单元中。
为了将数据从SRAM写到NVM，可以通过接通控制信号nvmEN0来执行对nvBL0/nvBL0#的编程操作，而诸如nvBLx/nvBLx#之类的其他位线可以浮动，并且可以禁止编程。“m”(NVM的行数)可以是N部“n”(SRAM的行数)，其中N等于或大于1。
图6是示出根据本文所描述的至少一些实施例布置的、具有基于可调电容器的实施的、具有阵列SRAM和NVM的又一示例性多位nvSRAM装置的示意性电路图。
在图示600中，已经示出了可以使用单个单元结构来布置的NVM单元阵列。NVM列可以通过开关装置Ts与SRAM位线SBL连接。参考单元Tr(具有在LVt单元和HVt单元之间的Vt值)可以与SRAM位线SBL#连接，漏极侧可以连接到参考源极线(RSL)。读取操作的开始可以是，施加于nvSL/RSL的VDD电平，并且接通SRAM单元字线和NVM单元/参考单元字线。SBL可以通过NVM单元充电，而SBL#可以通过参考单元充电。NVM单元和参考单元之间的不同单元Vt可以在SBL和SBL#之间产生电压差。然后，升高SRAM电力可以在没有读出放大器的情况下锁存数据。
在一些实施例中，位线电容CBL可以与参考侧相关联，这可以补偿SBL/SBL#匹配的NVM位线负载。NVM单元可以与SBL#连接，而参考单元可以与SBL连接。在一些实施例中，可以用MOS装置Ts分离SRAM阵列和NVM阵列，以分离SRAM位线和NVM位线，以便减少SRAM位线负载，或者当写NVM单元时将高电压与SRAM位线隔离。补偿电容器可以耦合到NVM参考侧以匹配单元侧和参考侧之间的NVM位线负载。
在单个单元结构中，SRAM位线SBL还可以连接到多个NVM位线以用于布局间距的对准。在单个单元结构中，NVM单元可以包括单级单元(SLC)或多级单元(MLC)。然而，当使用MLC单元时，可能需要复杂的读/写流程。“m”(NVM的行数)可以是”n”(SRAM的行数)的N倍，其中N等于或大于1。
图7是示出根据本文所描述的至少一些实施例布置的、具有基于可调电阻器的实施的、具有阵列SRAM和NVM的又一示例性多位nvSRAM装置的示意性电路图。
在图示700中，顶部NVM单元可以是包括晶体管和可编程电阻器的1T1R单元。源级线nvSL可以是用于NVM阵列的每列的公共线或分离的信号线。可编程电阻器可以被编程为至少两个电阻状态：LRS(低电阻状态)和HRS(高电阻状态)。在一个实施例中，可编程电阻器可以是MRAM装置,例如STT MTJ装置(自旋转移转矩磁性隧道结电阻)。
在操作期间，可以向nvSL施加电压(在某些示例中等于VDD或高于VDD)，并且nvBL/nvBL#可以在nvWL0有效时被拉成接地。R0和R1都可以转为LRS状态。可以将电压(例如，VDD)施加到nvBL，并将地电平施加到nvSL。通过接通nvWL0，可以将R0转为HRS状态。通过将nvBL#应用于VDD、将nvSL应用于接地、将nvWL0应用于VDD，而可以将R1转为HRS状态。
在从SRAM向NVM传输数据之前，nvSL可以被偏置到VDD电平或更高电平，并且nvBL/nvBL#可以在地电平处初始化。激活nvWL可能会将MTJ装置转为LRS状态。然后，nvSL可能被偏置到地电平，有源SRAM字线、Ts和NVM字线、SRAM单元可以将nvBL/nvBL#驱动为逻辑“0”或“1”电平。例如，Q＝1/QB＝0，nvBL可以处于VDD，而nvBL#处于地电平。在将R1保持在LRS的同时，R0可以转为HRS状态，反之亦然，当R0保持LRS状态时，Q＝0/QB＝1将使R1转为HRS状态。
在操作期间，为了将数据从NVM传输到SRAM，可以激活SRAM字线、Ts和NVM WL，然后可以将SRAM功率升高。当R0/R1处于HRS/LRS状态时，数据“1”将被锁存，并且当R0/R1处于LRS/HRS状态时，数据“0”将被锁存。NVM字线可以偏置在低于VDD的电平处，以获得低读取电平从而减少干扰。“m”(NVM的行数)可以是n(SRAM的行数)的N倍，其中N等于或大于1。可编程电阻器元件不限于MRAM，而是还可以是PCRAM、FeRAM、RRAM等。
图8是示出根据本文所描述的至少一些实施例布置的、具有阵列OTP和SRAM的存储器装置的示例的示意性电路图。
一次性可编程存储器提供仅能够一次写入数据的类型的非易失性存储器。这些可以广泛用于作为单个存储器或存储器阵列的集成电路(IC)芯片。存在可以嵌入在诸如闪存、eFuse和可擦除可编程只读存储器(EPROM)之类的芯片上的若干类型的OTP存储器技术。示例性结构也可以扩展为包括MTP(多时间存储器)。RRAM是指1T/1R电阻RAM，可以包括ReRAM、相变存储器、铁电RAM、磁性RAM。
在图示800中，阵列可以包括OTP阵列802、SRAM阵列804以及耦合在OTP阵列和SRAM阵列之间的开关电路806。OTP存储器阵列802可以包括：多个位线(BLm-BL0)；多个字线(WL0-WLn)；多个电容器，其可以与多个字线对应地设置；以及多个存储器单元，其包括设置在多个位线和多个字线的交叉点处的多个晶体管和电容器。
SRAM阵列804可以具有多个SRAM存储器单元。SRAM单元可以由两个晶体管和如上在图1中所述的交叉耦合的反相器组成。SRAM存储器单元电路的每个存储器单元通过开关电路806连接到OTP阵列的位线。OTP阵列的每个字线和位线可以连接到高电压Vpp。在编程操作期间，在读取模式下，Vdd可以应用于WL。
图9是示出根据本文所描述的至少一些实施例布置的、基于单元的SRAM OTP的示意性电路图，示出了对差分信号的单端信号输入转换。
如图所示，图示900中的装置可以类似于图8的装置，但是可以包括转换器电路902，以将单端信号转换成提供为待存储在存储器中的差分信号。在单端到差分转换器中可能需要参考电路。
图10是示出根据本文所描述的至少一些实施例布置的、使用参考电流源的另一示例性基于单元的SRAM OTP的示意性电路图。
如图所示，图示1000中的装置可以类似于图8的装置，但是可以包括被提供以将数据存储在SRAM单元中的参考电流源。在此配置中可能不需要额外的差分参考。
图11是示出根据本文所描述的至少一些实施例布置的、基于电容的基于单元的SRAM OTP的示意性电路图。
如图所示，图示1100中的装置可以类似于图8的装置，具有基于差分OTP单元的配置，如电路图中所示。
图12是示出根据本文所描述的至少一些实施例布置的、基于单元的SRAM RRAM的示意性电路图。
如图所示，图示1200中的装置可以类似于图8的装置，具有被提供以将数据存储在SRAM单元中的电阻器电路。可以在SRAM上执行写入操作(频繁的)，而只能在RRAM上作为备份写入。在RRAM上的较少写入可以解决RRAM中的大的写入电流问题。
图13是示出根据本文所描述的至少一些实施例布置的、OTP数据向SRAM区域移动的框图。
如图示1300所示，读/写操作包括地址和数据1302。闪存阵列的一部分可以用于存储引导加载程序1304的引导代码。引导加载程序可以分为两个阶段：引导加载程序阶段1和引导加载程序阶段2。第一阶段可以从最低存储器地址000开始，并且在地址FFF结束。第二阶段可以从地址1000开始，并且在地址1FFF结束。在常规系统中，从OTP存储器区域到SRAM的数据传输可能需要4096个周期。另外，长的数据传输时间也可能导致大的功耗。因此，数据传输时间可能不期望地长，并且消耗的总功率可能不期望地太大。
图14是示出消除存储器复制的基于单元的SRAM-OTP配置的框图。
通过使用如本文所述的SRAM-OTP组合，可以通过SRAM使能信号1402切换OTP和SRAM，并且在一个周期(1404,1406)中将数据从OTP复制到SRAM，可以不再需要大量的周期(例如，4k)，从而减少数据移动时间和功耗。
一些实施例涉及操作多位非易失性SRAM装置和/或SRAM缓冲OTP装置的示例性过程。本文描述的任何过程的操作不一定以任何特定顺序呈现，并且可以且预期以替代顺序执行某些或所有操作。为了便于描述和说明，以显示的顺序呈现所述操作。在不脱离本公开的范围的情况下，操作可以被添加、组合、修改、省略和/或以不同的顺序同时地执行等。
所示的过程可以在任何时间结束，并且不需要完整地执行。可以通过一个或多个处理器执行包含在计算机存储介质(包括有形的非暂时计算机可读存储介质)上的计算机可读指令(例如这里所描述的)来执行过程中的一些或所有操作和/或基本相同的操作。在本说明书和权利要求书中使用的术语“计算机可读指令”及其变型在本文中被广泛地用于包括例程、应用、应用模块、程序模块、程序、组件、数据结构、算法等。计算机可读指令可以在各种系统配置上实施，包括单处理器或多处理器系统、小型计算机、大型计算机、个人计算机、手持式计算装置、基于微处理器的可编程消费电子产品及其组合等。
图15是示出根据本文所描述的至少一些实施例、布置成包含或操作基于SRAM的存储器结构的示例性计算装置1500的框图。在非常基本的配置1502中，计算装置1500通常包括一个或多个处理器1504和系统存储器1506。存储器总线1508可以用于处理器1504和系统存储器1506之间的通信。
基于期望的配置，处理器1504可以是任何类型的，包括但不限于微处理器(μP)、微控制器(μC)、数字信号处理器(DSP)或者其任何组合。处理器1504可以包括一个更多个级别的缓存，诸如高速缓冲存储器1512、处理器芯1514和寄存器1516。处理器芯1514可以包括算术逻辑单元(ALU)、浮点单元(FPU)、数字信号处理芯(DSP芯)或者其任何组合。存储器控制器1518也可以与处理器1504一起使用，或者在一些实施中，存储器控制器1515可以是处理器1504的内部部分。
根据期望的配置，系统存储器1506可以是任何类型的，包括但不限于易失性存储器(诸如RAM)、非易失性存储器(诸如ROM，闪速存储器等)或者其任何组合。系统存储器1506通常包括操作系统1520、一个或多个应用程序1522和程序数据1524。
计算装置1500可以具有附加特征或功能以及用于促进基本配置1502与任何所需装置和接口之间的通信的附加接口。例如，可以使用总线/接口控制器1540来经由存储接口总线1534促进基本配置1502与一个或多个数据存储装置1532之间的通信。数据存储装置1532可以是可移除的存储装置1536、不可移除的存储装置1538或者其组合。可移除的存储装置和不可移除的存储装置的示例包括诸如软盘驱动器和硬盘驱动(HDD)的磁盘装置、诸如光盘(CD)驱动或数字通用盘(DVD)驱动的光盘驱动、固态驱动(SSD)和磁带驱动等等。示例性计算机存储介质可以包括以任何方法或技术实施的用于存储诸如计算机可读指令、数据结构、程序模块或者其他数据的信息的易失性和非易失性、可移除和不可移除介质。
系统存储器1506、可移除存储器1536和不可移除存储器1538都是计算机存储介质的示例。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其它存储器技术、CD-ROM、数字通用盘(DVD)或其他光学存储器、磁带盒、磁带、磁盘存储器或其他磁存储装置或可用于存储所需信息并且可由计算装置1500访问的任何其它介质。任何这样的计算机存储介质可以是装置1500的一部分。因此，使用如本文所讨论的基于SRAM的存储器结构，可以实施任何计算机存储介质。
计算装置1500还可以包括接口总线1540，用于便于经由总线/接口控制器1530从各种接口装置(例如，输出接口、外围接口和通信接口)到基本配置1502的通信。示例性输出装置1542包括图形处理单元1548和音频处理单元1550，其可经配置为以经由一个或多个A/V端口1552与诸如显示器或扬声器的各种外部装置进行通信。示例性外围接口1544包括串行接口控制器1554或并行接口控制器1556，其可被配置为通过一个或多个I/O端口1558与诸如输入装置(例如，键、盘、鼠标、笔、语音输入装置、触摸输入装置等)或其他外围装置(例如打印机、扫描仪等等)通信。示例性通信装置1546包括网络控制器1560，网络控制器1560可被布置为便于通过一个或多个通信端口1564通过网络通信与一个或多个其他计算装置1562通信。通信连接是通信媒介的一个示例。通信媒介通常可以通过计算机可读指令、数据结构、程序模块或诸如载波或其他传输机制的调制数据信号中的其他数据来实现，并且包括任何信息传递媒介。“调制数据信号”可以是以对信号中的信息进行编码的方式设置或改变其特征中的一个或多个的信号。作为示例，通信媒介可以包括诸如有线网络或直接有线连接的有线媒介、以及诸如声学、射频(RF)、红外(IR)和其他无线媒介的无线媒介。本文所用的术语计算机可读介质可以包括存储介质和通信媒介两者。
计算装置1500可以被实施为小型便携式(或移动)电子装置的一部分，所述电子装置例如为蜂窝电话、个人数据助理(PDA)、个人媒体播放器装置、无线网络表装置、个人耳机装置、专用装置或包括上述任何功能的混合装置。计算装置1500也可以实施为包括膝上型计算机和非膝上型计算机配置的个人计算机。
本公开不限于在本申请中描述的特定实施例，其旨在作为各方面的说明。在不脱离其精神和范围的情况下，可以进行许多修改和变化。除了这里列举的那些之外，在本公开的范围内的功能上等效的方法和装置也都是可行的。这些修改和变化旨在落在所附权利要求的范围内。本公开内容将仅受所附权利要求以及这些权利要求的等同物的全部范围的限制。应当理解，本公开内容不限于特定方法、化合物或组合物，他们当然是可以变化的。还应当理解，本文使用的术语仅用于描述特定实施例的目的，而不是限制性的。
关于在本文中使用基本上任何复数和/或单数术语，本领域技术人员可以从复数转变为单数形式和/或从单数转换为复数形式，以适合于上下文和/或应用。为了清楚起见，这里可以明确地阐述各种单数/复数排列。
本领域技术人员将会理解，一般来说，本文使用的术语特别是在所附权利要求(例如，所附权利要求书的主体)中的术语通常旨在作为“开放”术语(例如术语“包含“应被解释为“包含但不限于”，“具有”一词应解释为“至少具有”，术语“包括”应解释为“包括但不限于”等)。本领域技术人员将进一步理解，如果所引入的权利要求描述中的具体数目是有意的，则在权利要求书中将明确地记载这种意图，并且在没有这种记载的情况下，则不存在这样的意图。例如，为了帮助理解，所附权利要求可以包含引入性短语“至少一个”和“一个或多个”的使用，以引入权利要求描述。
然而，这样的短语的使用不应被解释为暗示，将不定冠词“a”或“an”引入权利要求的描述将包含这种引入的权利要求描述的任何特定权利要求限定于仅包含一个这样的描述的实施例，即使同一权利要求包括引入性短语“一个或多个”或“至少一个”以及诸如“a”或“an”(例如“a”和/或“an”应被解释为“至少一个”或“一个或多个”)的不定冠词时也是如此；对于使用用于引入权利要求描述的定冠词也是如此。此外，即使明确地记载了引入的权利要求描述的具体数目，但本领域技术人员将认识到，这种记载应被解释为至少表示所记载的数目(例如，“两个名词”的单独记载在没有其它修改的情况下表示至少两个名词或者两个或更多个名词)。
此外，在使用类似于“A、B和C中的至少一个等等”的惯用语的那些情况下，一般来说，这样的结构意指在本领域技术人员理解该惯用语的意义上(例如，“具有A、B和C中的至少一个的系统”将包括但不限于具有单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起、和/或A、B和C一起等)。本领域技术人员将进一步理解，实际上，呈现两个或更多个替代术语的任何转折词和/或短语，无论是在说明书、权利要求书或附图中，都应理解为考虑到包括术语之一、任何一个术语、或两个术语。例如，短语“A或B”将被理解为包括“A”或“B”或“A和B”的可能性。
另外，在本公开的各个特征或方面根据马库什组描述的情况下，本领域技术人员将认识到，本公开也因此根据马库什组的任何个体或子组来描述。
此外，术语“第一”、“第二”、“第三”、“第四”等的使用是区分过程中的组件或步骤的重复实例，并且不施加连续或时间限制，除非特别声明要求这种连续或时间顺序。
如本领域技术人员将理解的，为了任何和所有目的，例如在提供书面描述方面，本文公开的所有范围还包括任何和所有可能的子范围及其子范围的组合。任何列出的范围都可以被容易地识别为充分地描述了并使相同的范围被分解成至少相等的一半、三分之一、四分之一、五分之一、十分之一等等。作为非限制性示例，本文讨论的每个范围可以容易地分解成下三分之一、中三分之一和上三分之一等。本领域技术人员还将理解，所有语言，诸如“至多”、“至少”、“大于”、“小于”等等包括所述的数字，并且指的是可以随后分解成如上所述的子范围的范围。最后，如本领域技术人员将理解的，范围包括每个单独的构成。因此，例如，具有1至3个元素的组是指具有1个、2个或3个元素的组。类似地，具有1至5个元素的组是指具有1、2、3、4或5个元素的组等等。
尽管本文已经公开了各种方面和实施例，但是其他方面和实施例是可能的。本文公开的各个方面和实施例是为了说明的目的，而不是限制性的，其真实范围和精神由所附权利要求书示出。

Claims (17)

1.一种多位非易失性静态随机存取存储器nvSRAM装置，包括：
具有多个静态随机存取存储器SRAM单元的静态随机存取存储器SRAM阵列；
具有多个非易失性存储器NVM单元的非易失性存储器NVM阵列，其中通过字线行和位线列布置所述SRAM阵列和所述NVM阵列，并且每个SRAM单元和每个相应的NVM单元连接到两个位线；以及
一个或多个开关装置，所述一个或多个开关装置耦合在所述SRAM阵列和所述NVM阵列之间并且被配置为控制SRAM位线BL和NVM位线之间的连接，其中所述多个SRAM单元和相应的NVM单元通过直接共享两个位线或者通过一个或多个传递控制晶体管装置来连接共享两个位线而被耦合，
其中在所述SRAM单元和所述NVM单元之间的数据传输基于逐行传输。
2.根据权利要求1所述的多位nvSRAM装置，其中所述SRAM单元的控制栅极的至少一部分耦合到相同的SRAM字线WL，并且其中所述SRAM单元中的至少一些单元的一个或多个源极以及一个或多个漏极耦合到所述SRAM位线BL。
3.根据权利要求2所述的多位nvSRAM装置，其中一行SRAM单元的数据被传输到连接至所述一行SRAM单元的N行NVM单元中的一行或者从连接至所述一行SRAM单元的N行NVM单元中的一行传输，其中N大于或等于1。
4.根据权利要求1所述的多位nvSRAM装置，其中所述NVM单元以差分晶体管对配置或单个单元配置被布置。
5.根据权利要求1所述的多位nvSRAM装置，其中所述NVM单元的控制栅极的至少一部分耦合到相同的NVM字线WL，并且其中所述NVM单元中的至少一些单元的一个或多个源极以及一个或多个漏极耦合到所述NVM位线BL和源极线SL。
6.根据权利要求1所述的多位nvSRAM装置，其中所述一个或多个开关装置包括NMOS晶体管或PMOS晶体管。
7.根据权利要求1所述的多位nvSRAM装置，其中所述一个或多个开关装置导通，以便于在所述SRAM单元和所述NVM单元之间的数据传输。
8.根据权利要求1所述的多位nvSRAM装置，其中所述一个或多个开关装置被关断以将所述SRAM BL与所述NVM BL断开。
9.根据权利要求1所述的多位nvSRAM装置，其中所述NVM单元中的至少一个包括SONOS分离栅单元、浮栅单元、eFlash单元、pFlash单元、1T/1R电阻式RAM、基于电阻式存储器的单元、基于相变式存储器的单元、基于铁电RAM的单元或者基于磁性RAM的单元。
10.根据权利要求1所述的多位nvSRAM装置，其中SRAM位线负载利用所述一个或多个开关装置与NVM位线分离，从而使得所述多位nvSRAM装置的读/写速度增加，并且减少了所述多位nvSRAM装置的读/写电流。
11.根据权利要求1所述的多位nvSRAM装置，其中每个所述NVM单元包括开关装置和具有不同存储状态的非易失性存储器装置，或者其中每个所述NVM单元包括具有不同存储状态的非易失性存储器装置。
12.一种存储器装置，包括：
具有多个静态随机存取存储器SRAM单元的静态随机存取存储器SRAM阵列；
具有多个一次性可编程OTP单元的一次性可编程OTP存储器阵列，其中通过字线行和位线列布置所述SRAM阵列和所述OTP存储器阵列，并且每个SRAM单元和每个相应的NVM单元连接到两个位线；以及
开关装置阵列，该开关装置阵列包括多个开关装置，所述多个开关装置耦合在所述SRAM阵列和所述OTP存储器阵列之间，并且被配置为控制SRAM位线和NVM位线之间的连接，其中所述多个SRAM单元和相应的NVM单元通过直接共享两个位线或者通过一个或多个传递控制晶体管装置来连接共享两个位线而被耦合，
其中在所述多个SRAM单元和所述多个NVM单元之间的数据传输基于逐行传输。
13.根据权利要求12所述的存储器装置，其中所述OTP存储器阵列包括1T/1R电阻RAM、ReRAM、相变式存储器、铁电RAM或磁性RAM。
14.根据权利要求12所述的存储器装置，其中所述开关装置阵列包括多个单端转差分反相器电路。
15.根据权利要求12所述的存储器装置，其中所述开关装置阵列被配置为通过所述OTP存储器单元提供差分耦合。
16.一种用于操作多位非易失性静态随机存取存储器SRAM装置的方法，所述方法包括：
激活开关电路以便于SRAM单元和NVM单元之间的数据传输，其中所述开关电路被配置为控制所述多位非易失性SRAM装置的SRAM位线BL和NVM位线之间的连接，并且每个SRAM单元和每个相应的NVM单元连接到两个位线；
通过控制信号将所述数据从所述NVM单元读取到所述SRAM单元；
禁用所述开关电路以从NVM BL断开SRAM BL；以及
基于逐行传输将所述数据从所述SRAM单元写入所述NVM单元。
17.根据权利要求16所述的方法，该方法还包括：
采用高压晶体管装置作为开关电路，以将所述SRAM BL与施加到所述NVM BL的高电压隔离。
CN201710843384.7A 2016-09-16 2017-09-18 基于sram的存储器结构及其方法 Active CN107910032B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662395581P 2016-09-16 2016-09-16
US62/395,581 2016-09-16
US15/704,006 2017-09-14
US15/704,006 US10354716B2 (en) 2016-09-16 2017-09-14 SRAM based memory structures and methods thereof

Publications (2)

Publication Number Publication Date
CN107910032A CN107910032A (zh) 2018-04-13
CN107910032B true CN107910032B (zh) 2020-12-08

Family

ID=61620405

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710843384.7A Active CN107910032B (zh) 2016-09-16 2017-09-18 基于sram的存储器结构及其方法
CN201710842744.1A Active CN107910031B (zh) 2016-09-16 2017-09-18 混合非易失性存储器结构及其方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201710842744.1A Active CN107910031B (zh) 2016-09-16 2017-09-18 混合非易失性存储器结构及其方法

Country Status (2)

Country Link
US (3) US10559344B2 (zh)
CN (2) CN107910032B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105808455B (zh) * 2014-12-31 2020-04-28 华为技术有限公司 访问内存的方法、存储级内存及计算机系统
US10942673B2 (en) 2016-03-31 2021-03-09 Hewlett Packard Enterprise Development Lp Data processing using resistive memory arrays
US11361813B2 (en) * 2016-09-16 2022-06-14 Aspiring Sky Co. Limited Nonvolatile memory structures with DRAM
WO2019152877A1 (en) * 2018-02-04 2019-08-08 Hsu Fu Chang Methods and apparatus for memory cells that combine static ram and non-volatile memory
WO2019212466A1 (en) * 2018-04-30 2019-11-07 Hewlett Packard Enterprise Development Lp Resistive and digital processing cores
CN108763508B (zh) * 2018-05-30 2019-07-30 中兴通讯股份有限公司 数据页访问方法、存储引擎以及计算机可读存储介质
CN109284070B (zh) * 2018-08-24 2021-12-10 中电海康集团有限公司 一种基于stt-mram固态存储器件断电恢复方法
CN109521949A (zh) * 2018-08-30 2019-03-26 电子科技大学 一种基于混合便签式存储器的感知写频率数据分配方法
TWI706250B (zh) * 2019-02-26 2020-10-01 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
US11107530B2 (en) * 2019-12-31 2021-08-31 Taiwan Semiconductor Manufacturing Company Limited Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
TWI770950B (zh) 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 記憶體單元、記憶體系統與記憶體單元的操作方法
US11404424B2 (en) 2020-04-28 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Static random access memory with magnetic tunnel junction cells
US11450362B2 (en) 2020-05-29 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
DE102021106752B4 (de) * 2020-05-29 2023-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Speichervorichtung, integrierte schaltungsvorrichtung und verfahren
CN113311997B (zh) * 2021-05-28 2024-03-08 上海阵量智能科技有限公司 一种存储器选择方法、装置、计算机设备及存储介质
US11403034B1 (en) 2021-06-11 2022-08-02 International Business Machines Corporation Non-volatile storage class memory data flow with mismatched block sizes
US11862282B2 (en) * 2021-12-19 2024-01-02 Ceremorphic, Inc. One transistor memory bitcell with arithmetic capability

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104715791A (zh) * 2015-03-30 2015-06-17 山东华芯半导体有限公司 一种基于rram的非易失性sram存储单元
CN105009219A (zh) * 2013-03-08 2015-10-28 株式会社东芝 非易失性半导体存储装置及其读取方法
US9349440B1 (en) * 2014-12-11 2016-05-24 Empire Technology Development Llc Non-volatile SRAM with multiple storage states
CN105849809A (zh) * 2013-12-06 2016-08-10 英派尔科技开发有限公司 具有多个存储状态的非易失性sram

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507211B1 (en) 1999-07-29 2003-01-14 Xilinx, Inc. Programmable logic device capable of preserving user data during partial or complete reconfiguration
JP3580785B2 (ja) 2001-06-29 2004-10-27 株式会社半導体理工学研究センター ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、および、ルックアップテーブルの構成方法
JP2003308691A (ja) * 2002-04-11 2003-10-31 Elpida Memory Inc 半導体記憶装置
US7831997B2 (en) 2006-06-22 2010-11-09 Intel Corporation Secure and automatic provisioning of computer systems having embedded network devices
US7554855B2 (en) * 2006-12-20 2009-06-30 Mosaid Technologies Incorporated Hybrid solid-state memory system having volatile and non-volatile memory
KR100880425B1 (ko) * 2007-02-13 2009-01-29 삼성전자주식회사 메모리 맵 테이블 서치 타임을 최소화 또는 줄일 수 있는방법 및 그에 따른 반도체 메모리 장치
US7855916B2 (en) * 2007-10-24 2010-12-21 Rao G R Mohan Nonvolatile memory systems with embedded fast read and write memories
US7898475B2 (en) * 2008-02-21 2011-03-01 Texas Instruments Incorporated GNSS receiver with reduced storage requirements
US8050092B2 (en) * 2009-05-29 2011-11-01 Seagate Technology Llc NAND flash memory with integrated bit line capacitance
JP5568939B2 (ja) * 2009-10-08 2014-08-13 富士通株式会社 演算処理装置及び制御方法
US8788777B2 (en) * 2011-05-06 2014-07-22 Marvell World Trade Ltd. Memory on-demand, managing power in memory
US9417998B2 (en) * 2012-01-26 2016-08-16 Memory Technologies Llc Apparatus and method to provide cache move with non-volatile mass memory system
JP6125850B2 (ja) 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US8861271B1 (en) 2012-03-16 2014-10-14 Cypress Semiconductor Corporation High reliability non-volatile static random access memory devices, methods and systems
US8964470B2 (en) 2012-09-25 2015-02-24 Aplus Flash Technology, Inc. Method and architecture for improving defect detectability, coupling area, and flexibility of NVSRAM cells and arrays
JP6368155B2 (ja) 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US9697897B2 (en) * 2014-07-15 2017-07-04 Nxp Usa, Inc. Memory device with combined non-volatile memory (NVM) and volatile memory
US9761310B2 (en) * 2014-09-06 2017-09-12 NEO Semiconductor, Inc. Method and apparatus for storing information using a memory able to perform both NVM and DRAM functions
CN107124903A (zh) 2014-09-15 2017-09-01 Neo半导体公司 提供使用sram及非挥发性记忆体装置的多页读写方法及设备
US9466089B2 (en) * 2014-10-07 2016-10-11 Aspeed Technology Inc. Apparatus and method for combining video frame and graphics frame
US9954533B2 (en) 2014-12-16 2018-04-24 Samsung Electronics Co., Ltd. DRAM-based reconfigurable logic
US9473204B2 (en) * 2015-03-09 2016-10-18 Realtek Semiconductor Corporation Full-duplex transceiver circuit and method thereof
US9318196B1 (en) 2015-05-29 2016-04-19 Floadia Corporation Non-volatile semiconductor memory device
US9640256B1 (en) 2016-05-26 2017-05-02 Nxp Usa, Inc. Nonvolatile static random access memory (NVSRAM) system having a static random access memory (SRAM) array and a resistive memory array

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105009219A (zh) * 2013-03-08 2015-10-28 株式会社东芝 非易失性半导体存储装置及其读取方法
CN105849809A (zh) * 2013-12-06 2016-08-10 英派尔科技开发有限公司 具有多个存储状态的非易失性sram
US9349440B1 (en) * 2014-12-11 2016-05-24 Empire Technology Development Llc Non-volatile SRAM with multiple storage states
CN104715791A (zh) * 2015-03-30 2015-06-17 山东华芯半导体有限公司 一种基于rram的非易失性sram存储单元

Also Published As

Publication number Publication date
CN107910032A (zh) 2018-04-13
US20200126610A1 (en) 2020-04-23
US20180081802A1 (en) 2018-03-22
CN107910031B (zh) 2020-12-08
US11087823B2 (en) 2021-08-10
US20180082732A1 (en) 2018-03-22
US10559344B2 (en) 2020-02-11
CN107910031A (zh) 2018-04-13
US10354716B2 (en) 2019-07-16

Similar Documents

Publication Publication Date Title
CN107910032B (zh) 基于sram的存储器结构及其方法
US10090051B2 (en) Memory array with power-efficient read architecture
US10923163B2 (en) Sequential memory operation without deactivating access line signals
US8315090B2 (en) Pseudo page mode memory architecture and method
US20200357468A1 (en) 3d memory device including shared select gate connections between memory blocks
US9734905B2 (en) Non-volatile memory using bi-directional resistive elements
US9318158B2 (en) Non-volatile memory using bi-directional resistive elements
KR20070021920A (ko) 불휘발성 메모리 셀 및 기억장치와 불휘발성 논리 회로
WO2004057621A1 (ja) Ｃｍｉｓ型半導体不揮発記憶回路
US11417671B2 (en) Memory device including pass transistors in memory tiers
US9666276B2 (en) Non-volatile memory using bi-directional resistive elements
US20150085580A1 (en) Memory device with multiple cell write for a single input-output in a single write cycle
JP6192256B2 (ja) 疑似ページモードのメモリアーキテクチャおよび方法
US11361813B2 (en) Nonvolatile memory structures with DRAM
US8680887B2 (en) Nonvolatile configuration memory
US11270748B2 (en) Memory structure for artificial intelligence (AI) applications

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant