CN107910031A - 混合非易失性存储器结构及其方法 - Google Patents

混合非易失性存储器结构及其方法 Download PDF

Info

Publication number
CN107910031A
CN107910031A CN201710842744.1A CN201710842744A CN107910031A CN 107910031 A CN107910031 A CN 107910031A CN 201710842744 A CN201710842744 A CN 201710842744A CN 107910031 A CN107910031 A CN 107910031A
Authority
CN
China
Prior art keywords
block
sram
nvm
data
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710842744.1A
Other languages
English (en)
Other versions
CN107910031B (zh
Inventor
骆志炯
王澍
金晓明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Bowei Logic Semiconductor Technology Co Ltd
Original Assignee
Shanghai Bowei Logic Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Bowei Logic Semiconductor Technology Co Ltd filed Critical Shanghai Bowei Logic Semiconductor Technology Co Ltd
Publication of CN107910031A publication Critical patent/CN107910031A/zh
Application granted granted Critical
Publication of CN107910031B publication Critical patent/CN107910031B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/205—Hybrid memory, e.g. using both volatile and non-volatile memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

这里一般描述了用于包括多个SRAM缓冲器的混合非易失性存储器结构的技术。首先通过执行存取队列缓冲读/写操作，可以对非易失性读/写操作实现SRAM存取时间。SRAM缓冲器可以作为系统SRAM共享。在其他示例中，根据一些实施例的混合非易失性存储器可以包括高速块和高耐久性块以存储具有不同存取需求的不同类型的数据。混合非易失性存储器还可以包括用于存储非频繁改变的数据的正常块。

Description

混合非易失性存储器结构及其方法
相关申请的交叉引用
本申请要求于2016年9月16日提交的美国临时专利申请序列号 62/395,581的权益。上述申请的公开内容通过引用并入本文。
技术领域
本发明涉及存储器技术，更具体地，涉及一种混合存储器装置和用于操作混合存储器装置的方法。
背景技术
除非本文另有说明，否则本部分中描述的材料不是本申请中权利要求的现有技术，并且在这部分包含所述材料也不是承认所述材料是现有技术。
诸如静态随机存取存储器(SRAM)或DRAM之类的易失性半导体存储器由于其相对较低的功耗、速度和简单的操作而可用于计算机设计中，而诸如一次性可编程(OTP)存储器、EEPROM、闪存或甚至PCM之类的非易失性存储器(NVM)具有即使在装有闪存的装置通电或关闭时也能存储配置数据的优点。
许多如今的系统架构利用通常被分开实施的易失性存储器和非易失性存储器装置。由于存储器装置不处于相同的阵列布局，因此系统架构可能会消耗大的区域。此外，它可能降低从SRAM到NVM传输数据的速度。
因此，仍然需要消耗较少功率并提高传输速度性能的相对较小的非易失性SRAM。
发明内容
简要地说，本文一般描述了用于混合非易失性存储器(HNVM)结构及其方法的技术，例如浮栅存储器装置、SONOS存储器装置、阻性RAM (RRAM)装置、相变存储器、铁电存储器、磁基存储器(例如，MRAM 和STTRAM)、DRAM装置、一次可编程存储器(OTP)或多次可编程存储器(MTP))。
根据一些示例，提供了包括多个SRAM缓冲器的混合非易失性存储器结构。首先通过执行存取队列缓冲读/写操作，可以对非易失性读/写操作实现SRAM存取时间。SRAM缓冲器可以作为系统SRAM共享。在其他示例中，根据一些实施例的混合非易失性存储器可以包括高速块和高耐久性块以存储具有不同存取需求的不同类型的数据。HNVM还可以包括用于存储非频繁改变的数据的正常块。另一种配置可以是操作混合非易失性存储器装置的方法。
前面的概述仅是说明性的，并不意图以任何方式进行限制。除了上述说明性方面、实施例和特征之外，通过参考附图和以下详细描述，其他方面、实施例和特征将变得明显。
附图说明
结合附图，从下面的描述和所附的权利要求，本公开的前述和其它特征将变得更加明显。应理解，这些附图仅描绘了根据本公开的几个实施例并且因此不应被认为是限制其范围，通过使用附图将以附加的特定性和细节来描述本公开，附图中：
图1是示出示例性HNVM架构的框图；
图2示出了闪存存取之前的活动SRAM窗口；
图3示出了双重(三重或更多重)缓冲机制；
图4是示出存取队列设计的图；
图5是示出HNVM中的示例性可共享SRAM缓冲器的示意性电路图；
图6是示出HNVM中的另一示例性可共享SRAM缓冲器的示意电路图；
图7至图9示出了具有高速和高耐久性块的混合存储器的各种特征；以及
图10是示出被布置用于实现本文所讨论的基于HNVM的存储器结构的示例性计算装置的框图；
所有这些都根据本文呈现的至少一些实施例来布置。
具体实施方式
在下面的详细描述中，参考形成其一部分的附图。在附图中，除非另有说明，相似的符号通常标识相似的部件。在详细描述和附图中描述的说明性实施例不意味着进行限制。在不脱离本文呈现的主题的精神或范围的情况下，可以利用其他实施例，并且可以进行其他改变。如本文中一般性描述并且在附图中示出的本公开的各方面可以以各种不同的配置进行布置、替代、组合、分离和设计，所有这些都在这里被明确地预期的。
如本文所使用的，NVM存储器可以包括但不限于浮栅存储器装置、 SONOS存储器装置、阻性RAM(RRAM)装置、相变存储器、铁电存储器、磁基存储器(例如，MRAM和STTRAM)、DRAM装置、一次可编程存储器(OTP)或多次可编程存储器(MTP)。
图1是示出根据本文所描述的至少一些实施例布置的示例性HNVM 架构的框图。
如附图标记100所示，可以对于非易失性存储器读/写操作实现SRAM 存取时间。在一些示例中，对于32位微控制器单元(MCU)，可以使用具有诸如32位的正常字宽的通用SRAM接口。非易失性存储器空间可以被划分为n个SRAM缓冲器大小的窗口(104)以及因此通过映射逻辑(206) 被映射到SRAM(104)的NVM(108)。可以首先执行存取队列102缓冲读写操作。SRAM缓冲器可以被配置为可共享作为系统SRAM。
在实施例的示例性实现中，可以使用各种类型的晶体管。为了说明的目的，本公开可以使用金属氧化物半导体场效应晶体管(MOSFET)。 MOSFET可以具有源极端子(例如，第一端子)、漏极端子(例如，第二端子)和控制端子。当适当电平的偏置信号被施加到控制端子时，晶体管可以被激活(例如，被偏置到有源操作中)，其中可以促进源极端子和漏极端子之间的导通。根据晶体管的类型(例如，N型或P型)，可以施加适当电平的偏置信号，或者可以去除先前施加的偏置信号，以使晶体管被去激活，其中可以减弱源极和漏极之间的导通。MOSFET“端子”也可以称为“端口”。
在以下示例中，具有多个NVM存储器单元的NVM阵列108可以以耦合到多个字线(例如，第一字线nvWL0、第m个字线nvWLm等)的m 行和耦合到位线(nvBL0至nvBL0#)的x列的矩阵实施。示例性NVM 单元可以包括处于差分配置中的两个浮栅场效应晶体管(FET)。浮栅存储器晶体管具有栅极区域、源极区域和漏极区域。晶体管可以并行排列，其漏极连接到公共漏极或位线，并且它们的源极连接到公共源极线。
示例性NVM单元的栅极可以连接到字线nvWL0，并且单元的源极到漏极(S/D)端子可以连接到位线nvBL0/nvBL0#和源极线nvSL0。第一组位线可以连接到相应列nvBL0中的每个存储器单元中的存储器晶体管的漏极区域。第二组位线可以各自提供源极线nvSL0，其沿相应的列电连接到每个存储器单元中的存储器晶体管的源极区域。公共源极线nvSL0和nvSLx 可以单独地分离或连接在一起。
图2示出了根据本文所描述的至少一些实施例布置的跨SRAM窗口边界的闪存存取。
附图标记200示出了闪存存取之前(202)的活动SRAM窗口。带箭头的曲线表示下一次存取将跨SRAM缓冲窗边界。当读/写操作跨越缓冲窗边界时，SRAM窗口被切换(204)或映射逻辑激活目标SRAM窗口缓冲器。可以在访问非活动块之前映射预活动块。在SRAM结构中可以使用双重(也可以是三重或更多重)缓冲器。可以将一个缓冲器存储到闪存，并且另一个缓冲器可以被同时映射到SRAM。映射可能取决于存取队列。
图3示出了根据本文所描述的至少一些实施例布置的双重(三重或更多重)缓冲器机制。
如附图标记300所示，数据可以被初始地预取(重新加载操作)到前缓冲器(302)。然后，跨越窗口缓冲器边界，可以将数据预取到影子缓冲器，作为由操作1指示的块2(304)。当304的前缓冲器中的排队存取完成时，可以如操作2所示切换前/影子缓冲器(306)，然后可以将切换的影子缓冲器恢复为闪存，如通过操作3指示的块1(306)。如果块2中的存取完成(308)，则块3的内容可能被预取到影子缓冲器中，并且308的前缓冲器可以在预取之后被存储到块2，然后切换前缓冲器和影子缓冲器。在实际的实现中，影子缓冲器和前缓冲器的总数可以是两个或更多个。
图4是示出根据本文所描述的至少一些实施例布置的存取队列设计的图。
如附图标记400所示，根据实施例的系统的存取队列可以被设计为缓冲读/写地址。同一窗口中的存取可以不发送预取命令。跨窗口边界的存取可以预取“下一个”窗口。存取队列体现了预取操作的机制。
图5是示出根据本文所描述的至少一些实施例布置的HNVM中的示例性可共享SRAM缓冲器的示意性电路图。
如附图标记500所示，HNVM中的可共享SRAM缓冲器的示例实现可以以行和列形成。SRAM缓冲器不必是专用缓冲器，并且可以共享作为系统SRAM。较高位可用于WL解码。较低位可用于COL解码。如示例的实现图所示，对于32位MCU，512个位线由16个COL构成。Addr[3：0]可用于对16个COL进行解码。当buffer_en被禁用时，SRAM块可以用作纯SRAM，并且所有的地址位都可以用于解码。当buffer_en被使能时，闪存WL(窗口)可以直接备份到SRAM WL。从SRAM接口看32位宽度，混合存储器内实现了512位备份机制。
图6是示出根据本文所描述的至少一些实施例布置的HNVM中的另一示例性可共享SRAM缓冲器的示意性电路图。
附图标记600示出了图5所示的HNVM中的可共享SRAM缓冲器的示例实现的不同的示意性实现。在图6中，每个差分非易失性存储单元具有SRAM缓冲器，其中较高位可用于WL解码，较低位可用于COL解码。当buffer_en被禁用时，SRAM块可以用作纯SRAM，并且所有的地址位都可以用于解码。当buffer_en被使能时，闪存WL(窗口)可以直接备份到 SRAM WL。从SRAM接口看到32位宽度，混合存储器内实现了512位备份机制。
图5和图6所示的实施例之间的主要区别在于，在图6中的图是一个非易失性单元到一个SRAM单元的映射，并且在图5所示的实施例中，一个SRAM单元可以映射到不同行中的多个非易失性单元。这两个实施例针对用于非易失性备份实现的大SRAM以及用于面积高效的非易失性备份实现的小SRAM这两者的需求。
图7至图9示出了根据本文所描述的至少一些实施例布置的具有高速和高耐久性块的混合存储器的各种特征。
在存储器系统中，一些数据可能会频繁改变，而某些数据可能不会频繁改变。一些数据可能需要高耐久性和/或高速存取。不同的需求可能会导致需要不同类型的存储器。根据一些实施例的混合非易失性存储器可以包括高速块和高耐久性块以存储具有不同存取需求的不同类型的数据。 HNVM还可以包括用于存储非频繁改变的数据的正常块。
如附图标记700所示，具有高速和高耐久性块的混合存储器架构可以包括两个NVM区域702、NVM块0和NVM块1。NVM块1可以分为 n个小页。混合存储器架构还可以包括两个SRAM块704，SRAM0可以直接映射到NVM块0，并且SRAM1可以映射到NVM块1的一个页。SRAM0可以直接映射到NVM块0，因此，在上电或软件重新加载时，NVM数据可能被加载到SRAM中。
NVM块0区域中的读/写数据在没有掉电时只能使用SRAM0，实现更快的读/写速度和非限制数据循环。SRAM0数据可以通过软件存储或硬件存储(掉电触发)备份到NVM块0。因此，甚至在断电时也可以存储数据。在一些实施例中，硬件存储可能需要片外或片上电容器来供电。存储操作可以循环NVM阵列。在一个实施例中，NVM块0的大小可以等于 SRAM0。在另一个实施例中，NVM块0大小可以是SRAM0的倍数(图中未示出)。当频繁地使用存储操作时，可以实施耗损均衡算法来改善NVM 循环。
如附图标记800所示，SRAM 804的SRAM0映射到NVM 802的NVM 块0。RAM1可以映射到NVM块1的任何一页。在示例实施例中，SRAM1 可以是写缓冲器，其映射到NVM块1的页之一。页数据可以通过程序指令写入SRAM1并备份到NVM阵列。在另一个实施例中，SRAM1可以是缓冲器，其映射到用于读和写操作的页之一。通过软件重新加载，页数据可以重新加载到SRAM1中，因为SRAM具有快速存取时间。页数据可以通过程序指令写入SRAM1，然后通过程序指令或软件存储命令将数据备份到NVM。
根据实施例的混合存储器可以具有大的密度，并且如附图标记900所示，NVM 902的NVM块0可用于存储频繁改变的数据，因为它与SRAM 904的SRAM0结合使用具有高读/写速度和高耐久性。NVM块1可以用于存储可能不频繁改变的数据，例如程序代码、参数等。SRAM1可以缓冲数据并改善读/写速度。因此，NVM块1可能具有大的密度，具有较小的缓冲器SRAM1，这可以节省片上SRAM区域。
NVM块(块0和块1)可以被放置在同一阵列中，但也可以被分离。 NVM和SRAM连接可以使用阵列宏到宏、块到块结构，甚至是位到位连接。NVM单元可以是闪存单元，例如浮栅单元。NVM单元还可以包括诸如RRAM、MRAM、FRAM等其他非易失性类型的单元。在一些实施例中，混合存储器可以具有用于高速和高耐久性的多个块。
一些实施例涉及操作HVM装置的示例性过程。本文描述的任何过程的操作不一定以任何特定顺序呈现，并且以替代顺序执行某些或所有操作是可能的且被构思。为了便于描述和说明，操作已经以展示的顺序呈现。在不脱离本公开的范围的情况下，可以以不同的顺序等添加、组合、修改、省略操作和/或同时执行操作。
所示的过程可以在任何时间结束，并且不需要完整地执行。可以通过一个或多个处理器执行包括在包括有形的非暂时计算机可读存储介质的计算机存储介质(例如这里所描述的)上的计算机可读指令来执行过程的一些或所有操作和/或基本等同的操作。在本说明书和权利要求书中使用的术语“计算机可读指令”及其变体在本文中被广泛地用于包括例程、应用、应用模块、程序模块、程序、组件、数据结构、算法等。计算机可读指令可以在各种系统配置上实现，包括单处理器或多处理器系统、小型计算机、大型计算机、个人计算机、手持式计算装置、基于微处理器的可编程消费电子产品，其组合等。
图10是示出被布置用于实现本文所讨论的基于HNVM的存储器结构的示例性计算装置的框图。在基本配置1002中，计算装置1000通常包括一个或多个处理器1004和系统存储器1006。存储器总线1008可以用于处理器1004和系统存储器1006之间的通信。
根据期望的配置，处理器1004可以是任何类型的，包括但不限于微处理器(μP)、微控制器(μC)、数字信号处理器(DSP)或者其任何组合。处理器1004可以包括一个更多个级别的高速缓存，诸如高速缓冲存储器1012、处理器核1014和寄存器1016。处理器核1014可以包括算术逻辑单元(ALU)、浮点单元(FPU)、数字信号处理核(DSP核)或者其任何组合。存储器控制器1018也可以与处理器1004一起使用，或者在一些实现中，存储器控制器1010可以是处理器1004的内部部分。
根据期望的配置，系统存储器1006可以是任何类型，包括但不限于易失性存储器(诸如RAM)、非易失性存储器(诸如ROM、闪速存储器等)或其任何组合。系统存储器1006通常包括操作系统1020、一个或多个应用1022和程序数据1024。
计算装置1000可以具有附加特征或功能以及用于促进基本配置1002 与任何所需装置和接口之间的通信的附加接口。例如，可以使用总线/接口控制器1040来经由存储接口总线1034促进基本配置1002与一个或多个数据存储装置1032之间的通信。数据存储装置1032可以是可移动的存储装置1036、不可移动的存储装置1038或者其组合。可移动的存储装置和不可移动的存储装置的示例包括诸如软盘驱动器和硬盘驱动器(HDD)的磁盘装置、诸如光盘(CD)驱动器或数字通用盘(DVD)驱动器的光盘驱动器、固态驱动器(SSD)和磁带驱动器等等。示例性计算机存储介质可以包括以任何方法或技术实施的用于存储诸如计算机可读指令、数据结构、程序模块或者其他数据的信息的易失性和非易失性、可移动和不可移动的介质。
系统存储器1006、可移动存储1036和不可移除存储1038都是计算机存储介质的示例。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其它存储器技术、CD-ROM、数字通用盘(DVD)或其他光学存储器、磁带盒、磁带、磁盘存储或其他磁存储装置或可用于存储所需信息并且可由计算装置1000访问的任何其它介质。任何这样的计算机存储介质可以是装置1000的一部分。因此，使用如本文所讨论的基于SRAM的存储器结构，可以实现任何计算机存储介质。
计算装置1000还可以包括接口总线1040，用于便于经由总线/接口控制器1030从各种接口装置(例如，输出接口、外围接口和通信接口)到基本配置1002的通信。示例性输出装置1042包括图形处理单元1048和音频处理单元1050，其可经配置为以经由一个或多个A/V端口1052与诸如显示器或扬声器的各种外部装置进行通信。示例性外围接口1044包括串行接口控制器1054或并行接口控制器1056，其可被配置为经由一个或多个I/O 端口1058与诸如输入装置(例如，键盘、鼠标、笔、语音输入装置、触摸输入装置等)或其他外围装置(例如打印机、扫描仪等等)的外部装置进行通信。示例性通信装置1046包括网络控制器1060，网络控制器1060可被布置为便于通过一个或多个通信端口1064通过网络通信与一个或多个其他计算装置1062通信。通信连接是通信介质的一个示例。通信介质通常可以通过计算机可读指令、数据结构、程序模块或诸如载波或其他传输机构的调制数据信号中的其他数据来实现，并且包括任何信息传递介质。“调制数据信号”可以是以对信号中的信息进行编码的方式设置或改变其特征中的一个或多个的信号。作为示例，通信介质可以包括诸如有线网络或直接有线连接的有线介质、以及诸如声学、射频(RF)、红外(IR)和其他无线介质的无线介质。本文所用的术语计算机可读介质可以包括存储介质和通信介质两者。
计算装置1000可以被实施为小形状因子的便携式(或移动)电子装置的一部分，所述电子装置例如为蜂窝电话、个人数据助理(PDA)、个人媒体播放器装置、无线网络监视装置、个人耳机装置、专用装置或包括上述任何功能的混合装置。计算装置1000也可以实施为包括膝上型计算机和非膝上型计算机配置的个人计算机。
本公开不限于在本申请中描述的特定实施例，其旨在作为各方面的说明。在不脱离其精神和范围的情况下，可以进行许多修改和变化。除了这里列举的那些之外，在本公开的范围内的功能上等效的方法和设备都是可行的。这些修改和变化旨在落在所附权利要求的范围内。本公开内容将仅受所附权利要求的条款以及这些权利要求的等同物的全部范围的限制。应当理解，本公开内容不限于特定方法、化合物或组合物，他们当然是可以变化的。还应当理解，本文使用的术语仅用于描述特定实施例的目的，而不是限制性的。
关于在本文中使用基本上任何复数和/或单数术语，本领域技术人员可以从复数转变为单数形式和/或从单数转换为复数形式，以适合于上下文和 /或应用程序。为了清楚起见，这里可以明确地阐述各种单数/复数排列。
本领域技术人员将会理解，一般来说，本文使用的术语特别是在所附权利要求(例如，所附权利要求书的主体)中所使用的术语通常旨在作为“开放”术语(例如术语“包含”应被解释为“包含但不限于”，术语“具有”应解释为“至少具有”，术语“包括”应解释为“包括但不限于”，等等)。本领域技术人员将进一步理解，如果意图引入权利要求记载的具体数目，则在权利要求书中将明确地记载这种意图，并且在没有这种记载的情况下，则不存在这样的意图。例如，为了帮助理解，以下附加的权利要求可以包含引入性短语“至少一个”和“一个或多个”的使用，以引入权利要求的记载。
然而，这样的短语的使用不应被解释为暗示通过不定冠词“a(一)”或“an(一个)”引入权利要求的记载将包含这种引入的权利要求的记载的任何特定权利要求限定于仅包含一个这样的记载的实施例，即使同一权利要求包括引入性短语“一个或多个”或“至少一个”以及诸如“a”或“an” (例如“a”和/或“an”应被解释为“至少一个”或“一个或多个”)的不定冠词时也是如此；对于使用用于引入权利要求的记载的定冠词也是如此。此外，即使明确地记载了引入的权利要求的记载的具体数目，但本领域技术人员将认识到，这种记载应被解释为至少表示所记载的数目(例如，“两个记载”的单独记载在没有其它修饰语的情况下表示至少两个记载或者两个或更多个记载)。
此外，在使用类似于“A、B和C等中的至少一个”的惯用语的那些情况下，一般来说，这样的结构意指在本领域技术人员将理解该惯用语的意义上(例如，“具有A、B和C中的至少一个的系统”将包括但不限于，具有单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起、和/或A、B和C一起等的系统)。本领域技术人员将进一步理解，实际上，呈现两个或更多个替代术语的任何转折词和/或短语，无论是在说明书、权利要求书或附图中，都应理解为考虑到包括术语之一、任何一个术语、或两个术语的可能性。例如，短语“A或B”将被理解为包括“A”或“B”或“A和B”的可能性。
另外，在本公开的特征或方面根据马库什组描述的情况下，本领域技术人员将认识到，本公开也因此根据马库什组的任何个体成员或成员子组来描述。
此外，术语“第一”、“第二”、“第三”、“第四”等的使用是区分过程中的组件或步骤的重复实例，并且不施加连续或时间限制，除非特别声明要求这种连续或时间顺序。
如本领域技术人员将理解的，为了任何和所有目的，例如在提供书面描述方面，本文公开的所有范围还包括任何和所有可能的子范围及其子范围的组合。任何列出的范围都可以被容易地识别为足够地描述并使相同的范围被分解成至少相等的一半、三分之一、四分之一、五分之一、十分之一等等。作为非限制性示例，本文讨论的每个范围可以容易地分解成下三分之一、中三分之一和上三分之一等。本领域技术人员还将理解，所有语言，诸如“至多”、“至少”、“大于”、“小于”等等，包括所记载的数字，并且指的是可以随后分解成如上所述的子范围的范围。最后，如本领域技术人员将理解的，范围包括每个单独的成员。因此，例如，具有1 至3个元素的组是指具有1个、2个或3个元素的组。类似地，具有1至5 个元素的组是指具有1个、2个、3个、4个或5个元素的组，以此类推。
尽管本文已经公开了各种方面和实施例，但是其他方面和实施例是可能的。本文公开的各个方面和实施例是为了说明的目的，而不意在是限制性的，其真实范围和精神由所附权利要求书指示。

Claims (20)

1.一种混合存储器装置，包括：
具有多个静态随机存取存储器SRAM块单元的静态随机存取存储器SRAM阵列；和具有多个非易失性存储器NVM块单元的非易失性存储器NVM阵列，其中所述NVM阵列的一部分被配置为映射到多个SRAM缓冲器，并且所述SRAM缓冲器能被配置共享为系统SRAM。
2.根据权利要求1所述的混合存储器装置，其中每个SRAM缓冲器被配置为具有多缓冲器机制，包括含有前缓冲器和影子缓冲器的双重缓冲机制。
3.根据权利要求2所述的混合存储器装置，当响应跨缓冲窗边界的数据存取操作时，来自第一NVM块的数据被预取到所述前缓冲器，来自第二NVM块的数据被预取到所述影子缓冲器，然后切换前缓冲器和影子缓冲器，最后将影子缓冲器的内容恢复到NVM中之前被预取的地址。
4.根据权利要求3所述的混合存储器装置，其中，所述混合存储器装置的存取队列被配置为当数据存取在缓冲窗内时，不发送预取命令；而当一数据存取操作跨缓冲窗边界时发送用于下一个窗口的预取命令。
5.根据权利要求1所述的混合存储器装置，当缓冲器使能信号有效时，存储在被配置为SRAM缓冲器的NVM块中的数据被直接备份到相应的SRAM块，或者存储在所述SRAM块中的数据被直接存储回NVM块。
6.根据权利要求1所述的混合存储器装置，当缓冲器使能信号无效时，数据被直接存储到所述SRAM，并且所有地址位用于解码。
7.根据权利要求1所述的混合存储器装置，其中较高地址位用于字线解码，并且较低地址位用于列解码。
8.根据权利要求7所述的混合存储器装置，其中所述SRAM缓冲器被配置为非专用缓冲器。
9.根据权利要求1所述的混合存储器装置，其中NVM块的大小是SRAM块的大小的倍数。
10.根据权利要求1所述的混合存储器装置，其中所述NVM存储器包括浮栅存储器装置、SONOS存储器装置、阻性RAM RRAM装置、相变存储器、铁电存储器、磁基存储器MRAM、DRAM装置、一次可编程存储器OTP或多次可编程存储器MTP。
11.一种混合存储器装置，包括：
包括至少第一易失性存储器NVM块和第二易失性存储器NVM块的非易失性存储器NVM，所述第二NVM块包括一个或多个页；和
包括至少第一静态随机存取存储器SRAM块和第二静态随机存取存储器SRAM块的静态随机存取存储器SRAM，其中，
所述第一NVM块被直接映射到第一SRAM块，并且
所述第二SRAM块被动态映射到所述第二NVM块的所述页之一。
12.根据权利要求11所述的HNVM装置，其中NVM数据在上电时或者在一个或多个时钟周期中的软件重新加载时被加载到所述SRAM中。
13.根据权利要求11所述的HNVM装置，其中所述第一SRAM块的大小等于所述第一NVM块的大小，并且所述第二SRAM块的大小等于所述第二NVM块的页大小的N倍，其中N大于等于1。
14.根据权利要求11所述的HNVM装置，其中通过软件存储或硬件存储将所存储的数据备份到所述第一NVM块，使得甚至在断电时也存储所述数据。
15.根据权利要求11所述的HNVM装置，其中所述第二SRAM块被配置为写缓冲器，所述写缓冲器被映射到所述第二NVM块的所述页之一，使得页数据通过程序指令被写入所述第二SRAM块并且被备份到所述第二NVM块中。
16.根据权利要求11所述的HNVM装置，其中所述第二SRAM块被配置为缓冲器，所述缓冲器被映射到所述第二NVM块中的所述页之一，以用于读操作和写操作，从而使得页数据通过软件重新加载被重新加载到所述第二SRAM块。
17.根据权利要求15所述的存储器装置，其中所述第一NVM块被配置为存储预期比预定义阈值更频繁地改变的数据，并且所述第二NVM块被配置为存储预期比所述预定义阈值更少地改变的数据。
18.根据权利要求15所述的存储器装置，其中所述第一NVM块和第二NVM块以及所述第一SRAM块和第二SRAM块分别通过宏块到宏块、块到块或位到位连接中的一种进行通信。
19.一种用于操作混合存储器装置的方法，所述方法包括：
将预期比预定义阈值更频繁地改变的数据存储在所述混合存储器装置内的非易失性存储NVM的第一非易失性存储器NVM块中，其中所述NVM至少包括所述第一NVM块和第二NVM块，所述第二NVM块包括一个或多个页，并且所述第一NVM块被直接映射到所述混合存储器装置内的静态随机存取存储器SRAM的第一静态随机存取存储器SRAM块；以及将预期比所述预定义阈值更少地改变的数据存储在所述第二NVM块中，其中第二SRAM块被动态地映射到所述第二NVM块的所述页之一。
20.根据权利要求19所述的方法，还包括：
当频繁使用存储操作时通过实施耗损均衡算法调节所述NVM的写次数。
CN201710842744.1A 2016-09-16 2017-09-18 混合非易失性存储器结构及其方法 Active CN107910031B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662395581P 2016-09-16 2016-09-16
US62/395,581 2016-09-16
US15/704,011 US10559344B2 (en) 2016-09-16 2017-09-14 Hybrid non-volatile memory devices with static random access memory (SRAM) array and non-volatile memory (NVM) array
US15/704,011 2017-09-14

Publications (2)

Publication Number Publication Date
CN107910031A true CN107910031A (zh) 2018-04-13
CN107910031B CN107910031B (zh) 2020-12-08

Family

ID=61620405

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710843384.7A Active CN107910032B (zh) 2016-09-16 2017-09-18 基于sram的存储器结构及其方法
CN201710842744.1A Active CN107910031B (zh) 2016-09-16 2017-09-18 混合非易失性存储器结构及其方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201710843384.7A Active CN107910032B (zh) 2016-09-16 2017-09-18 基于sram的存储器结构及其方法

Country Status (2)

Country Link
US (3) US10559344B2 (zh)
CN (2) CN107910032B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109284070A (zh) * 2018-08-24 2019-01-29 中电海康集团有限公司 一种基于stt-mram固态存储器件断电恢复方法
CN109521949A (zh) * 2018-08-30 2019-03-26 电子科技大学 一种基于混合便签式存储器的感知写频率数据分配方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105808455B (zh) * 2014-12-31 2020-04-28 华为技术有限公司 访问内存的方法、存储级内存及计算机系统
WO2017171771A1 (en) 2016-03-31 2017-10-05 Hewlett Packard Enterprise Development Lp Data processing using resistive memory arrays
US11361813B2 (en) * 2016-09-16 2022-06-14 Aspiring Sky Co. Limited Nonvolatile memory structures with DRAM
US20190244666A1 (en) * 2018-02-04 2019-08-08 Fu-Chang Hsu Methods and apparatus for memory cells that combine static ram and non volatile memory
US11861429B2 (en) 2018-04-30 2024-01-02 Hewlett Packard Enterprise Development Lp Resistive and digital processing cores
CN108763508B (zh) * 2018-05-30 2019-07-30 中兴通讯股份有限公司 数据页访问方法、存储引擎以及计算机可读存储介质
TWI706250B (zh) * 2019-02-26 2020-10-01 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
US20210065758A1 (en) * 2019-08-29 2021-03-04 Advanced Micro Devices, Inc. Adaptable allocation of sram based on power
US11107530B2 (en) * 2019-12-31 2021-08-31 Taiwan Semiconductor Manufacturing Company Limited Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
TWI770950B (zh) 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 記憶體單元、記憶體系統與記憶體單元的操作方法
US11404424B2 (en) 2020-04-28 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Static random access memory with magnetic tunnel junction cells
US11450362B2 (en) 2020-05-29 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
DE102021106752B4 (de) * 2020-05-29 2023-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Speichervorichtung, integrierte schaltungsvorrichtung und verfahren
CN113311997B (zh) * 2021-05-28 2024-03-08 上海阵量智能科技有限公司 一种存储器选择方法、装置、计算机设备及存储介质
US11403034B1 (en) 2021-06-11 2022-08-02 International Business Machines Corporation Non-volatile storage class memory data flow with mismatched block sizes
US11862282B2 (en) * 2021-12-19 2024-01-02 Ceremorphic, Inc. One transistor memory bitcell with arithmetic capability

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080195803A1 (en) * 2007-02-13 2008-08-14 Park Chan-Ik Nonvolatile semiconductor memory device for supporting high speed search in cache memory
US20090213006A1 (en) * 2008-02-21 2009-08-27 Texas Instruments Incorporated Gnss receiver with reduced storage requirements
US20110087841A1 (en) * 2009-10-08 2011-04-14 Fujitsu Limited Processor and control method
CN103558993A (zh) * 2006-12-20 2014-02-05 莫塞德技术公司 具有易失性和非易失性存储器的混合固态存储器系统
US8788777B2 (en) * 2011-05-06 2014-07-22 Marvell World Trade Ltd. Memory on-demand, managing power in memory
CN104081366A (zh) * 2012-01-26 2014-10-01 内存技术有限责任公司 借助非易失性大容量存储器系统提供高速缓冲存储器移动的设备和方法
US20160078938A1 (en) * 2014-09-15 2016-03-17 NEO Semiconductor, Inc. Method and apparatus for providing multi-page read and write using sram and nonvolatile memory devices
US20160098811A1 (en) * 2014-10-07 2016-04-07 Aspeed Technology Inc. Apparatus and method for combining video frame and graphics frame

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507211B1 (en) 1999-07-29 2003-01-14 Xilinx, Inc. Programmable logic device capable of preserving user data during partial or complete reconfiguration
JP3580785B2 (ja) 2001-06-29 2004-10-27 株式会社半導体理工学研究センター ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、および、ルックアップテーブルの構成方法
JP2003308691A (ja) * 2002-04-11 2003-10-31 Elpida Memory Inc 半導体記憶装置
US7831997B2 (en) 2006-06-22 2010-11-09 Intel Corporation Secure and automatic provisioning of computer systems having embedded network devices
US7855916B2 (en) * 2007-10-24 2010-12-21 Rao G R Mohan Nonvolatile memory systems with embedded fast read and write memories
US8050092B2 (en) * 2009-05-29 2011-11-01 Seagate Technology Llc NAND flash memory with integrated bit line capacitance
JP6125850B2 (ja) 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US8861271B1 (en) 2012-03-16 2014-10-14 Cypress Semiconductor Corporation High reliability non-volatile static random access memory devices, methods and systems
US8964470B2 (en) * 2012-09-25 2015-02-24 Aplus Flash Technology, Inc. Method and architecture for improving defect detectability, coupling area, and flexibility of NVSRAM cells and arrays
JP2014197442A (ja) * 2013-03-08 2014-10-16 株式会社東芝 不揮発性半導体記憶装置及びその読み出し方法
JP6368155B2 (ja) 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
CN105849809B (zh) * 2013-12-06 2018-08-28 英派尔科技开发有限公司 具有多个存储状态的非易失性sram
US9697897B2 (en) * 2014-07-15 2017-07-04 Nxp Usa, Inc. Memory device with combined non-volatile memory (NVM) and volatile memory
US9761310B2 (en) * 2014-09-06 2017-09-12 NEO Semiconductor, Inc. Method and apparatus for storing information using a memory able to perform both NVM and DRAM functions
US9349440B1 (en) * 2014-12-11 2016-05-24 Empire Technology Development Llc Non-volatile SRAM with multiple storage states
US9954533B2 (en) 2014-12-16 2018-04-24 Samsung Electronics Co., Ltd. DRAM-based reconfigurable logic
US9473204B2 (en) 2015-03-09 2016-10-18 Realtek Semiconductor Corporation Full-duplex transceiver circuit and method thereof
CN104715791A (zh) * 2015-03-30 2015-06-17 山东华芯半导体有限公司 一种基于rram的非易失性sram存储单元
US9318196B1 (en) 2015-05-29 2016-04-19 Floadia Corporation Non-volatile semiconductor memory device
US9640256B1 (en) 2016-05-26 2017-05-02 Nxp Usa, Inc. Nonvolatile static random access memory (NVSRAM) system having a static random access memory (SRAM) array and a resistive memory array

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103558993A (zh) * 2006-12-20 2014-02-05 莫塞德技术公司 具有易失性和非易失性存储器的混合固态存储器系统
US20080195803A1 (en) * 2007-02-13 2008-08-14 Park Chan-Ik Nonvolatile semiconductor memory device for supporting high speed search in cache memory
US20090213006A1 (en) * 2008-02-21 2009-08-27 Texas Instruments Incorporated Gnss receiver with reduced storage requirements
US20110087841A1 (en) * 2009-10-08 2011-04-14 Fujitsu Limited Processor and control method
US8788777B2 (en) * 2011-05-06 2014-07-22 Marvell World Trade Ltd. Memory on-demand, managing power in memory
CN104081366A (zh) * 2012-01-26 2014-10-01 内存技术有限责任公司 借助非易失性大容量存储器系统提供高速缓冲存储器移动的设备和方法
US20160078938A1 (en) * 2014-09-15 2016-03-17 NEO Semiconductor, Inc. Method and apparatus for providing multi-page read and write using sram and nonvolatile memory devices
US20160098811A1 (en) * 2014-10-07 2016-04-07 Aspeed Technology Inc. Apparatus and method for combining video frame and graphics frame

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109284070A (zh) * 2018-08-24 2019-01-29 中电海康集团有限公司 一种基于stt-mram固态存储器件断电恢复方法
CN109284070B (zh) * 2018-08-24 2021-12-10 中电海康集团有限公司 一种基于stt-mram固态存储器件断电恢复方法
CN109521949A (zh) * 2018-08-30 2019-03-26 电子科技大学 一种基于混合便签式存储器的感知写频率数据分配方法

Also Published As

Publication number Publication date
CN107910031B (zh) 2020-12-08
US20180082732A1 (en) 2018-03-22
US10354716B2 (en) 2019-07-16
US11087823B2 (en) 2021-08-10
US10559344B2 (en) 2020-02-11
US20180081802A1 (en) 2018-03-22
US20200126610A1 (en) 2020-04-23
CN107910032A (zh) 2018-04-13
CN107910032B (zh) 2020-12-08

Similar Documents

Publication Publication Date Title
CN107910031A (zh) 混合非易失性存储器结构及其方法
US11614877B2 (en) Apparatuses and methods for data movement
US9940990B1 (en) Data shift apparatuses and methods
US20220208257A1 (en) Apparatuses and methods for operations in a self-refresh state
US10482948B2 (en) Apparatuses and methods for data movement
KR101681460B1 (ko) 독립적으로 자체 어드레스를 갖는 메모리 어레이 어드레스 공간들
US10971214B2 (en) Apparatuses and methods to perform logical operations using sensing circuitry
TWI620194B (zh) 用於記憶體器件之裝置及方法以作為程式化指令之一儲存
US10510381B2 (en) Data transfer between subarrays in memory
US20160306584A1 (en) Apparatuses and methods to reverse data stored in memory
US20190147937A1 (en) Apparatuses and methods for shift decisions
US20100153646A1 (en) Memory hierarchy with non-volatile filter and victim caches
TW200847169A (en) Memory device architectures and operation
TW201017679A (en) Solid state storage device controller with expansion mode
US10353715B2 (en) Low power non-volatile SRAM memory systems
US10824365B2 (en) Magnetoresistive memory module and computing device including the same
US10867662B2 (en) Apparatuses and methods for subarray addressing
WO2015034082A1 (ja) メモリ制御回路およびキャッシュメモリ
KR101343228B1 (ko) 메모리에서의 피크 전력 관리를 위한 메커니즘
CN112639976A (zh) 使用逻辑运算组件的逻辑运算
JP2012069102A (ja) 不揮発性メモリの読み出し動作変更
JP2004055112A (ja) 高速データアクセスのためのｄｒａｍ
TW201928681A (zh) 在非揮發性記憶體中的資料移動操作

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant